JP2001154907A

JP2001154907A - 遅延調整回路及び情報処理装置

Info

Publication number: JP2001154907A
Application number: JP33809699A
Authority: JP
Inventors: Kenji Iino; 賢司飯野
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1999-11-29
Filing date: 1999-11-29
Publication date: 2001-06-08

Abstract

(57)【要約】【課題】クロック同期式の半導体メモリへ供給する信
号の遅延調整手段は、人手介入が必要であったり、自動
調整であってもクロックの調整しかできなかったり、ま
た、運用中の環境変化に対して再調整する手段がなかっ
た。【解決手段】半導体メモリ３０へ供給するクロック、
アドレス、データの各信号の遅延回路１２〜１４と、予
め設定した条件を検出すると遅延調整を起動するタイマ
１６と、テストデータを半導体メモリ３０に書き込んだ
後に読み出したデータと前記テストデータとを比較する
比較回路２２と、遅延回路１２〜１４のそれぞれの遅延
時間の組み合わせに応じてテストした際の比較回路２２
の出力を保持する比較結果レジスタ２３とを備え、立ち
上げの際あるいはタイマ１６の起動の際に、上記テスト
を実行して最適な遅延時間を設定する手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延調整回路及び情
報処理装置に関し、特に高速なクロック同期式メモリチ
ップを使用した主メモリや、キャッシュメモリに供給す
る信号の遅延調整の技術に関する。

【０００２】

【従来の技術】従来この種の遅延調整回路は、一般的に
プリント基板上に遅延を調整するためのディレイライン
と、このディレイラインから最適な遅延値を人手で選択
するための回路とを設けて、人手により遅延調整をして
きていた。ところが、近年ＬＳＩの動作クロックの急激
な高速化や半導体メモリの高速化により、クロック信号
等のタイミング信号や、アドレス信号、データ信号等の
信号間の遅延をきめ細かく調節しないと、動作条件を満
足することが困難になってきている。

【０００３】図９、図１０は、遅延調整の必要性を説明
した図である。図９、図１０において、セットアップ時
間とはクロックのタイミング（Ｔ０）より前に入力値を
確定させておく必要のある最小時間であり、ホールド時
間とはクロックのタイミング（Ｔ０）の後に入力値を確
定させておく必要のある最小時間である。これらのセッ
トアップ時間、ホールド時間を満足するように遅延設定
ができない場合は、動作が保証できなくなり誤動作を誘
発することになる。図９はクロックがデータに比べて早
過ぎてセットアップ時間を満足できない場合であり、図
１０は逆にクロックがデータに対して遅過ぎてホールド
時間を満足できない場合である。正しく遅延設定するた
めには、図９と図１０の中間に遅延調整して、セットア
ップ時間と、ホールド時間を満足するようにクロックと
データとの遅延を調整する必要がある。

【０００４】セットアップ時間とホールド時間の和に対
してデータの確定時間が十分大きければ調整は容易であ
るが、高速化に伴って確定時間が十分大きく確保できな
くなる傾向がある。このため、高速化に伴って遅延調整
にはより高い精度が求められるようになっている。

【０００５】特開平８−１０２７２９では、メモリアク
セスではなく、クロック同期式のデータ転送において、
クロック信号を遅らせる回路を有して、最適な遅延時間
を探し出す技術が開示されている。調整はクロック信号
の遅延時間を変えて、データ転送を実行して結果を判定
して、最も誤りの少ないポイントを検出するものである
が、遅延調整はクロック信号のみ可能な構成である。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
従来技術では、クロックを遅らせる手段しか有していな
いため、データ側が早過ぎて、クロックを早めるか又は
データを遅らせる必要がある場合には遅延調整ができな
いという課題があった。

【０００７】また、動作中の温度条件の変化等により各
信号の遅延時間が変化した場合に、遅延設定の条件を十
分に満足できなくなった場合の対応手段がなく、運用中
の安定性が十分でないという課題があった。

【０００８】本発明の主な目的は、クロック信号、アド
レス／制御信号、及びデータ信号のそれぞれに遅延調整
回路を設けて、きめ細かな遅延調整ができるようにする
ことと、さらに、動作中でも遅延調整を実行することに
より、より安定性の高いシステム運用を実現することで
ある。

【０００９】

【課題を解決するための手段】本発明の第１の遅延調整
回路は、半導体メモリへ供給する信号の遅延時間を調整
する遅延回路と、予め設定した時間条件を検出すると遅
延調整を起動するタイマと、立ち上げの際あるいは前記
タイマから起動された際に、前記半導体メモリの動作を
テストして、前記テスト結果から最適の遅延時間を求め
て前記遅延回路に前記最適の遅延時間を設定する手段と
を有する。

【００１０】本発明の第２の遅延調整回路は、前記第１
の遅延調整回路において、前記遅延回路にクロック信号
の遅延時間を調整する第１の遅延回路と、アドレス信号
と制御信号の遅延時間を調整する第２の遅延回路と、書
込データ信号の遅延時間を調整する第３の遅延回路を有
する。

【００１１】本発明の第３の遅延調整回路は、クロック
信号の遅延時間を調整する第１の遅延回路と、アドレス
信号及び制御信号の遅延時間を調整する第２の遅延回路
と、書込データ信号の遅延時間を調整する第３の遅延回
路と、前記第１ないし第３の遅延回路の遅延時間をそれ
ぞれ独立して設定可能な手段を有する。

【００１２】本発明の第４の遅延調整回路は、半導体メ
モリへ供給する信号に対して、クロック信号の遅延時間
を調整する第１の遅延回路と、アドレス信号と制御信号
の遅延時間を調整する第２の遅延回路と、書込データ信
号の遅延時間を調整する第３の遅延回路とを有するとと
もに、予め設定した条件を検出すると遅延調整を起動す
るタイマと、テストデータを前記半導体メモリに書き込
んだ後に読み出したデータと前記テストデータとを比較
する比較回路と、立ち上げの際あるいは前記タイマから
起動された際に、前記半導体メモリの動作をテストし
て、テストした結果得られた前記比較結果レジスタの内
容を判定して第１ないし第３の遅延回路のそれぞれに最
適な遅延時間を設定する手段とを有する。

【００１３】本発明の第５の遅延調整回路は、半導体メ
モリへ供給する信号に対して、クロック信号の遅延時間
を調整する第１の遅延回路と、アドレス信号と制御信号
の遅延時間を調整する第２の遅延回路と、書込データ信
号の遅延時間を調整する第３の遅延回路とを有するとと
もに、予め設定した条件を検出すると遅延調整を起動す
るタイマと、テストデータを前記半導体メモリに書き込
んだ後に読み出したデータと前記テストデータとを比較
する比較回路と、前記第１ないし第３の遅延回路のそれ
ぞれの遅延時間の組み合わせに応じて前記比較回路の比
較結果を保持する比較結果レジスタと、前記比較結果レ
ジスタの内容を判定して最適値を検出する最適値検出回
路と、前記最適値又は前記遅延時間の組み合わせの指示
を受けて前記第１ないし第３の遅延回路の遅延時間を制
御する遅延設定回路と、立ち上げの際あるいは前記タイ
マから起動された際に、前記半導体メモリの動作をテス
トして、テストした結果得られた前記最適値に従って前
記第１ないし第３の遅延回路の遅延時間を設定する手段
を有する。

【００１４】本発明の第１の情報処理装置は、クロック
同期式の半導体メモリと、前記半導体メモリへのアクセ
スを制御するメモリ制御部を有し、前記メモリ制御部
は、前記半導体メモリへ供給する信号の遅延時間を調整
する遅延回路と、予め設定した時間条件を検出すると遅
延調整を起動するタイマと、立ち上げの際あるいは前記
タイマから起動された際に、前記半導体メモリの動作を
テストして、前記テスト結果から最適の遅延時間を求め
て前記遅延回路に前記最適の遅延時間を設定する手段を
有する。

【００１５】本発明の第２の情報処理装置は、本発明の
第１の情報処理装置において、前記遅延回路に、クロッ
ク信号の遅延時間を調整する第１の遅延回路と、アドレ
ス信号及び制御信号の遅延時間を調整する第２の遅延回
路と、書込データ信号の遅延時間を調整する第３の遅延
回路とを含み、加えて前記第１ないし第３の遅延回路の
遅延時間をそれぞれ独立して設定可能な手段を有する。

【００１６】本発明の第３の情報処理装置は、クロック
同期式の半導体メモリと、前記半導体メモリへのアクセ
スを制御するメモリ制御部を有し、前記メモリ制御部
は、前記半導体メモリへ供給する信号に対して、クロッ
ク信号の遅延時間を調整する第１の遅延回路と、アドレ
ス信号と制御信号の遅延時間を調整する第２の遅延回路
と、書込データ信号の遅延時間を調整する第３の遅延回
路とを有するとともに、予め設定した条件を検出すると
遅延調整を起動するタイマと、テストデータを前記半導
体メモリに書き込んだ後に読み出したデータと前記テス
トデータとを比較する比較回路と、前記第１ないし第３
の遅延回路のそれぞれの遅延時間の組み合わせに応じて
前記比較回路の比較結果を保持する比較結果レジスタ
と、立ち上げの際あるいは前記タイマから起動された際
に、前記半導体メモリの動作をテストして、テストした
結果得られた前記比較結果レジスタの内容を判定して前
記第１ないし第３の遅延回路のそれぞれに最適な遅延時
間を設定する手段とを有する。

【００１７】本発明の第４の情報処理装置は、クロック
同期式の半導体メモリと、前記半導体メモリへのアクセ
スを制御するメモリ制御部と、プロセッサ部とを有し、
前記メモリ制御部は、前記半導体メモリへ供給する信号
に対して、クロック信号の遅延時間を調整する第１の遅
延回路と、アドレス信号と制御信号の遅延時間を調整す
る第２の遅延回路と、書込データ信号の遅延時間を調整
する第３の遅延回路とを有し、前記プロセッサ部は、前
記半導体メモリの動作をテストして、テストした結果を
判定して第１ないし第３の遅延回路のそれぞれに最適な
遅延時間を設定する手段を有する。

【００１８】本発明の第５の情報処理装置は、クロック
同期式の半導体メモリと、前記半導体メモリへのアクセ
スを制御するメモリ制御部と、プロセッサ部とを有し、
前記メモリ制御部は、前記半導体メモリへ供給する信号
に対して、クロック信号の遅延時間を調整する第１の遅
延回路と、アドレス信号と制御信号の遅延時間を調整す
る第２の遅延回路と、書込データ信号の遅延時間を調整
する第３の遅延回路とを有するとともに、前記プロセッ
サ部からの遅延設定コマンドを受けると前記第１ないし
第３の遅延回路の遅延時間を前記コマンドで指定された
値に設定する手段を有し、前記プロセッサ部は、予め設
定した条件を検出すると遅延調整を起動するタイマと、
前記第１ないし第３の遅延回路のそれぞれの遅延時間の
組み合わせに応じて前記半導体メモリの動作をテストし
た結果を保持する比較結果保持手段と、立ち上げの際あ
るいは前記タイマから起動された際に、前記半導体メモ
リの動作をテストして、テストした結果得られた前記比
較結果保持手段の内容を判定して第１ないし第３の遅延
回路のそれぞれに最適な遅延時間を前記遅延設定コマン
ドで設定する手段を有する。

【００１９】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は本発明
の第１の実施の形態の情報処理装置のブロック図であ
る。遅延調整回路はメモリ制御部１０に含まれており、
メモリ制御機能を共用している。

【００２０】半導体メモリ３０はＣＰＵ４０からアクセ
スされるキャッシュメモリであり、ＳＳＲＡＭ（Ｓｙｎ
ｃｒｏｎｏｕｓＳｔａｔｉｃＲＡＭ）等のクロック
信号を用いた高速アクセス対応のチップから構成され
る。本発明は、半導体メモリ３０としてＳＤＲＡＭ（Ｓ
ｙｎｃｒｏｎｏｕｓＤｙｎａｍｉｃＲＡＭ）等のク
ロック信号を用いたチップで構成される主記憶の場合も
適用することができ、キャッシュメモリに限定するもの
ではない。

【００２１】信号Ｘ４３はプロセッサ部４０から送られ
るコマンド信号とアドレス信号で、メモリ制御部１０で
受けられて、半導体メモリ３０に対するクロック信号Ｘ
３４と、制御信号及びアドレス信号Ｘ３３（以降制御信
号とアドレス信号をアドレス信号で代表して記述する）
として生成されて半導体メモリ３０へ送られる。信号Ｘ
４２とＸ３２は半導体メモリ３０への書き込みデータ信
号で、信号Ｘ４１とＸ３１は半導体メモリ３０からの読
出信号である。

【００２２】なお、図１では分かりやすくするためアド
レスと書込データと読出データを別の信号線で示してい
るが、信号Ｘ４１〜４３はデータ信号を双方向のバスと
したり、アドレス信号も合わせたバスとしてもよい。ま
た、メモリ制御部１０が主記憶とのインターフェイスを
有する場合は、信号Ｘ４１〜４３には主記憶へのアドレ
スやデータも含まれることになる。

【００２３】メモリ制御部１０は、半導体メモリ３０へ
出力するクロック信号Ｘ３４の遅延時間を切り換えて出
力する遅延回路１４と、アドレス信号Ｘ３３の遅延時間
を切り換えて出力する遅延回路１３と、書き込みデータ
信号Ｘ３２の遅延時間を切り換えて出力する遅延回路１
２と、バッファ１５と、タイマ１６と、メモリ制御回路
２０とを有している。

【００２４】図２は遅延回路１２の回路図である。遅延
回路１２は３ビットの選択信号Ｘ５５により５通りの遅
延時間を選択できる。さらに選択の幅を増やせばよりき
め細かな調整が可能となるが、回路量も増加するので状
況に応じて選択幅は決めるべきである。選択信号Ｘ５５
が“０００”の場合、Ｘ５２、切換回路１１８、Ｘ３２
の順に信号が通過するようにパスを選択して遅延を最小
となる。選択信号Ｘ５５が“００１”、“０１０”、
“０１１”、“１００”となる順に遅延時間は大きくな
り、選択信号Ｘ５５が“１００”の場合、Ｘ５２、遅延
ゲート１１２、遅延ゲート１１３、遅延ゲート１１４、
切換回路１１５、切換回路１１６、切換回路１１７、切
換回路１１８、Ｘ３２の順に信号が通過するようにパス
を選択して遅延時間が最大となる。

【００２５】遅延回路１３、１４は遅延回路１２と同一
の構成であり、接続される信号がそれぞれ図１に示すよ
うにアドレス関連の信号Ｘ５３、Ｘ５６、Ｘ３３とクロ
ック関連の信号Ｘ５４、Ｘ５７、Ｘ３４となる。

【００２６】メモリ制御回路２０は、半導体メモリ３０
のアクセスの制御を実行するとともに、遅延回路１２〜
１４の遅延時間を切り換えながら半導体メモリ３０へ供
給するクロック信号、アドレス信号、データ信号の遅延
調整を実行する回路である。バッファ１５は上記遅延調
整の際にテストされる半導体メモリ３０の領域のデータ
を待避するために設けられ、タイマ１６は運用中に遅延
時間の再調整を実行する時間を検出するために設けられ
ている。

【００２７】次にメモリ制御回路２０について図３で詳
細に説明する。図３は本発明の第１の実施の形態のメモ
リ制御回路２０のブロック図である。読出レジスタ２１
は半導体メモリ３０から読出データを一旦格納するレジ
スタで、出力は信号Ｘ４１として送られるが、遅延調整
のためのテストの際は比較回路２２へ送られる。比較回
路２２は遅延調整の際のテストにおいて読み出したデー
タと書き込んだデータとを比較して結果を判定する回路
であり、出力は比較結果レジスタ２３へ送られる。比較
結果レジスタ２３は、遅延調整の結果を保持するレジス
タで、第１の実施の形態では９ビット有り、図４に示す
ように選択信号Ｘ５７と選択信号Ｘ５６及び選択信号Ｘ
５５とを９通りに組み合わせた設定ポイントを各ビット
に割り当てている。ビット０は選択信号Ｘ５７が“１０
０”で選択信号Ｘ５６及び選択信号Ｘ５５が“０００”
の場合であり、クロック信号がアドレス信号・書込デー
タ信号に対して最も遅れる状態である。ビット４は選択
信号Ｘ５７、選択信号Ｘ５６、及び選択信号Ｘ５５が全
て“０００”の場合であり、クロック信号とアドレス信
号・書込データ信号とはともに遅延が最小の状態であ
る。ビット８は選択信号Ｘ５７が“０００”で選択信号
Ｘ５６及び選択信号Ｘ５５が“１００”の場合であり、
クロック信号に対してアドレス信号と書込データ信号が
最も遅れる状態である。

【００２８】第１の実施の形態ではアドレス信号と書込
データ信号については同一の遅延時間を選択し、遅延時
間の選択はそれぞれ５通りとしているため、比較結果レ
ジスタ２３は９ビットとなっている。選択幅が異なった
り、アドレス信号と書込データ信号とを別々に調整する
場合は、その組み合わせの数に応じて結果を保持できる
ように比較結果レジスタ２３の構成を変えればよい。

【００２９】最適値検出回路２４は、比較結果レジスタ
２３の内容を受け取り、この値を解析して正常動作した
設定ポイント（比較結果レジスタ２３のビットに対応）
の中から最もマージンを確保できる設定ポイント、すな
わち、正常な設定ポイントの中の中央の設定ポイントを
最適値と決定する。遅延設定回路２５は決定された最適
値（比較結果レジスタ２３のビット位置）を、最適値検
出回路２４から受けてこれを保持し、図４に従って比較
結果レジスタ２３のビット位置情報から選択信号Ｘ５５
〜５７を生成して遅延回路１２〜１４へ送出する。な
お、遅延設定回路２５は、遅延調整のテスト中に制御回
路２９からテストする設定ポイントを受けて保持し、選
択信号Ｘ５５〜５７を生成して遅延回路１２〜１４へ送
出する。

【００３０】アドレスレジスタ２７はプロセッサ部４０
から送られるアドレス信号やコマンド信号等を受けるレ
ジスタで、出力は制御回路２９へ送られて、制御回路２
９で半導体メモリ３０用のアドレス信号や書込許可信号
等の制御信号Ｘ３３として出力される。書込レジスタ２
８はプロセッサ部４０から送られるデータを受けるレジ
スタで、出力は切換回路２６へ送られる。切換回路２６
ではプロセッサ部４０から送られた書込データと制御回
路２９から送られるテストデータを制御回路２９に従っ
て切り換えて半導体メモリ３０の書込データ信号Ｘ５２
として出力する。

【００３１】次に本発明の第１の実施の形態の動作を図
５を用いて説明する。遅延調整の動作は、装置の立ち上
げ時に実行され、それ以降の運用中の遅延調整は予め指
定された時間に実行される。運用時の遅延調整は、立ち
上げ時と温度等の環境条件が変化することによる影響に
対して、最適値を再調整するために実行されるので、環
境があまり変動しないような状況では、頻繁に実行する
必要はない。従って、運用環境に応じて、実行時間を決
めればよいが、ここでは一定時間経過するとタイマ１６
から遅延調整を起動するものとする。なお、遅延調整中
は半導体メモリ３０へのアクセスは禁止状態となり、遅
延調整終了後に禁止状態が解除される。

【００３２】運用中に遅延調整が起動された場合は、制
御回路２９はテストが実行される半導体メモリ３０の領
域のデータを読み出してバッファ１５に待避しておく
（Ｓ９０１）。また、テストの実行に先立って比較結果
レジスタ２３を“０”にリセットしておく（Ｓ９０
２）。

【００３３】テストは比較結果レジスタ２３のビット０
に対応する設定ポイントから開始する。制御回路２９は
遅延設定回路２５に指示して、比較結果レジスタ２３の
ビット０に対応する設定ポイントとなるように遅延回路
１２〜１４の選択信号を設定する（Ｓ９０３）。すなわ
ち、選択信号Ｘ５７は“１００”、選択信号Ｘ５６とＸ
５５は“０００”となるように指示する。

【００３４】次に半導体メモリ３０の構成に応じて予め
決められているテスト領域に対して、テストを実行す
る。テスト領域としては半導体メモリ３０の構成により
遅延が最大と予測される設定ポイントと遅延が最小と予
測される設定ポイントを含むように選択すべきで、各テ
スト領域に対してテストが実行される。半導体メモリ３
０のテスト領域に対してテストデータを書き込む（Ｓ９
０４）。書き込んだデータを読出レジスタ２１に読み出
して、比較回路２２で読み出したデータとテストデータ
を比較する（Ｓ９０５）。

【００３５】Ｓ９０５の比較結果が不一致ならば、結果
は異常であり、比較結果レジスタ２３のビット０を
“１”として（Ｓ９０６）、次の設定ポイント（比較結
果レジスタ２３のビット１）のテストを開始し、全設定
ポイント（比較結果レジスタ２３のビット１からビット
８まで）が終了するまでテストを実行する（Ｓ９０
７）。

【００３６】Ｓ９０５の比較結果が一致していれば正常
であり、比較結果レジスタ２３はそのままの値を保持す
るので、比較結果レジスタ２３のビット０は“０”のま
まとなり結果が正常であったことを示す。次に比較結果
レジスタ２３のビット１の設定ポイントのテストを開始
し、全設定ポイントについてテストを実行する（Ｓ９０
７）。

【００３７】全設定ポイントのテストが終了すると最適
値検出回路２４で、正常終了した設定ポイントの中の中
央の設定ポイントを検出してこれを最適な遅延設定値と
決定する（Ｓ９０８）。例えば、比較結果レジスタ２３
が“１１１０００００１”という値だった場合について
説明すると、最適値検出回路２４は比較結果レジスタ２
３の値が“１”から“０”に切り替わるポイントと、
“０”から“１”に切り替わるポイントを探し出し、そ
のポイント同士の中点を検出する。この場合は中点は比
較結果レジスタ２３のビット５となるので、最適値検出
回路２４からこの値“５”を遅延設定回路２５に送出す
る。

【００３８】最後に、遅延回路１２〜１４を上記の最適
値に設定する（Ｓ９０９）。タイマ１６から起動された
場合は、この後バッファ１５に待避してあったデータを
半導体メモリ３０へ書き戻して半導体メモリ３０の値を
復旧する。遅延設定回路２５では最適値検出回路２４か
ら指示された比較結果レジスタ２３のビット位置の情報
（設定ポイント）を図４のように各選択信号Ｘ５５〜５
７の値に変換して遅延回路１２〜１４へ送出する。上記
のように例えば、“５”を受けた場合は、選択信号Ｘ５
７を“０００”、選択信号Ｘ５５、５７を“００１”と
して出力する。

【００３９】以上のように、遅延調整が実行されて、最
適な遅延状態に設定される。このように、本発明の第１
の実施の形態によれば、実際にテストデータを書き込ん
で正常に読めるかテストして遅延調整するため、人手の
介入無しに自動的に遅延調整でき、また、最もマージン
が確保できる設定ポイントに設定が可能である。さら
に、立ち上げ時に遅延調整をした後も、遅延調整を繰り
返し実行するため、温度等の環境変化に対しても常に最
適な遅延状態を保持することができるので、より安定し
た状態でシステムを運用できる。

【００４０】なお、第１の実施の形態では比較回路２
２、比較結果レジスタ２３、最適値検出回路２４、及び
遅延調整の手順を制御する制御回路２９はハードウェア
回路で構成しているが、安価なプロセッサを搭載しバッ
ファ１５に作業領域を追加して、これらの任意の構成の
機能を上記プロセッサ上で実行されるプログラムとバッ
ファ１５の作業領域にて容易に代行できる。この場合の
動作や構成は次に示す本発明の第２の実施の形態から容
易に推測できる。

【００４１】次に、本発明の第２の実施の形態について
説明する。図６は本発明の第２の実施の形態の構成を示
したブロック図である。図６では、第１の実施の形態の
ブロック図の図１と同じ構成のものについては同じ番号
を付してある。第１の実施の形態との特徴の差分は、メ
モリ制御回路２０内の比較回路２２、比較結果レジスタ
２３、最適値検出回路２４、及び制御回路２９のうち遅
延調整の手順を制御する部分をプロセッサ部８０で動作
するプログラムとバッファ８５で実現する点である。従
って第２の実施の形態ではメモリ制御部６０の回路量が
削減できる一方で、実行時間が増大することになるが、
どちらの実施の形態を選択するかは装置又はシステムの
運用条件に応じて選択すべき問題である。

【００４２】信号Ｘ４１はプロセッサ部８０から送られ
るコマンド信号やアドレス信号で、信号Ｘ４２は書込デ
ータ信号で、信号Ｘ４１読出データ信号であり、図１と
同じであるが、コマンドとして遅延回路１２〜１４の遅
延値を設定するコマンド等が追加されている。なお、図
６では図１と同様に分かりやすくするためアドレスと書
込データと読出データを別の信号線で示しているが、信
号Ｘ４１〜４３はデータ信号を双方向のバスとしたり、
アドレスも合わせたバスとしてもよい。また、メモリ制
御部６０が主記憶とのインターフェイスを有する場合
は、信号Ｘ４１〜４３は主記憶へのアドレスやデータも
含まれることになる。

【００４３】プロセッサ部８０は、バッファ８５とタイ
マ８６を有している。タイマ８６は図１のタイマ１６に
相当し、バッファ８５は図１のバッファ１５と同様にテ
スト領域のデータを待避する他に、比較結果レジスタ２
３に相当する比較結果領域８３を含んでいる。比較結果
領域８３は比較結果レジスタ２３と同じ形式で９ビット
からなる。ただし、プロセッサ部８０又はプロセッサ部
８０の制御下に代行できるバッファ機能やタイマ機能が
ある場合はバッファ８５とタイマ８６は代行機能を使用
すればよく、特に独立して設ける必要はない。

【００４４】メモリ制御部６０は、遅延回路１２〜１４
と、メモリ制御回路７０とを有している。遅延回路１２
〜１４は第１の実施の形態の遅延回路１２〜１４と同じ
である。

【００４５】図７はメモリ制御回路７０の詳細なブロッ
ク図である。メモリ制御回路７０は、読出レジスタ２
１、書込レジスタ２８、アドレスレジスタ２７、遅延設
定回路７５、及び制御回路７９を有し、制御回路７９は
半導体メモリ３０へのアクセスを制御するとともに、プ
ロセッサ部８０からの遅延設定コマンドを受けて遅延設
定回路７５へ遅延設定値を送って遅延回路１２〜１４の
遅延をプロセッサ部８０から制御できるようにしてい
る。プロセッサ部８０から送られる遅延設定値は、第１
の実施の形態の比較結果レジスタ２３のビット位置に対
応した設定ポイントであるが、プロセッサ部８０が選択
信号Ｘ５５〜５７を作成して遅延設定コマンドに添付し
て送る形態とすれば、遅延設定回路７５は選択信号Ｘ５
５〜５７を保持する回路だけ持てばよい。

【００４６】次に本発明の第２の実施の形態の動作を図
８のフローチャートを用いて説明する。遅延調整の動作
は、第１の実施の形態と同様に、装置の立ち上げ時に実
行され、それ以降の運用中の遅延調整は予め指定された
時間に実行される。

【００４７】運用中に遅延調整が起動された場合は、プ
ロセッサ部８０はテストが実行される半導体メモリ３０
の領域のデータを読み出してバッファ８５に待避する
（Ｓ９２１）。次に比較結果領域８３を“０”にリセッ
トしておく（Ｓ９２２）。テストは比較結果領域８３の
ビット０に対応する設定ポイントから開始し、遅延設定
コマンドにより遅延回路１２〜１４の遅延時間を設定す
る（Ｓ９２３）。

【００４８】次に半導体メモリ３０のテスト領域に対し
て、テストデータを書き込む（Ｓ９２４）。書き込んだ
データをプロセッサ部８０に読み出して、読み出したデ
ータをテストデータと比較する（Ｓ９２５）。

【００４９】Ｓ９２５の比較結果が不一致ならば、結果
は異常であり、比較結果領域８３のビット０を“１”と
して（Ｓ９２６）、次の設定ポイント（比較結果領域８
３のビット１）のテストを開始し、全設定ポイント（比
較結果領域８３のビット１からビット８まで）が終了す
るまでテストを実行する（Ｓ９２７）。

【００５０】Ｓ９２５の比較結果が一致していれば正常
であり、比較結果領域８３はそのままの値を保持するの
で、比較結果領域８３のビット０は“０”のままであり
結果が正常であったことを示す。次に比較結果領域８３
のビット１の設定ポイントのテストを開始し、全設定ポ
イントについてテストを実行する（Ｓ９２７）。

【００５１】全設定ポイントのテストが終了するとプロ
セッサ部８０は、比較結果領域８３を読み出して、正常
終了した設定ポイントの中から中央の設定ポイントを検
出してこれを最適な遅延設定値と決定する（Ｓ９２
８）。決定する方法は第１の実施例の最適値検出回路２
４及びＳ９０８と同じであるが、プログラムで実行する
点が異なるだけである。最後に、上記で決定した最適な
遅延設定値を遅延設定コマンドにより設定する（Ｓ９２
９）。この後、タイマ８６から起動された場合はバッフ
ァ８５に待避してあったデータを半導体メモリ３０へ書
き戻して半導体メモリ３０の値を復旧する。

【００５２】以上のようにして、遅延調整が実行され
て、最適な遅延状態に設定される。このように、本発明
の第２の実施の形態によれば、メモリ制御部６０の回路
量を少なくして本発明の第１の実施の形態と同様の遅延
調整が可能である。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
半導体メモリへテストデータを書き込んでテストしてそ
の結果を判定して遅延調整することにより、人手の介入
無しに自動的に最適な遅延調整でき、しかも、半導体メ
モリへ供給するクロック信号、アドレス信号、及び書込
データ信号のそれぞれに遅延回路を設けて独立して遅延
時間を設定できるため、きめ細かな調整が可能であるの
で、一層の信頼性、安定性を向上できる効果がある。さ
らに、立ち上げの際に遅延調整するだけでなく、タイマ
を設けて運用中も遅延調整を実行することにより、温度
等の環境変化に対しても常に最適な遅延状態に調整でき
るので、さらに信頼性、安定性を向上できる効果があ
る。

【００５４】また、本発明の第２の形態によれば、プロ
セッサ部８０により、比較回路２２、比較結果レジスタ
２３等の機能を代行できるので、回路量を節約すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のブロック図であ
る。

【図２】本発明の第１の実施の形態の遅延回路１２の詳
細なブロック図である。

【図３】本発明の第１の実施の形態のメモリ制御部１０
のブロック図である。

【図４】本発明の第１の実施の形態の比較結果レジスタ
２３のビット位置と選択信号Ｘ５５〜５７との対応関係
を示す図である。

【図５】本発明の第１の実施の形態の動作を示したフロ
ーチャートである。

【図６】本発明の第２の実施の形態のブロック図であ
る。

【図７】本発明の第２の実施の形態のメモリ制御回路７
０のブロック図である。

【図８】本発明の第２の実施の形態の動作を示したフロ
ーチャートである。

【図９】一般的な遅延調整を説明するためのタイムチャ
ートである。

【図１０】一般的な遅延調整を説明するためのタイムチ
ャートである。

【符号の説明】

１０メモリ制御部１２遅延回路１３遅延回路１４遅延回路１５バッファ１６タイマ２０メモリ制御回路２１読出レジスタ２２比較回路２３比較結果レジスタ２４最適値検出回路２５遅延設定回路２９制御回路３０半導体メモリ４０プロセッサ部６０メモリ制御部７０メモリ制御回路７５遅延設定回路７９制御回路８０プロセッサ部８３比較結果領域８５バッファ８６タイマ

Claims

【特許請求の範囲】

【請求項１】クロック同期式の半導体メモリへ供給す
る信号の遅延時間を調整する遅延調整回路において、前記半導体メモリへ供給する信号の遅延時間を調整する
遅延回路と、予め設定した時間条件を検出すると遅延調
整を起動するタイマを備え、立ち上げの際あるいは前記タイマから起動された際に、
前記半導体メモリの動作をテストして、前記テスト結果
から最適の遅延時間を求めて前記遅延回路に前記最適の
遅延時間を設定することを特徴とする遅延調整回路。
【請求項２】前記遅延回路は、クロック信号の遅延時
間を調整する第１の遅延回路と、アドレス信号及び制御
信号の遅延時間を調整する第２の遅延回路と、書込デー
タ信号の遅延時間を調整する第３の遅延回路とからなる
請求項１の遅延調整回路。
【請求項３】クロック同期式の半導体メモリへ供給す
る信号の遅延時間を調整する遅延調整回路において、前記半導体メモリへ供給する信号に対して、クロック信
号の遅延時間を調整する第１の遅延回路と、アドレス信
号及び制御信号の遅延時間を調整する第２の遅延回路
と、書込データ信号の遅延時間を調整する第３の遅延回
路とを備え、前記第１ないし第３の遅延回路はそれぞれ独立して遅延
時間を設定可能な遅延調整回路。
【請求項４】クロック同期式の半導体メモリへ供給す
る信号の遅延時間を調整する遅延調整回路において、前記半導体メモリへ供給する信号に対して、クロック信
号の遅延時間を調整する第１の遅延回路と、アドレス信
号及び制御信号の遅延時間を調整する第２の遅延回路
と、書込データ信号の遅延時間を調整する第３の遅延回
路とを備えるとともに、予め設定した条件を検出すると
遅延調整を起動するタイマと、テストデータを前記半導
体メモリに書き込んだ後に読み出したデータと前記テス
トデータとを比較する比較回路と、前記第１ないし第３
の遅延回路のそれぞれの遅延時間の組み合わせに応じて
前記比較回路の比較結果を保持する比較結果レジスタと
を備え、立ち上げの際あるいは前記タイマから起動された際に、
前記半導体メモリの動作をテストして、テストした結果
得られた前記比較結果レジスタの内容を判定して第１な
いし第３の遅延回路のそれぞれに最適な遅延時間を設定
することを特徴とする遅延調整回路。
【請求項５】クロック同期式の半導体メモリへ供給す
る信号の遅延時間を調整する遅延調整回路において、前記半導体メモリへ供給する信号に対して、クロック信
号の遅延時間を調整する第１の遅延回路と、アドレス信
号と制御信号の遅延時間を調整する第２の遅延回路と、
書込データ信号の遅延時間を調整する第３の遅延回路と
を備えるとともに、予め設定した条件を検出すると遅延
調整を起動するタイマと、テストデータを前記半導体メ
モリに書き込んだ後に読み出したデータと前記テストデ
ータとを比較する比較回路と、前記第１ないし第３の遅
延回路のそれぞれの遅延時間の組み合わせに応じて前記
比較回路の比較結果を保持する比較結果レジスタと、前
記比較結果レジスタの内容を判定して最適値を検出する
最適値検出回路とを備え、立ち上げの際あるいは前記タイマから起動された際に、
前記半導体メモリの動作をテストして、テストした結果
得られた前記最適値に従って前記第１ないし第３の遅延
回路の遅延時間を設定することを特徴とする遅延調整回
路。
【請求項６】クロック同期式の半導体メモリと、前記
半導体メモリへのアクセスを制御するメモリ制御部を備
える情報処理装置において、前記メモリ制御部は、前記半導体メモリへ供給する信号
の遅延時間を調整する遅延回路と、予め設定した時間条
件を検出すると遅延調整を起動するタイマを備え、立ち上げの際と前記タイマから起動された際に、前記半
導体メモリの動作をテストして、前記テスト結果から最
適の遅延時間を求めて前記遅延回路に前記最適の遅延時
間を設定することを特徴とする情報処理装置。
【請求項７】前記遅延回路は、クロック信号の遅延時
間を調整する第１の遅延回路と、アドレス信号及び制御
信号の遅延時間を調整する第２の遅延回路と、書込デー
タ信号の遅延時間を調整する第３の遅延回路とからな
り、それぞれ独立して遅延時間を設定可能な請求項６の
情報処理装置。
【請求項８】クロック同期式の半導体メモリと、前記
半導体メモリへのアクセスを制御するメモリ制御部を備
える情報処理装置において、前記メモリ制御部は、前記半導体メモリへ供給する信号
に対して、クロック信号の遅延時間を調整する第１の遅
延回路と、アドレス信号及び制御信号の遅延時間を調整
する第２の遅延回路と、書込データ信号の遅延時間を調
整する第３の遅延回路とを備えるとともに、予め設定し
た条件を検出すると遅延調整を起動するタイマと、テス
トデータを前記半導体メモリに書き込んだ後に読み出し
たデータと前記テストデータとを比較する比較回路と、
前記第１ないし第３の遅延回路のそれぞれの遅延時間の
組み合わせに応じて前記比較回路の比較結果を保持する
比較結果レジスタとを備え、立ち上げの際あるいは前記タイマから起動された際に、
前記半導体メモリの動作をテストして、テストした結果
得られた前記比較結果レジスタの内容を判定して第１な
いし第３の遅延回路のそれぞれに最適な遅延時間を設定
することを特徴とする情報処理装置。
【請求項９】クロック同期式の半導体メモリと、前記
半導体メモリへのアクセスを制御するメモリ制御部と、
プロセッサ部とを備える情報処理装置において、前記メモリ制御部は、前記半導体メモリへ供給する信号
に対して、クロック信号の遅延時間を調整する第１の遅
延回路と、アドレス信号及び制御信号の遅延時間を調整
する第２の遅延回路と、書込データ信号の遅延時間を調
整する第３の遅延回路とを備え、前記プロセッサ部は、前記半導体メモリの動作をテスト
して、テストした結果を判定して第１ないし第３の遅延
回路のそれぞれに最適な遅延時間を設定することを特徴
とする情報処理装置。
【請求項１０】クロック同期式の半導体メモリと、前
記半導体メモリへのアクセスを制御するメモリ制御部
と、プロセッサ部とを備える情報処理装置において、前記メモリ制御部は、前記半導体メモリへ供給する信号
に対して、クロック信号の遅延時間を調整する第１の遅
延回路と、アドレス信号及び制御信号の遅延時間を調整
する第２の遅延回路と、書込データ信号の遅延時間を調
整する第３の遅延回路とを備えるとともに、前記プロセ
ッサ部からの遅延設定コマンドを受けると前記第１ない
し第３の遅延回路の遅延時間を前記コマンドで指定され
た値に設定する手段を備え、前記プロセッサ部は、予め設定した条件を検出すると遅
延調整を起動するタイマと、前記第１ないし第３の遅延
回路のそれぞれの遅延時間の組み合わせに応じて前記半
導体メモリの動作をテストした結果を保持する比較結果
保持手段を備え、立ち上げの際あるいは前記タイマから
起動された際に、前記半導体メモリの動作をテストし
て、テストした結果得られた前記比較結果保持手段の内
容を判定して第１ないし第３の遅延回路のそれぞれに最
適な遅延時間を設定することを特徴とする情報処理装
置。