KR20090000490A - 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템 - Google Patents

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Abstract

그 집적도를 감소시키지 않으면서, 신뢰성 있게 적층할 수 있는 반도체 소자가 제공되고, 이러한 반도체 소자를 포함하는 스택 모듈, 카드 및 시스템이 제공된다. 반도체 소자는 기판을 포함하고, 회로는 상기 기판 상에 제공된다. 하나 이상의 패드는 상기 회로의 테스트를 위해서 상기 기판 상에 제공된다. 하나 이상의 터미널은 상기 회로에 접근하기 위해서 상기 기판 상에 제공된다. 하나 이상의 제 1 배선 라인들은 상기 하나 이상의 패드들 및 상기 회로를 전기적으로 연결한다. 하나 이상의 제 2 배선 라인들은 상기 하나 이상의 터미널들 및 상기 회로를 전기적으로 연결한다. 그리고, 스위칭 소자는 상기 하나 이상의 제 1 배선 라인들 중간에 삽입되어 상기 하나 이상의 패드들 및 상기 회로의 전기적인 연결을 제어한다.

Description

반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는 스택 모듈, 카드 및 시스템{Semiconductor devices and method of fabricating the same, and stacked modules, card and system including the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 평면도이고;
도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이고;
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 평면도들이고;
도 6은 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 7은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이고; 그리고
도 11은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 회로와 패드 사이에 스위칭 소자를 개재시킨 반도체 소자 및 이를 포함하는 카드 및 시스템에 관한 것이다.
반도체 제품의 고집적화 요구에 따라서, 복수의 반도체 소자들이 칩 단위로 또는 패키지 단위로 적층될 수 있다. 이러한 적층 구조에서, 반도체 소자들은 개별 적으로 선택될 수 있고, 또한 필요에 따라서 공통적으로 접근될 수 있다. 칩 선택 신호는 반도체 소자들 각각과 전기적으로 연결되도록 배치될 수 있고, 입출력 신호는 반도체 소자들에 공통 될 수 있다.
예를 들어, 일본공개특허 2001-024151호는 복수의 칩들이 적층된 반도체 장치에 대해서 개시하고 있다. 복수의 칩들은 표면 선택 패드, 이면 선택 패드 및 비어를 통해서 연결될 수 있다. 다른 예로, 일본공개특허 2006-165073호는 실리콘 칩에 형성된 쓰루홀(through hole)을 매립하는 도전성 페이스트를 이용한 칩 적층 방법을 개시하고 있다.
하지만, 복수의 비어들 또는 복수의 도전성 페이스트들을 고집적의 반도체 소자에서 다른 회로와 연결되지 않게 균일하게 형성하는 것은 어려운 일이다. 특히, 반도체 소자들 내에 칩 선택 신호를 연결하기 위한 영역을 추가로 할당하는 것은 반도체 소자들의 집적도를 감소시킬 수 있다. 나아가, 칩 선택 신호와 다른 회로에 연결된 패드들 사이의 신뢰성 있는 절연을 확보하는 것도 문제될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 그 집적도를 감소시키지 않으면서, 신뢰성 있게 적층할 수 있는 반도체 소자 및 그 스택 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 이러한 반도체 소자 및 스 택 구조를 이용한 카드 및 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자가 제공된다. 반도체 소자는 기판을 포함하고, 회로는 상기 기판 상에 제공된다. 하나 이상의 패드 및 하나 이상의 터미널은 상기 기판 상에 제공된다. 하나 이상의 제 1 배선 라인들은 상기 하나 이상의 패드들 및 상기 회로를 전기적으로 연결한다. 하나 이상의 제 2 배선 라인들은 상기 하나 이상의 터미널들 및 상기 회로를 전기적으로 연결한다. 그리고, 스위칭 소자는 상기 하나 이상의 제 1 배선 라인들 중간에 삽입되어 상기 하나 이상의 패드들 및 상기 회로의 전기적인 연결을 제어한다.
상기 본 발명에 따른 반도체 소자의 일 예에 따르면, 상기 하나 이상의 터미널은 상기 회로를 선택하기 위한 칩 선택 터미널을 포함하고 상기 하나 이상의 패드는 상기 회로를 테스트하기 위해 이용될 수 있다. 나아가, 하나 이상의 제 1 관통 전극은 상기 하나 이상의 패드들 및 상기 기판을 관통하면서 상기 하나 이상의 패드들과 절연될 수 있다.
상기 본 발명에 따른 반도체 소자의 다른 예에 따르면, 상기 스위칭 소자는 상기 회로가 테스트된 후 상기 하나 이상의 패드 및 상기 회로의 전기적인 연결을 끊을 수 있다.
상기 본 발명에 따른 반도체 소자의 또 다른 예에 따르면, 상기 하나 이상의 터미널은 하나 이상의 입출력 터미널을 포함하고, 하나 이상의 제 2 관통 전극은 상기 하나 이상의 입출력 터미널 및 상기 기판을 관통하고 상기 하나 이상의 입출 력 터미널과 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 스택 모듈이 제공된다. 전술한 반도체 소자에 따른 복수의 반도체 소자들이 서로 적층된다. 그리고, 복수의 칩 선택 라인들은 상기 복수의 반도체 소자들 각각의 상기 하나 이상의 터미널 가운데 칩 선택 터미널에 전기적으로 연결되고 상기 복수의 반도체 소자들의 최하부로 신장된다.
상기 본 발명에 따른 스택 모듈의 일 예에 있어서, 하나 이상의 입출력 라인은 상기 반도체 기판들 각각의 상기 하나 이상의 터미널 가운데 하나 이상의 입출력 터미널에 공통으로 연결되고 상기 반도체 소자들의 최하부로 신장될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조 방법이 제공된다. 하나 이상의 패드들 및 하나 이상의 터미널을 상기 기판 상에 형성한다. 상기 하나 이상의 패드들 및 상기 회로 사이를, 그 중간에 스위칭 소자를 개재하여, 전기적으로 연결하는 제 1 배선 라인들을 형성한다. 상기 하나 이상의 터미널들 및 상기 회로를 전기적으로 연결하는 하나 이상의 제 2 배선 라인들을 형성한다. 상기 하나 이상의 패드들을 이용하여 상기 회로를 테스트한다. 상기 회로의 테스트 후 상기 스위칭 소자를 오프 시켜, 상기 회로와 상기 하나 이상의 패드 사이의 전기적인 연결을 끊는다. 그리고, 상기 하나 이상의 패드들 및 상기 기판을 관통하면서 상기 하나 이상의 패드들과 절연된 하나 이상의 제 1 관통 전극을 형성한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 카드 가 제공된다. 메모리는 상기 반도체 소자 또는 상기 스택 모듈의 어느 하나로 구성될 수 있다. 그리고, 제어기는 상기 메모리를 제어하고, 상기 메모리와 데이터를 주고받는다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 시스템이 제공된다. 메모리는 상기 반도체 소자 또는 상기 스택 모듈의 어느 하나로 구성된다. 프로세서는 상기 메모리와 버스를 통해서 통신한다. 그리고, 입출력 장치는 상기 버스와 통신할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 반도체 소자는 반도체 칩의 형태로 또는 반도체 패키지의 형태로 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)를 보여주는 평면도이다. 도 2는 도 1의 반도체 소자(100)의 II-II'선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 회로(110)는 기판(105) 상에 제공될 수 있다. 예를 들어, 반도체 소자(100)가 반도체 칩의 형태를 갖는 경우, 기판(105)은 반도체 물질, 예컨대 실리콘, 게르마늄 및/또는 실리콘게르마늄을 포함할 수 있다. 하지 만, 반도체 소자(100)가 반도체 패키지의 형태를 갖는 경우, 기판(105)은 패키지 기판 상의 반도체 물질을 포함할 수도 있다.
회로(110)는 반도체 소자(100)의 종류에 따라서 달라질 수 있으며, 예컨대 로직 회로 또는 메모리 회로를 포함할 수 있다. 따라서, 회로(110)는 기판(105) 상의 트랜지스터들, 커패시터들 및/또는 저항들의 어레이 배치를 포함할 수 있고, 본 발명의 범위는 이러한 예에 제한되지 않는다.
하나 이상의 패드(120)들은 기판(105) 상에 제공될 수 있다. 패드들(120)은 반도체 소자(100)가 패키지 되기 전까지만 이용되고, 반도체 소자(100)가 패키지 된 후에는 더 이상 이용되지 않을 수 있다. 예를 들어, 패드들(120)은 반도체 소자(100) 또는 회로(110)를 테스트하기 위해서 이용될 수 있다.
하나 이상의 제 1 배선 라인들(140)은 회로(110)와 패드들(120)을 전기적으로 연결하도록 기판(105) 상에 제공될 있다. 예를 들어, 패드들(120)은 회로(110)보다 높게 배치되고, 회로(110)와 패드들(120) 사이에는 층간 절연층(미도시)이 개재될 수도 있다. 이 경우, 제 1 배선 라인들(140)은 회로(110)와 패드들(120)을 연결하도록 수직으로 배치된 부분을 포함할 수도 있다. 예를 들어, 제 1 배선 라인들(140)은 회로(110)를 구성하는 트랜지스터, 커패시터 및/또는 저항에 연결될 수 있다. 하지만, 본 발명의 범위는 이러한 배치에 제한되지 않는다.
예를 들어, 패드들(120)은 반도체 소자(100) 또는 회로(110)를 테스트할 때 프로빙 패드로 이용될 수 있다. 예를 들어, 패드들(120)은 반도체 소자(100)가 패키지 되기 전에, 회로(110)의 신뢰성을 검증하기 위한 전기적 다이 소 팅(electrical die sorting; EDS) 테스트에 이용될 수 있고, 본 발명의 범위는 이러한 예에 제한되지 않는다. 다만, 패드들(120)은 회로(110)의 테스트 후에는 더 이상 필요하지 않을 수 있다.
하나 이상의 스위칭 소자들(150a)은 제 1 배선 라인들(140)의 중간에 삽입될 수 있다. 스위칭 소자들(150a)은 회로(110) 및 패드들(120) 사이의 전기적인 연결을 제어할 수 있다. 도 1은 스위칭 소자들(150a)이 오프(off) 된 상태를 나타내고, 따라서 회로(110) 및 패드들(120)은 전기적으로 단절되어 있다.
예를 들어, 스위칭 소자들(150a)은 퓨즈를 포함하고, 도 1은 퓨즈가 절단된 상태를 나타낼 수 있다. 다른 예로, 스위칭 소자들(150a)은 트랜지스터와 같은 전기 회로로 구성될 수도 있다. 스위칭 소자들(150a)은 제어 효율을 높이기 위해서 회로(110) 보다는 패드들(120)에 가까이에 배치될 수 있다.
하나 이상의 터미널들(135)은 회로(110)에 접근하기 위해서 기판(105) 상에 제공될 수 있다. 예를 들어, 터미널들(135)은 칩 선택 터미널(125) 및/또는 하나 이상의 입출력 터미널들(130)을 포함할 수 있다. 칩 선택 터미널(125)은 반도체 소자(100) 또는 회로(110)를 선택하기 위해 제공되고, 입출력 터미널들(130)은 반도체 소자(100)에 입출력 신호를 전달하기 위해서 제공될 수 있다.
하나 이상의 제 2 배선 라인들(145)은 터미널들(135) 및 회로(110)를 전기적으로 연결하도록 기판(105) 상에 제공될 수 있다. 예를 들어, 터미널들(135)은 회로(110)보다 높게 배치되고, 회로(110)와 터미널들(135) 사이에는 층간 절연층이 개재될 수도 있다. 이 경우, 제 2 배선 라인들(145)은 회로(110)와 터미널들(135) 을 연결하도록 수직으로 배치된 부분을 포함할 수도 있다. 예를 들어, 제 2 배선 라인들(145)은 회로(110)를 구성하는 트랜지스터, 커패시터 및/또는 저항에 연결될 수 있다. 하지만, 본 발명의 범위는 이러한 배치에 제한되지 않는다.
하나 이상의 제 1 관통 전극들(155)은 기판(105)의 일 부분을 관통하고, 하나 이상의 제 2 관통 전극들(165)은 기판(105)의 다른 부분을 관통하도록 배치될 수 있다. 예를 들어, 제 1 관통 전극들(155)은 패드들(120) 및 그 아래의 기판(105)을 관통하고, 제 2 관통 전극들(165)은 입출력 터미널들(130) 및 그 아래의 기판(105)을 관통할 수 있다. 예를 들어, 제 1 관통 전극들(155)은 기판(105)을 관통하는 제 1 리세스부(155a) 및 기판(105) 상의 제 1 재배선부(155b)를 포함할 수 있다. 제 1 재배선부(155b)는 제 1 관통 전극들(155)을 기판(105) 위로 신장시키는 역할을 할 수 있다.
제 1 관통 전극들(155)은 기판(105) 및 패드들(120)과 절연될 수 있다. 예를 들어, 제 1 리세스부(155a) 및 기판(105) 사이 및 제 1 재배선부(155b) 및 패드들(120)의 사이에 스페이서 절연층(153)이 개재될 수 있다. 제 3 배선 라인(160)은 제 1 관통 전극들(155)의 하나 및 칩 선택 터미널(125)을 전기적으로 연결할 수 있다. 따라서, 패드들(120)은 제 1 관통 전극들(155)이 형성될 위치를 제공할 뿐, 제 1 관통 전극들(155)과 절연될 수 있다. 제 1 배선 라인들(140), 제 2 배선 라인들(145) 및 제 3 배선 라인(160)은 서로 직접 접촉되지 않을 수 있다.
제 1 관통 전극들(155)은 회로(110)의 테스트 후에 더 이상 이용되지 않는 패드들(120)을 관통하도록 배치되고, 패드들(120)과는 전기적으로 절연될 수 있다. 따라서, 기판(105) 내에 부가적인 영역을 할당하지 않고서도, 제 1 관통 전극들(155)을 형성할 위치가 기판(105) 내에 안정적으로 확보될 수 있다. 그 결과, 반도체 소자(100)의 집적도를 감소시키지 않고서도, 칩 선택 신호를 배치할 수 있다. 또한, 고속 디램(DRAM)과 같이 패드들(120)이 반도체 소자(100)의 중심부에 배치된 경우에는, 패드들(120)을 관통하는 칩 선택 신호의 길이가 짧아질 수 있다. 따라서, 반도체 소자(100)는 고속도의 동작에 유리할 수 있다.
나아가, 패드들(120)과 제 1 관통 전극들(155)은 2중으로 절연될 수 있다. 첫째, 스페이서 절연층(153)은 패드들(120)과 제 1 관통 전극들(155)을 절연시킬 수 있다. 둘째, 패드들(120)과 제 1 관통 전극들(155) 사이에 누설 전류가 발생하는 경우라도, 오프 된 스위칭 소자(150a)가 제 1 관통 전극들(155)이 회로(110)에 직접 연결되는 것을 방지할 수 있다. 따라서, 제 1 관통 전극들(155)을 통한 칩 선택 신호와 패드들(120)을 통한 테스트 신호가 서로 간섭하는 것을 피할 수 있다. 따라서, 반도체 소자(100)에서 노이즈를 줄일 수 있고, 그 신뢰성이 향상될 수 있다.
제 2 관통 전극들(165)은 기판(105)을 관통하는 제 2 리세스부(165a) 및 기판(105) 상의 제 2 재배선부(165b)를 포함할 수 있다. 제 2 재배선부(165b)는 제 2 관통 전극들(165)을 기판(105) 상으로 신장시키는 역할을 할 수 있다. 제 2 관통 전극들(165)은 입출력 터미널들(130)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 리세스부(165a)는 스페이서 절연층(163)에 의해서 기판(105)과 절연될 수 있으나, 제 2 재배선부(165b)가 입출력 터미널들(130)과 직접 접촉될 수 있다. 따라서, 제 2 관통 전극들(165)은 입출력 터미널들(130)을 기판(105) 하부로 신장하는 역할을 할 수 있다.
패시베이션층(115)은 패드들(120) 및 입출력 터미널들(135)을 노출하도록 기판 상에 제공될 수 있다. 패시베이션층(115)은 회로(110)를 더 덮도록 배치될 수 있다. 나아가, 패시베이션층(115)은 제 1 배선 라인들(140), 제 2 배선 라인들(145) 및 제 3 배선 라인(160)의 일부 또는 전체를 더 덮을 수도 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 평면도들이다.
도 3을 참조하면, 기판(105) 상에 회로(110), 패드들(120) 및 터미널들(135)을 형성할 수 있다. 패드들(120) 및 회로(110)를 연결하는 제 1 배선 라인(140)을 형성하고, 터미널들(135) 및 회로(110)를 연결하는 제 2 배선 라인(145)을 형성할 수 있다. 제 1 배선 라인(140)의 중간에는 스위칭 소자(150)를 삽입할 수 있다. 이 단계에서, 스위칭 소자(150)는 패드들(145) 및 회로(110)를 전기적으로 연결하도록 온(on) 상태로 형성될 수 있다.
예를 들어, 기판(105) 상에 회로(110)를 형성한다. 이어서, 회로(110) 상에 도전층을 형성하고 이 도전층을 패터닝하여 패드들(120) 및 터미널들(135)을 형성할 수 있다. 이 경우, 제 1 및 제 2 배선 라인들(140, 145)은 패드들(120) 및 터미널들(135)의 형성 전에 형성될 수 있다. 하지만, 본 발명의 다른 실시예에서 제 1 및 제 2 배선 라인들(140, 145), 패드들(120) 및 터미널들(135)은 임의의 순서로 형성될 수도 있다.
이어서, 패드들(120)을 이용하여, 회로(110)를 테스트할 수 있다. 예를 들어, 패드들(120)을 프로빙 패드로 이용하여 EDS 테스트를 진행하여, 회로(110)의 신뢰성을 검증할 수 있다.
도 4를 참조하면, 회로(110)의 테스트 후, 스위칭 소자(150a)를 오프(off) 시킬 수 있다. 예를 들어, 스위칭 소자(150a)가 퓨즈를 포함하는 경우, 퓨즈를 절단함으로써 스위칭 소자(150a)를 오프 시킬 수 있다. 예컨대, 퓨즈 절단은 퓨즈에 레이저를 인가하여 수행할 수 있다. 이에 따라, 회로(110)와 패드들(120)은 전기적으로 단절될 수 있다. 즉, 패드들(120)로 유입되는 누설 전류가 회로(110)에 영향을 끼치지 않게 된다.
도 5를 참조하면, 패드들(120) 및 그 아래의 기판(105)을 관통하는 제 1 관통 전극들(155)을 형성할 수 있다. 예를 들어, 제 1 관통 전극들(155)은 패드들(120) 및 기판(105)을 관통하는 홀(미도시)을 채우도록 형성할 수 있다. 제 1 관통 전극들(155)을 형성하기 전에 홀의 내부 및 패드들(120) 표면상에 스페이서 절연층(도 2의 153)을 형성할 수도 있다. 이에 따라, 제 1 관통 전극들(155)과 패드들(120) 사이 및 제 1 관통 전극들(155) 및 기판(105) 사이가 절연될 수 있다.
입출력 터미널들(130) 및 그 아래의 기판(105)을 관통하는 제 2 관통 전극들(165)을 형성할 수 있다. 예를 들어, 제 2 관통 전극들(165)은 입출력 터미널들(130) 및 기판(105)을 관통하는 홀(미도시)을 채우도록 형성할 수 있다. 제 2 관통 전극들(165)을 형성하기 전에 홀의 내부에 스페이서 절연층(163)을 형성하여, 제 2 관통 전극들(165)과 기판(105) 사이를 절연시킬 수 있다. 하지만, 스페이서 절연층(163)은 입출력 터미널들(130) 상으로는 신장하지 않기 때문에, 제 2 관통 전극들(165)은 입출력 터미널들(130)과 직접 접촉될 수 있다.
제 1 관통 전극들(155)의 하나와 칩 선택 터미널(125)을 제 3 배선 라인(160)을 이용하여 연결할 수 있다. 칩 선택 터미널(125)이 제 3 배선 라인(160)과 연결될 때, 스위칭 소자(150a)는 오프 상태이다. 따라서, 제 1 관통 전극들(155) 및 패드들(120) 사이에 누설 전류가 발생한 경우에도, 칩 선택 신호가 제 1 배선 라인(140)을 통해서 회로(110)로 바로 전달되지 않는다. 따라서, 패드들(120) 위치를 제 1 관통 전극들(155)의 형성 위치로 이용하면서도, 패드들(120)을 통한 테스트 신호와 제 1 관통 전극들(155)을 통한 칩 선택 신호를 신뢰성 있게 분리할 수 있다.
제 1 관통 전극들(155), 제 2 관통 전극들(165) 및 제 3 배선 라인(160)은 임의의 순서로 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 스택 모듈(200)을 보여주는 단면도이다.
도 6을 참조하면, 복수의 반도체 소자들(100a, 100b, 100c, 100d)이 서로 순차로 적층될 수 있다. 반도체 소자들(100a, 100b, 100c, 100d)은 도 1의 반도체 소자(100)를 참조할 수 있다. 다만, 반도체 소자들(100a, 100b, 100c, 100d)에서 제 3 배선 라인들(160a, 160b, 160c, 160d)은 반도체 소자들(100a, 100b, 100c, 100d) 각각의 제 1 관통 전극들(155)의 서로 다른 하나에 연결될 수 있다. 적층된 반도체 소자들(100a, 100b, 100c, 100d)에서, 제 1 관통 전극들(155) 또는 제 2 관통 전극들(165)은 솔더 범프(170)를 이용하여 연결될 수 있다.
복수의 칩 선택 라인들(S3, S2, S1, S0)은 반도체 소자들(100a, 100b, 100c, 100d) 각각의 칩 선택 터미널(125)에 연결되고, 반도체 소자들(100a, 100b, 100c, 100d)의 최하부로 신장될 수 있다. 칩 선택 라인들(S3, S2, S1, S0)은 반도체 소자들(100a, 100b, 100c, 100d) 각각의 회로(110)에 칩 선택 신호를 전달하기 위해서 이용될 수 있다. 즉, 칩 선택 라인들(S3, S2, S1, S0)의 하나에 접근하여, 반도체 소자들(100a, 100b, 100c, 100d)의 하나에 접근할 수 있다. 따라서, 칩 선택 라인들(S3, S2, S1, S0)의 수는 반도체 소자들(100a, 100b, 100c, 100d)의 수와 동일할 수 있다.
하지만 본 발명의 다른 실시예에서, 반도체 소자들(100a, 100b, 100c, 100d)의 일부가 서로 신호를 공유할 수 있고, 이 경우, 칩 선택 라인들(S3, S2, S1, S0)의 수는 반도체 소자들(100a, 100b, 100c, 100d)의 수보다 작을 수도 있다.
칩 선택 라인들(S3, S2, S1, S0)은 제 1 관통 전극들(155)의 하나 이상 및 제 3 배선 라인들(160a, 160b, 160c, 160d)의 하나를 포함할 수 있다. 예를 들어, 칩 선택 라인(S3)은 제 1 관통 전극들(155)의 하나 및 제 3 배선 라인(160a)을 포함할 수 있다. 다른 예로, 칩 선택 라인(S0)은 적층된 4개의 제 1 관통 전극들(155) 및 제 3 배선 라인(160d)을 포함할 수 있다.
하나 이상의 입출력 라인들(I/O)은 반도체 소자들(100a, 100b, 100c, 100d) 각각의 입출력 터미널들(130)의 하나 이상과 공통으로 연결되고 반도체 소자 들(100a, 100b, 100c, 100d)의 최하부로 신장할 수 있다. 예를 들어, 입출력 라인들(I/O)은 적층된 제 2 관통 전극들(165)을 포함할 수 있고, 적층된 2 관통 전극들(165)은 솔더 범프(170)를 이용하여 연결될 수 있다.
스택 모듈(200)에서 칩 선택 라인들(S3, S2, S1, S0) 및 입출력 라인들(I/O)의 배치는 예시적으로 도시되었다. 따라서, 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 다양하게 변형될 수 있다.
도 7은 본 발명의 일 실시예에 따른 카드(300)를 보여주는 개략도이다.
도 7을 참조하면, 제어기(310)와 메모리(320)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(310)에서 명령을 내리면, 메모리(320)는 데이터를 전송할 수 있다. 이러한 카드(300)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드와 같은 메모리 장치에 이용될 수 있다.
메모리(320)는 도 1의 반도체 소자(100) 또는 도 6의 스택 모듈(200)에 대응할 수 있다. 즉, 반도체 소자(100) 및 스택 모듈(200)은 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시 메모리 및/또는 상전이 메모리(PRAM)로 제공될 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(400)을 보여주는 블록도이다.
도 8을 참조하면, 프로세서(410), 입/출력 장치(430) 및 메모리(420)는 버 스(bus, 440)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
메모리(420)는 도 1의 반도체 소자(100) 또는 도 6의 스택 모듈(200)에 대응할 수 있다. 예를 들어, 메모리(420)는 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 나아가, 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
예를 들어, 이러한 시스템(400)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자에 따르면, 기판 내에 부가적인 영역을 할당하지 않고서도, 칩 선택 터미널에 연결되는 제 1 관통 전극들을 형성할 위치가 기판 내에 안정적으로 확보될 수 있다. 그 결과, 반도체 소자의 집적도를 감소시키지 않고서도, 칩 선택 신호를 배치할 수 있다. 따라서, 반도체 소자는 고집적화에 유리할 수 있다.
본 발명에 따른 반도체 소자에 따르면, 패드들과 제 1 관통 전극들의 절연성이 높아질 수 있다. 특히, 제 1 관통 전극들 사이에 누설 전류가 발생하는 경우라도, 오프 된 스위칭 소자가 제 1 관통 전극들이 회로에 직접 연결되는 것을 방지할 수 있다. 따라서, 제 1 관통 전극들을 통한 칩 선택 신호와 패드들을 통한 테스트 신호가 서로 간섭하는 것을 피할 수 있다. 따라서, 반도체 소자의 신뢰성이 향상될 수 있다.
본 발명에 따른 반도체 소자는, 스택 모듈, 카드 및 시스템에 용이하게 이용될 수 있다.

Claims (24)

  1. 기판;
    상기 기판 상의 회로;
    상기 기판 상의 하나 이상의 패드들;
    상기 기판 상의 하나 이상의 터미널들;
    상기 하나 이상의 패드들 및 상기 회로를 전기적으로 연결하기 위한 하나 이상의 제 1 배선 라인들;
    상기 하나 이상의 터미널들 및 상기 회로를 전기적으로 연결하기 위한 하나 이상의 제 2 배선 라인들;
    상기 하나 이상의 제 1 배선 라인들 중간에 삽입되어 상기 하나 이상의 패드들 및 상기 회로의 전기적인 연결을 제어하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 하나 이상의 터미널은 상기 회로를 선택하기 위한 칩 선택 터미널을 포함하고, 상기 하나 이상의 패드는 상기 회로를 테스트하기 위해 이용되는 것을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 하나 이상의 패드들 및 상기 기판을 관통하면서 상기 하나 이상의 패드들과 절연된 하나 이상의 제 1 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 하나 이상의 제 1 관통 전극의 하나 및 상기 칩 선택 터미널을 전기적으로 연결하는 제 3 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서, 상기 스위칭 소자는 상기 회로가 테스트된 후 상기 하나 이상의 패드 및 상기 회로의 전기적인 연결을 끊는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서, 상기 스위칭 소자는 퓨즈를 포함하고, 상기 회로가 테스트된 후 상기 퓨즈는 절단된 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서, 상기 스위칭 소자는 상기 회로보다 상기 하나 이상의 패드에 가까이 배치된 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 하나 이상의 터미널은 하나 이상의 입출력 터미널을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서, 상기 하나 이상의 입출력 터미널 및 상기 기판을 관통하 고 상기 하나 이상의 입출력 터미널과 전기적으로 연결된 하나 이상의 제 2 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서, 상기 하나 이상의 제 2 관통 전극 및 상기 기판 사이에 개재된 스페이서 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 따른 반도체 소자로 구성되고, 서로 적층된 복수의 반도체 소자들; 및
    상기 복수의 반도체 소자들 각각의 상기 하나 이상의 터미널 가운데 칩 선택 터미널에 전기적으로 연결되고 상기 복수의 반도체 소자들의 최하부로 신장된 복수의 칩 선택 라인들을 포함하는 것을 특징으로 하는 스택 모듈.
  12. 제 11 항에 있어서, 상기 반도체 소자들 각각은 상기 하나 이상의 패드들 및 상기 기판을 관통하면서 상기 하나 이상의 패드들과 절연된 하나 이상의 제 1 관통 전극을 더 포함하고, 상기 복수의 칩 선택 라인들은 상기 하나 이상의 제 1 관통 전극의 하나 이상을 포함하는 것을 특징으로 하는 스택 모듈.
  13. 제 12 항에 있어서, 상기 반도체 소자들 각각은 상기 하나 이상의 제 1 관통 전극의 하나 및 상기 칩 선택 터미널을 전기적으로 연결하는 제 3 배선 라인을 더 포함하고, 상기 복수의 칩 선택 라인들 각각은 상기 반도체 소자들 각각의 상기 제 3 배선 라인을 포함하는 것을 특징으로 하는 스택 모듈.
  14. 제 11 항에 있어서, 상기 반도체 기판들 각각의 상기 하나 이상의 터미널 가운데 하나 이상의 입출력 터미널에 공통으로 연결되고 상기 반도체 소자들의 최하부로 신장된 하나 이상의 입출력 라인을 더 포함하는 것을 특징으로 하는 스택 모듈.
  15. 제 14 항에 있어서, 상기 반도체 소자들 각각은 상기 하나 이상의 입출력 터미널 및 상기 기판을 관통하고 상기 하나 이상의 입출력 터미널과 전기적으로 연결된 하나 이상의 제 2 관통 전극을 더 포함하고, 상기 하나 이상의 입출력 라인은 상기 제 2 관통 전극의 하나 이상을 포함하는 것을 특징으로 하는 스택 모듈.
  16. 제 11 항에 있어서, 상기 반도체 소자들 각각의 스위칭 소자는 퓨즈를 포함하고, 상기 회로가 테스트된 후 상기 퓨즈는 절단된 것을 특징으로 하는 스택 모듈.
  17. 하나 이상의 패드들 및 하나 이상의 터미널을 상기 기판 상에 형성하는 단계;
    상기 하나 이상의 패드들 및 상기 회로 사이를, 그 중간에 스위칭 소자를 개재하여, 전기적으로 연결하는 제 1 배선 라인들을 형성하는 단계;
    상기 하나 이상의 터미널들 및 상기 회로를 전기적으로 연결하는 하나 이상의 제 2 배선 라인들을 형성하는 단계;
    상기 하나 이상의 패드들을 이용하여 상기 회로를 테스트하는 단계;
    상기 회로의 테스트 후 상기 스위칭 소자를 오프 시켜, 상기 회로와 상기 하나 이상의 패드 사이의 전기적인 연결을 끊는 단계; 및
    상기 하나 이상의 패드들 및 상기 기판을 관통하면서 상기 하나 이상의 패드들과 절연된 하나 이상의 제 1 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 하나 이상의 터미널 가운데 칩 선택 터미널 및 상기 하나 이상의 제 1 관통 전극의 하나를 전기적으로 연결하는 제 3 배선 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서, 상기 스위칭 소자는 퓨즈를 포함하고,
    상기 스위칭 소자를 오프 시키는 것은 상기 퓨즈를 절단하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 17 항에 있어서, 상기 하나 이상의 터미널 가운데 하나 이상의 입출력 터미널 및 상기 기판을 관통하고 상기 하나 이상의 입출력 터미널과 전기적으로 연결된 하나 이상의 제 2 관통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하 는 반도체 소자의 제조 방법.
  21. 제 1 항 내지 제 16 항의 어느 한 항에 따른 반도체 소자로 구성된 메모리; 및
    상기 메모리를 제어하고, 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 카드.
  22. 제 17 항 내지 제 20 항의 어느 한 항에 따른 스택 모듈로 구성된 메모리; 및
    상기 메모리를 제어하고, 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 카드.
  23. 제 1 항 내지 제 16 항의 어느 한 항에 다른 반도체 소자로 구성된 메모리; 및
    상기 메모리와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 시스템.
  24. 제 17 항 내지 제 20 항의 어느 한 항에 다른 스택 모듈로 구성된 메모리; 및
    상기 메모리와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 시스템.
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