KR20120006352A - 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법 - Google Patents

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Abstract

프로텍션 층(protection film), 프로텍션 층 상에 적층되는 다수의 반도체 칩들,프로텍션 층 상에 형성되며 반도체 칩들의 측면을 감싸는 내부 몰딩재 및 내부 몰딩재 상부에 매몰되어 형성된 단자들을 갖는 반도체 패키지를 제공한다. 여기서 다수의 반도체 칩들 각각은 활성 면, 활성면에 대향하는 비활성면, 및 활성면의 일부에 형성된 칩 패드를 갖고, 단자의 상면은 내부 몰딩재의 상부로 노출된다.

Description

고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법{High Density Chip Stacked Package, Package on Package and Method of Fabricating Thereof}
본 발명은 다수 개의 반도체 칩들이 적층된 반도체 패키지, 다수의 단위 반도체 패키지들이 적층된 패키지 온 패키지, 및 그의 제조 방법들에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화되고 경량화되고 있다. 이에 반도체 소자의 처리 용량 또는 저장 용량을 늘리기 위해 각 반도체 소자의 집적도를 높이는 연구가 진행되고 있다. 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 반도체 패키지 기술이 제안되었다. 또 다수의 반도체 패키지가 하나의 시스템에서 작동하도록 패키지와 패키지를 수직으로 적층하는 패키지 온 패키지 기술이 제안되었다.
본 발명이 해결하려는 과제는 다수 개의 반도체 칩들이 적층된 반도체 패키지를 제공함에 있다.
본 발명이 해결하려는 다른 과제는 패키지 온 패키지를 제공함에 있다.
본 발명이 해결하려는 또 다른 과제는 반도체 패키지 및 패키지 온 패키지를 제조하는 방법들을 제공함에 있다.
본 발명이 해결하려는 다른 과제는 패키지 온 패키지를 포함하는 전자 시스템을 제공함에 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 기술적 사상에 의한 실시 예들은, 프로텍션 층, 상기 프로텍션 층 상에 적층된 다수의 반도체 칩들, 상기 프로텍션 층 상에 형성되며 상기 반도체 칩들의 측면을 감싸는 내부 몰딩재, 및 상기 내부 몰딩재의 상부에 매몰되어 형성된 단자를 포함하되, 상기 다수의 반도체 칩들은 각각 활성면 및 비활성 면 및 상기 활성면의 일부에 형성된 칩 패드를 포함하고, 상기 단자의 상면은 상기 내부 몰딩재의 상부로 노출된 반도체 패키지를 제공한다.
또한 본 발명의 기술적 사상에 의한 실시 예들은 기판 패드들을 포함하는 기판, 상기 기판 상에 적층된 다수의 단위 반도체 패키지들, 상기 단위 반도체 패키지들의 측면을 감싸는 외부 몰딩재를 포함하고, 상기 단위 패키지들은, 각각, 프로텍션 층, 상기 프로텍션 층 상에 적층된 다수의 반도체 칩들, 상기 프로텍션 층 상에 형성되며 반도체 칩들의 측면을 감싸는 내부 몰딩재, 및 상기 내부 몰딩재의 상부에 매몰되어 형성된 단자를 포함하고, 상기 다수의 반도체 칩들은 각각 활성면, 상기 활성면에 대향하는 비활성면, 및 상기 활성면의 일부에 형성된 칩 패드를 포함하고, 상기 단자의 상면은 상기 내부 몰딩재의 상부로 노출된 패키지 온 패키지를 제공한다.
또한 본 발명의 기술적 사상에 의한 실시 예들은 입출력 장치, 및 상기 입출력 장치에 인접하게 형성되고 전기적으로 접속된 반도체 패키지를 구비하되, 상기 반도체 패키지는 프로텍션 층, 상기 프로텍션 층 상에 적층된 다수의 반도체 칩들, 상기 프로텍션 층 상에 형성되며 상기 반도체 칩들의 측면을 감싸는 내부 몰딩재, 및 상기 내부 몰딩재의 상부에 매몰되어 형성된 단자를 포함하고, 상기 다수의 반도체 칩들은 각각 활성면 및 비활성 면, 및 상기 활성면의 일부에 형성된 칩 패드를 포함하고, 상기 단자의 상면은 상기 내부 몰딩재의 상부로 노출된 전자 시스템(electronic system)을 제공한다.
또한 본 발명의 기술적 사상에 의한 실시 예들은 단자를 포함하는 제 1 기판 상에 칩 패드를 포함하는 반도체 칩들을 적층하고, 상기 반도체 칩들의 칩 패드들과 상기 단자를 전기적으로 연결하고, 프로텍션 층을 포함하는 지지대에 상기 제 1 기판을 뒤집어서 상기 프로텍션 층에 접착시키고, 상기 지지대 상에 내부 몰딩재를 형성하고, 상기 단자의 상면을 상기 내부 몰딩재의 상부로 노출시키고, 상기 반도체 칩들의 적층체를 분리하는 싱글레이션 공정을 수행하고, 상기 지지대를 상기 프로텍션 층으로부터 분리하는 것을 포함하는 반도체 패키지의 제조 방법.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 패키지에는 몰딩 갭(molding gap)이 존재하지 않아서 반도체 패키지의 높이가 최소화되었으며, 단위 체적당 실장되는 반도체 칩의 개수를 최대화하고 있다. 또한 패키지 온 패키지의 체적을 감소시켜 고밀도의 반도체 소자를 효과적으로 구현할 수 있고, 단위 반도체 패키지 단계에서 성능 테스트가 가능하여 패키지 온 패키지의 수율을 극대화 할 수 있다. 이는 종래 칩 스택(chip stack) 패키지 기술이 해결하지 못한 기술적 과제였다.
도 1 내지 도 5는 본 발명의 기술적 사상에 의한 반도체 패키지들의 단면을 보여주는 단면도이다.
도 6a은 본 발명의 기술적 사상에 의한 패키지 온 패키지의 단면을 보여주는 단면도이다.
도 6b 및 도 6c는 각각 도 6a에서 P1 및 P2 부분을 확대한 확대도이다.
도 7 내지 도 8은 본 발명의 기술적 사상에 의한 패키지 온 패키지의 단면을 보여주는 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법을 설명하기 위한 순서도이다.
도 10a 내지 도 10j는 상기 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 전자 시스템을 개략적으로 보여주는 개략도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 5는 각각 본 발명의 기술적 사상에 따른 반도체 패키지들(semiconductor packages)를 개념적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지(100a)는 프로텍션 층(protection film; 190), 상기 프로텍션 층(190) 상에 적층되는 다수의 반도체 칩들(110, 120, 130, 140)을 포함할 수 있다. 또한 본 발명의 기술적 사상에 의한 반도체 패키지(100a)는 상기 프로텍션 층(190) 상에 형성되고, 상기 반도체 칩들(110, 120, 130, 140)의 측면을 감싸는 내부 몰딩재(160) 및 상기 내부 몰딩재(160) 상부에 매몰되어 형성된 단자들(150)을 포함할 수 있다.
상기 반도체 패키지(100a)에 실장 되는 반도체 칩들의 개수에는 제한이 없지만, 예시적으로 상기 반도체 칩들(110, 120, 130, 140)이 4개인 것으로 설명한다. 상기 반도체 칩들 중 최하위 반도체 칩(110)은 상기 프로텍션 층(190)에 직접적으로 접촉하여 적층될 수 있고, 나머지 반도체 칩들(120, 130, 140)이 순차로 상기 최하위의 반도체 칩(110)상에 적층될 수 있다. 상기 반도체 칩들(110, 120, 130, 140)은 상대적으로 상부에 배치되는 반도체 칩이 하부에 배치되는 반도체 칩의 일부 표면을 노출하도록 적층될 수 있다. 예를 들어, 상기 반도체 칩들(110, 120, 130, 140)은 계단 형태(cascade)의 적층 구조로 서로 어긋나게 적층될 수 있다. 그러나 후술하는 바와 같이 반드시 계단 형태(cascade)의 적층 구조로 한정되는 것이 아니다.
상기 프로텍션 층(190)은 상기 반도체 칩들(110, 120, 130, 140)을 보호하는 동시에 양면이 접착성을 가질 수 있다. 상기 프로텍션 층(190)의 일면에는 상기 최하위 반도체 칩(110)이 접촉되고, 다른 일면에는 상기 반도체 패키지(100a)의 하부에 적층된 또 다른 반도체 패키지의 최상위 반도체 칩이 접촉될 수 있다. 또는 상기 프로텍션 층(190)의 일면에는 상기 최하위 반도체 칩(110)을 접착시키고, 다른 일면에는 패키지 온 패키지 기판이 접착될 수 있다.
상기 프로텍션 층(190)은 폴리이미드 필름(polyimide film)을 포함할 수 있다. 한편, 상기 프로텍션 층(190)은 양면 모두 접착성을 가질 수 있다. 상기 프로텍션 층(190)은 접착성 및 두께의 최소화를 위하여 베이스 필름(base film)을 포함하지 않을 수 있다. 상기 프로텍션 층(190)은 테이프 타입 또는 페이스트 타입의 물질 또는 필름 형태로부터 건조 또는 경화 공정을 통해 형성될 수 있다.
상기 프로텍션 층(190)은 그 두께가 50㎛ 내지 150㎛일 수 있다. 만일 그 두께가 150㎛를 초과한다면, 상기 반도체 패키지(100a) 또는 후술할 패키지 온 패키지의 두께를 증가시켜 반도체 소자의 집적도를 저하시킨다. 만일 상기 프로텍션 층(190)의 두께가 50㎛ 미만이라면, 상기 반도체 칩들(110, 120, 130, 140)을 외부 충격 또는 제조 공정상 가해지는 압력 등으로부터 효율적으로 보호할 수 없다. 또한 본딩 와이어들의 일부가 매몰될 수 있는 충분한 공간을 제공할 수 없게 된다.
상기 반도체 칩들(110, 120, 130, 140)은 동종 또는 이종일 수 있다. 상기 반도체 칩들(110, 120, 130, 140)은 디램 칩(dynamic random access memory chip), 플래시 메모리 칩(flash memory chip), 상변화 메모리 칩(phase change memory chip), 엠램 칩(magnetic random access memory chip; MRAM), 저항성 메모리 칩(resistive memory chip) 및 이들의 조합을 포함할 수 있다.
상기 반도체 칩들(110, 120, 130, 140)의 각각은 다수의 칩 패드들(111, 121, 131, 141)을 포함할 수 있다. 상기 칩 패드들(111, 121, 131, 141)은 도전성 물질로 형성될 수 있다. 예를 들면, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi) 및/또는 인듐(In) 등의 금속을 포함할 수 있다.
상기 칩 패드들(111, 121, 131, 141)은 도시되었듯이, 상기 반도체 칩들(110, 120, 130, 140)의 표면보다 낮거나 동일하게 형성된 것일 수도 있고, 상부가 상기 반도체 칩들(110, 120, 130, 140)의 표면 상으로 돌출할 수도 있다. 도시되었듯이, 상기 칩 패드들(111, 121, 131, 141)이 상기 반도체 칩들(110, 120, 130, 140)의 노출된 부위에 형성되는 모양, 또는 상기 반도체 칩들(110, 120, 130, 140)의 측면들이 어긋나게 적층되는 모양, 예를 들면, 계단 형태 또는 지그재그로 어긋나는 형태로 적층된다면, 상기 돌출된 칩 패드들(111, 121, 131, 141)은 상기 반도체 칩들(110, 120, 130, 140)을 적층하는데 영향을 주지 않을 것이다.
상기 반도체 칩 패드들(111, 121, 131, 141)은 반도체 칩들(110, 120, 130, 140)의 활성 면의 일부에 형성될 수 있다. 상기 칩 패드들(111, 121, 131, 141)은 각각의 반도체 칩들(110, 120, 130, 140)의 외곽 영역에 형성될 수 있다. 이를 위하여 상기 활성 면에는 재배선 층(re-distribution layer)이 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(100a)은 단자들(150)을 포함할 수 있다. 상기 단자들(150)은 상기 반도체 칩들(110, 120, 130, 140) 및 후술할 패키지 온 패키지 기판과 전기 신호를 입력 또는 출력하기 위한 단자들이다. 상기 단자들(150)은 도전성 물질로 형성될 수 있다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi) 및/또는 인듐(In) 등의 금속을 포함할 수 있다.
상기 단자들(150)은 각각의 상기 반도체 칩들(110, 120, 130, 140)과 본딩 와이어(bonding wire, 112, 122, 132, 142)들에 의해 전기적으로 연결된다. 상기 반도체 칩들(110, 120, 130, 140)중 최상위 반도체 칩(140)의 비활성 면 및 상기 단자들(150)의 상면은 일부 또는 전부가 노출될 수 있다. 구체적으로, 상기 최상위 반도체 칩(140)의 비활성 면 및 상기 단자들(150)의 상면의 일부 또는 전부는 상기 내부 몰딩재(160)에 의해 몰딩되지 않을 수 있다. 여기서 비활성 면은 상기 활성 면과 반대 방향을 향하는 면을 의미할 수 있다. 상기 단자들(150)의 표면 레벨(surface level, SL2)은 상기 최상위 반도체 칩(140)의 표면 레벨(SL1)과 동일할 수 있다. 또, 상기 최상위 반도체 칩(140)의 표면 레벨(SL1)은 상기 내부 몰딩재(160)의 표면 레벨(SL3)과도 동일할 수 있다. 여기서 표면 레벨은 상기 프로텍션 층(190)의 상면을 기준으로 하여 반도체 칩들의 적층 방향으로의 높이를 의미할 수 있다. 예를 들면, 상기 최상위 반도체 칩(140)의 표면 레벨(SL1)은 상기 프로텍션 층(190)의 상면으로부터 상기 최상위 반도체 칩(140)의 비활성 면까지의 높이를 의미할 수 있다.
상기 반도체 칩들(110, 120, 130, 140)의 일부분에 형성된 상기 칩 패드들(111, 121, 131, 141)과 상기 단자들(150)은 본딩 와이어들(112, 122, 132, 142)에 의해 각각 전기적으로 연결될 수 있다. 상기 최하위 반도체 칩(110)의 칩 패드들(111)은 제 1 본딩 와이어들(112)에 의해 상기 단자들(150)과 전기적으로 연결될 수 있으며, 상기 최하위 반도체 칩(110) 상에 순차로 적층되는 반도체 칩들(120, 130)의 칩 패드들(121, 131)은 각각 제 2 및 제 3 본딩 와이어들(122, 132)에 의해 상기 단자들(150)과 각각 전기적으로 연결될 수 있다. 마찬가지로, 최상위 반도체 칩(140)의 칩 패드들(141)은 제 4 본딩 와이어들(142)에 의해 상기 단자들(150)과 전기적으로 연결될 수 있다. 상기 본딩 와이어들(112, 122, 132, 142)은 골드 포함할 수 있다. 특히, 각각의 상기 본딩 와이어들(112, 122, 132, 142)은 상기 단자들(150)과 각각 직접 연결될 수 있다. 상기 제 1 본딩 와이어(112)의 일부는 상기 프로텍션 층(190) 내에 매몰될 수 있다.
상기 내부 몰딩재(160)는 상기 프로텍션 층(190) 상에 형성된다. 상기 내부 몰딩재(160)는 상기 반도체 칩들(110, 120, 130, 140)의 측면, 상기 본딩 와이어들(112, 122, 132, 142) 및 상기 단자들(150)의 일부 또는 전부를 봉지할 수 있다. 상기 내부 몰딩재(160)는 상기 프로텍션 층(190)상에 형성될 수 있다. 상기 내부 몰딩재(160)는 상기 반도체 칩들(110, 120, 130, 140)뿐만 아니라 상기 본딩 와이어들(112, 122, 132, 142)을 외부 충격으로부터 보호할 수 있다. 예를 들어, 상기 내부 몰딩재(160)는 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)를 포함할 수 있다. 상기 내부 몰딩재(160)는 통상의 사출성형의 방식으로 형성될 수 있다. 상기 내부 몰딩재(190)는 상기 프로텍션 층(190)과 다른 별개의 물질로 형성될 수 있다.
상기 프로텍션 층(190)에 상기 최하위 반도체 칩(110)의 활성 면이 접촉되도록 적층될 수 있다. 상기 최하위 반도체 칩(110)과 상기 최상위 반도체 칩(140) 사이에 반도체 칩들(120, 130)이 각각 계단 형태로 적층될 수 있다. 상기 최하위 반도체 칩(110)과 상기 최상위 반도체 칩(140) 사이에 적층되는 반도체 칩들(120, 130) 및 상기 최상위 반도체 칩(140)의 활성면은 각각 하위 반도체 칩들(110, 120, 130)의 비활성 면과 접촉할 수 있다. 결국 상기 반도체 칩들(110, 120, 130, 140)들의 사이에는 내부 몰딩재(160)가 차지하는 두께(mold gap)는 존재하지 않을 수 있다. 이에 따라서, 본 발명의 기술적 사상에 따르는 반도체 패키지(100a)의 두께는 최소화되며, 곧 일정한 실장 공간에 실장되는 반도체 칩들의 개수를 증가시킬 수 있다. 이는 고집적도의 반도체 패키지를 구현하게끔 한다.
도 2는 본 발명의 다른 기술적 사상에 따른 반도체 패키지(100b)의 단면도이다. 도 1에 나타낸 반도체 패키지(100a)과 중복되는 설명은 생략한다. 따라서, 특별한 언급이 없는 한, 상기 도 1에 나타낸 반도체 패키지(100a)에 관한 설명이 그대로 적용될 수 있다.
도 2를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지(100b)은 각각의 반도체 칩들(110, 120, 130, 140) 사이에 접착층들(170)을 더 포함할 수 있다.
상기 최하층의 반도체 칩(110)의 활성 면은 상기 프로텍션 층(190)에 접촉되어 있다. 상기 프로텍션 층(190)은 폴리이미드 필름(polyimide film)을 포함할 수 있다. 한편, 상기 프로텍션 층(190)은 양면 접착성 및 두께의 최소화를 위하여 베이스 필름(base film)을 포함하지 않는 테이프 타입 또는 페이스트 타입일 수 있다.
상기 접착층들(170)은 NFC(Non-Conductive Film), ACF(Anisotropic Conductive Film), DAF(Die Bonding Tape), NCP(Non-Conductive Paste) 또는 이들의 조합을 포함할 수 있다.
상기 최상위 반도체 칩(140)의 비활성 면 및 상기 단자들(150)의 상면은 내부 몰딩재(160)에 의해 몰딩되지 않고 노출될 수 있다. 상기 단자들(150)의 표면 레벨(surface level, SL2)은 상기 최상위 반도체 칩(140)의 표면 레벨(SL1)과 동일할 수 있다. 이는 상기 최상위 반도체 칩(140)의 비활성 면 및 상기 단자들(150)의 상면이 노출되므로, 상기 최상위 반도체 칩(140)의 표면 레벨(SL1)은 상기 내부 몰딩재(160)의 표면 레벨(SL3)과도 동일하다는 것을 의미한다.
도 2에서 도시한 본 발명의 기술적 사상에 의한 반도체 패키지(100b)는 상기 프로텍션 층(190), 상기 반도체 칩들(110, 120, 130, 140) 사이에 내부 몰딩재(160)에 의한 몰딩 갭이 존재하지 않으므로, 고밀도로 반도체 칩들의 실장이 가능하다.
도 3는 본 발명의 다른 기술적 사상에 따른 반도체 패키지(100c)의 단면도이다. 도 1에 나타낸 반도체 패키지(100a)과 중복되는 설명은 생략한다. 따라서, 특별한 언급이 없는 한, 상기 도 1에 나타낸 반도체 패키지(100a)에 관한 설명이 그대로 적용될 수 있다.
도 3을 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지(100c)에 포함되는 본딩 와이어들(112, 122, 132, 142)은 상, 하위 반도체 칩들을 각각 전기적으로 연결할 수 있다. 제 1 본딩 와이어(112)는 상기 최하위 반도체 칩(110)과 상기 최하위 반도체 칩(110)에 인접하여 적층되는 반도체 칩(120)을 전기적으로 연결할 수 있다. 상기 최상위 반도체 칩(140)과 상기 단자들(150)은 제 4 본딩 와이어(142)에 의해 전기적으로 연결될 수 있다.
도 2를 참조하여 설명되었듯이, 상기 반도체 칩들(110, 120, 130, 140) 사이에 상기 반도체 칩들(110, 120, 130, 140)의 접착을 위한 접착층이 형성될 수도 있다.
도 4는 본 발명의 다른 기술적 사상에 따른 반도체 패키지(100d)의 단면도이다. 도 1에 나타낸 반도체 패키지(100a)과 중복되는 설명은 생략한다. 따라서, 특별한 언급이 없는 한, 상기 도 1에 나타낸 반도체 패키지(100a)에 관한 설명이 그대로 적용될 수 있다.
도 4를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지(100d)에 포함된 반도체 칩들(110, 120, 130, 140)은 지그재그로 어긋나게 적층되는 형태(staggered type)를 갖는다.
상기 최하위 반도체 칩(110)과 상기 최상위 반도체 칩(140) 사이에 적층되는 반도체 칩들(120, 130) 및 상기 최상위 반도체 칩(140)은 각각의 하부 반도체 칩들(110, 120, 130)에 의해 노출되는 부분의 활성 면에 칩 패드들(121, 131, 141)을 포함할 수 있다. 예를 들어, 도 4에서 보았을 때, 상기 최하위 반도체 칩(110)의 활성 면의 좌측 단을 따라 제 1 칩 패드들이(111) 형성되었다면, 제 2 칩 패드들(121)은 상기 최하위 반도체 칩(110) 상에 인접하여 적층되는 반도체 칩(120)의 활성 면의 우측 단을 따라 형성될 수 있다. 마찬가지로, 제 4 칩 패드들(141)은 상기 최상층의 반도체 칩(140)의 활성 면의 우측 단을 따라 형성될 수 있다. 상기 칩 패드들(141)은 각각 서로 대칭 구조로 배열, 형성될 수 있다.
상기 반도체 패키지(100d)는 제 1 단자들(150a) 및 제 2 단자들(150b)을 포함할 수 있다. 도 4를 참조하면, 상기 최하위 반도체 칩(110)의 칩 패드들(111) 및 중간의 한 (one of middle) 반도체 칩(130)의 칩 패드들(131)은 상기 제 1 단자들(150a)과 본딩 와이어들(112, 132)에 의해 전기적으로 연결될 수 있다. 한편, 최하위 반도체 칩중간의 다른 한 (another one of middle) 반도체 칩(120)의 칩 패드들(121) 및 상기 최상위 반도체 칩(140)의 칩 패드들(141)은 제 2 단자들(150b)과 본딩 와이어들(142, 122)에 의해 전기적으로 연결될 수 있다. 상기 최하위 반도체 칩(110)의 칩 패드들(111)과 상기 제 1 단자들(150a)을 전기적으로 연결하는 본딩 와이어의 일부는 상기 프로텍션 층(190)에 매몰될 수 있다.
상기 내부 몰딩재(160)은 상기 최상위 반도체 칩(140)의 비활성 면 및 상기 제 1 및 제 2 단자들(150a, 150b)의 표면의 일부 또는 전부를 노출시킬 수 있다. 따라서, 상기 최상위 반도체 칩(140)의 표면 레벨은 상기 제 1 및 제 2 단자들(150a, 150b)의 표면 레벨 및/또는 상기 내부 몰딩재(160)의 표면 레벨과 동일할 수 있다.
도 5는 본 발명의 다른 기술적 사상에 따른 반도체 패키지(100e)의 단면도이다. 도 1에 나타낸 반도체 패키지(100a)과 중복되는 설명은 생략한다. 따라서, 특별한 언급이 없는 한, 상기 도 1에 나타낸 반도체 패키지(100a)에 관한 설명이 그대로 적용될 수 있다.
도 5를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지(100e)에 순차로 적층된 8개의 반도체 칩들(110, 120, 130, 140, 145, 146, 147, 148)을 포함할 수 있다. 최하위 반도체 칩(110)과 최상위 반도체 칩(180) 사이에는 더 많은 수의 반도체 칩들이 적층될 수 있다. 상기 반도체 칩들(110, 120, 130, 140, 145, 146, 147, 148)은 각각의 일부분에 형성된 칩 패드들(110′, 120′, 130′, 140′, 145′, 146′, 147′, 148′)을 포함할 수 있다. 상기 칩 패드들(110′, 120′, 130′, 140′, 145′, 146′, 147′, 148′)은 각각 단자들(150)과 본딩 와이어에 의해 전기적으로 연결될 수 있다. 또한 상기 최하층의 반도체 칩(110)과 상기 단자들(150)을 연결하는 본딩 와이어(112)의 일부는 상기 프로텍션 층(190)에 매몰될 수 있다. 나아가, 각 반도체 칩들(110, 120, 130, 140, 145, 146, 147, 148) 사이에 각 반도체 칩들의 접촉을 위하여 접착층을 더 포함할 수 있다.
도 6a 및 도 7은 본 발명의 기술적 사상에 따른 다수의 반도체 패키지(100a, 100b, 100c, 100d, 100e)가 단위 패키지로서 수직으로 적층된 패키지 온 패키지(package on package)의 단면도를 나타낸다. 도 6a은 4개의 단위 반도체 패키지가 지그재그로 어긋난 형태(staggered type)로 적층된 것을 나타내고, 도 7은 4개의 단위 반도체 패키지가 계단 형태(cascade type)로 적층된 것을 나타낸다. 도 6a 및 도 7은 4개의 단위 반도체 패키지가 적층된 것을 나타내고 있지만, 적층되는 단위 반도체 패키지의 수에는 제한이 없다. 한편, 본 발명의 기술적 사상에 따른 패키지 온 패키지에서 단위 반도체 패키지는 상기 도 1 내지 도 5에서 나타낸 단위 반도체 패키지(100a, 100b, 100c, 100d, 100e)가 사용될 수도 있으나 이에 한정되는 것은 아니며, 이하에서는 도 1에 의한 반도체 패키지(100a)을 예로서 설명하기로 한다.
도 6a를 참조하면, 본 발명의 기술적 사상에 의한 패키지 온 패키지(package on package)는 기판(660), 상기 기판(660) 상에 적층되는 다수의 단위 반도체 패키지들(100, 200, 300, 400)을 포함하며, 상기 단위 반도체 패키지들(100, 200, 300, 400) 주변에 채워진 외부 몰딩재(670)를 포함한다.
상기 단위 반도체 패키지들(100, 200, 300, 400)은 각각 프로텍션 층(protection film; 190, 290, 390, 490), 상기 프로텍션 층(190, 290, 390, 490) 상에 적층되는 다수의 반도체 칩들(107, 207, 307, 407), 상기 프로텍션 층(190, 290, 390, 490) 상에 형성되며 상기 반도체 칩들(107, 207, 307, 407) 측면을 감싸는 내부 몰딩재(160, 260, 360, 460) 및 상기 내부 몰딩재(160, 260, 360, 460) 상에 매몰되어 형성된 단자들(150, 250, 350, 450)을 포함할 수 있다.
상기 반도체 칩들(107, 207, 307, 407)은 각각 디램 칩(dynamic random access memory chip), 플래시 메모리 칩(flash memory chip), 상변화 메모리 칩(phase change memory chip), 엠램 칩(magnetic random access memory chip; MRAM) 및 저항성 메모리 칩(resistive memory chip) 중 하나 이상을 포함할 수 있다
상기 기판(660)은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 경연성인쇄회로기판(rigid flexible printed circuit board), 테이프 배선 기판, 세라믹 기판, 및 이들의 조합들 중 하나 이상을 포함할 수 있다. 한편, 상기 기판(660)은 기판 패드들(650)을 포함할 수 있다. 상기 기판 패드들(650)은 도전성 물질로 형성될 수 있다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi) 및/또는 인듐(In) 등의 금속을 포함할 수 있다.
도 6a는 상기 단위 반도체 패키지들(100, 200, 300, 400)이 서로 지그재그로 어긋나게 적층되는 형태(staggered type)를 나타내고 있는데, 이 경우 각각의 단위 반도체 패키지들(100, 200, 300, 400)의 단자들(150, 250, 350, 450)이 노출된다. 상기 노출된 단자들(150, 250, 350, 450)은 상기 기판 패드들(650)과 본딩 와이어들(105, 205, 305, 405)에 의해 각각 전기적으로 연결될 수 있다. 상기 본딩 와이어들(105, 205, 305, 405)은 금(gold)을 포함할 수 있다.
한편, 상기 기판(660)은 상기 단위 반도체 패키지들(100, 200, 300, 400)이 적층된 반대 측면에 외부 단자들(680)을 더 포함할 수 있다. 상기 외부 단자들(680)은 외부로부터 신호를 입력받거나 반대로 처리된 신호를 외부로 출력한다. 상기 외부 단자들(680)은 예를 들면, 솔더볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tap), 도전성 핀(conductive pin), 도전성 리드(conductive lead) 및 이들의 조합 중 하나 이상을 포함할 수 있다. 도 6a는 외부 단자(680)로서 솔더볼(solder ball)이 예시되었다.
상기 패키지 온 패키지(600)는 외부 몰딩재(670)를 포함할 수 있다. "외부"는 상기 단위 반도체 패키지들(100, 200, 300, 400)이 포함하는 "내부" 몰딩재들(160, 260, 360, 460)과 구별하기 위한 표현으로 이해될 수 있다. 상기 외부 몰딩재(670)는 상기 단위 패키지들(100, 200, 300, 400)뿐만 아니라, 상기 본딩 와이어들(105, 205, 305, 405)을 외부 충격으로부터 보호할 수 있다. 예를 들어, 상기 외부 몰딩재(670)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 외부 몰딩재(670)는 통상의 사출성형의 방식으로 형성될 수 있다.
상기 단자들(150, 250, 350, 450)은 상기 단자들(150, 250, 350, 450)이 포함된 각각의 단위 반도체 패키지들(100, 200, 300, 400)의 상부 측단에 형성될 수 있다. 한편, 상기 단자들(150, 250, 350, 450)은 상기 단자들(150, 250, 350, 450)이 포함된 각각의 상기 단위 반도체 패키지들 (100, 200, 300, 400)의 최상층의 반도체 칩과 동일한 표면 레벨을 갖을 수 있다.
도 6b 및 도 6c는 단위 반도체 패키지의 적층 상태를 나타내기 위해, 상기 도 6a에서 P1 부분 및 P2 부분을 확대한 확대도이다. 즉, 도 6b는 각각의 단위 반도체 패키지들(100, 200, 300, 400) 사이의 경계를, 도 6c는 최하부의 단위 반도체 패키지(100; 이하 제 1 단위 반도체 패키지)와 상기 기판(660)과 경계를 각각 나타낸다.
도 6b를 참조하면, 상기 제 1 단위 반도체 패키지(100)는 상기 제 1 단위 반도체 패키지(100)의 최상위 반도체 칩(140)을 포함할 수 있다. 한편, 상기 제 1 단위 반도체 패키지(100) 상에 인접하여 제 2 단위 반도체 패키지(200)가 적층될 수 있다. 상기 제 2 단위 반도체 패키지(200)는 제 2 프로텍션 층(290) 및 제 2 최하위 반도체 칩(210)을 포함할 수 있다. 상기 제 2 프로텍션 층(290)는 폴리이미드 필름(polyimide film)을 포함할 수 있다.
상기 제 2 단위 반도체 패키지(200)의 상기 제 2 최하층의 반도체 칩(210)은 상기 제 2 프로텍션 층(290)에 접촉할 수 있다. 각각의 반도체 칩들의 활성 면에는 칩 패드들이 형성될 수 있고, 이를 위한 재배선 층이 포함될 수 있다. 한편, 상기 활성 면에 대향하는 면을 비활성 면이라고 말할 수 있다. 여기서, 상기 제 2 프로텍션 층(290) 상면에 접촉하는 면은 상기 제 2 최하층의 반도체 칩(210)의 활성 면일 수 있다. 한편, 상기 제 1 단위 반도체 패키지(100)의 상기 최상층의 반도체 칩(140) 역시 상기 제 2 프로텍션 층(290)의 하면에 접촉할 수 있다. 여기서, 상기 제 2 프로텍션 층(290)에 접촉하는 면은 상기 최상층의 반도체 칩(140)의 비활성 면일 수 있다.
나아가, 각각의 반도체 칩들은 그 활성 면의 외곽에 칩 패드들을 포함할 수 있다. 상기 칩 패드들이 본딩 와이어에 의해 각각의 단위 반도체 패키지에 형성된 단자들과 전기적으로 연결된다는 것은 전술한 바와 같다. 특히, 도 6c에서 각각의 단위 반도체 패키지에 포함된 최하층의 반도체 칩(210)의 칩 패드들(211)을 상기 단자들(250)과 전기적으로 연결하는 본딩 와이어들(212)의 일부는 상기 프로텍션 층(290)에 매몰될 수 있다.
도 6c를 참조하면, 상기 제 1 단위 반도체 패키지(100)는 최하위의 반도체 칩(110) 및 프로텍션 층(190)을 포함한다. 상기 최하위의 반도체 칩(110)은 상기 프로텍션 층(190)에 접촉할 수 있다. 여기서 상기 최하위의 반도체 칩(110)의 활성 면이 상기 프로텍션 층(190)의 상면에 접촉할 수 있다. 한편, 상기 프로텍션 층(190)의 하면은 상기 기판(660)의 상면과 접촉할 수 있다. 상기 기판(660)은 상기 외부 단자들(680)을 포함할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 본 발명의 기술적 사상에 의한 패키지 온 패키지(600)에서, 상기 상대적으로 상부에 배치되는 단위 반도체 패키지들(200, 300, 400)의 상기 프로텍션 층(290, 390, 490)과 상기 상대적으로 하부에 배치되는 단위 반도체 패키지들(100, 200, 300)의 최상위 반도체 칩들이 각각 접촉할 수 있다. 또 상기 제1 단위 반도체 패키지의 최하위 반도체 칩(110)이 상기 기판(660)과 직접 또는 간접적으로 접촉할 수 있다.
이는 상기 기판(660)으로부터 상기 제 4 단위 반도체 패키지(400)까지의 적층 구조에 있어서, 몰딩 갭(molding gap)이 존재하지 않음을 의미한다. 보다 상세하게, 각각의 단위 반도체 패키지들(100, 200, 300, 400)에 포함된 상기 내부 몰딩재(160, 260, 360, 460) 또는 상기 외부 몰딩재(670)가 반도체 칩들(107, 207, 307, 407) 사이 또는 상기 단위 반도체 패키지들(100, 200, 300, 400) 사이에 개재되지 않을 수 있다. 이를 통하여, 상기 단위 반도체 패키지들(100, 200, 300, 400)의 적층 높이를 최소한으로 줄일 수 있고, 일정한 면적을 갖는 패키지 온 패키지(600)에 실장되는 반도체 칩들의 개수를 늘릴 수 있어서, 패키지 온 패키지의 용량 밀도 및/또는 집적도를 보다 높일 수 있다. 또한 각각의 단위 반도체 패키지들(100, 200, 300, 400)은 각각의 단자들(150, 250, 350, 450)이 노출되어 있어서, 각 단위 반도체 패키지 별로 성능 테스트가 가능하여, 개별 불량 패키지를 구별할 수 있으므로, 수율을 높일 수 있다.
도 7은 각각의 단위 반도체 패키지들(100, 200, 300, 400) 계단 형태로 적층된 패키지 온 패키지(700)를 나타낸 단면도이다. 적층 형태에 관한 것을 제외하고는 상기 도 6a에서 나타낸 패키지 온 패키지(600)에 관한 설명이 그대로 적용될 수 있을 것이다.
도 8은 각각의 단위 반도체 패키지들(100, 200, 300, 400)에 실장되는 반도체 칩들의 개수가 8개인 패키지 온 패키지(800)를 나타내고 있으나, 실장되는 반도체 칩들의 개수는 제한이 없다. 실장되는 칩들의 개수를 제외하고는 상기 도 6a에서 나타낸 패키지 온 패키지(600)에 관한 설명이 그대로 적용될 수 있을 것이다.
도 9는 본 발명의 기술적 사상에 따르는 반도체 패키지 및 상기 반도체 패키지를 단위 반도체 패키지로 하는 패키지 온 패키지의 제조 방법을 나타내는 순서도 이고, 도 10a 내지 도 10j는 상기 반도체 패키지 또는 상기 패키지 온 패키지의 제조 방법을 설명하기 위해 공정 순서별로 나타낸 단면도이다. 특히, S10 내지 S80까지의 공정은 단위 반도체 패키지를 제조하는 공정이며, S90 내지 S110의 공정은 패키지 온 패키지를 제조하는 공정이다.
도 9 및 도 10a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조 방법은, 일 표면 상에 형성된 단자(150)를 포함하는 제 1 기판(195)상에 반도체 칩들(140, 130, 120, 110)을 순차로 적층하는 공정(S10)을 포함할 수 있다. 상기 단자(150)는 일부가 노출되고 다른 일부가 상기 제 1 기판(195)에 삽입될 수 있다. 상기 반도체 칩들(140, 130, 120, 110)은 계단 형태(cascade) 또는 지그재그로 어긋난(staggered) 형태로 적층될 수 있다. 적층되는 반도체 칩들의 개수는 4개 또는 8개가 될 수 있으나, 이에 한정되는 것이 아니다.
이하에서는 이해의 편의를 위해, 단위 반도체 패키지에 4개의 반도체 칩들이 계단 형태(cascade)로 적층된 것을 예시하여 설명한다. 또한 상기 반도체 칩들(140, 130, 120, 110) 사이의 접착을 위하여 접착층이 형성될 수 있다.
각각의 반도체 칩들(140, 130, 120, 110)의 활성 면에는 외곽에 칩 패드들(111, 121, 131, 141)이 형성될 수 있다. 상기 단자들(150) 및 상기 칩 패드들(111, 121, 131, 141)은 도전성 물질을 포함할 수 있다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi) 및/또는 인듐(In) 등의 금속으로 형성될 수 있다.
도 9 및 도 10b를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법은, 상기 단자(150)와 각각의 칩 패드들(111, 121, 131, 141)을 전기적으로 연결하는 공정(S20)을 포함할 수 있다. 상기 공정(S20)은 와이어 본딩(wire bonding)공정을 포함할 수 있다. 상기 공정(S20)은 상기 단자(150)와 상기 칩 패드들(111, 121, 131, 141)을 본딩 와이어들(112, 122, 132, 142)로 전기적으로 연결하는 공정일 수 있다. 상기 본딩 와이어들(112, 122, 132, 142)은 금(Au)을 포함할 수 있다. 한편, 상기 본딩 와이어들(112, 122, 132, 142)은 상기 단자들(150)과 상기 칩 패드들(111, 121, 131, 141)을 도 10b와 같이 직접 연결할 수 있지만, 상층 반도체 칩의 칩 패드들과 하층 반도체 칩의 칩 패드들을 순차로 연결하고 최종적으로 최하층의 반도체 칩(110)의 칩 패드들(111)을 상기 단자들(150)과 연결하는 형태일 수도 있다. 이것은 도 3을 참조하여 이해될 수 있다.
도 9 및 도 10c를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법은, 상면에 프로텍션 층(190)이 형성된 지지대(197)를 준비하고, 이후 상기 반도체 칩들(140, 130, 120, 110)이 적층된 상태의 상기 제 1 기판(195)를 뒤집어서 상기 프로텍션 층(190)에 접착시키는 공정(S30)을 포함할 수 있다(flip mount). 이 공정(S30)에서, 상기 도 10b에서 최상위에 위치한 반도체 칩(110)이 상기 프로텍션 층(190) 상에 접착될 수 있다. 상기 반도체 칩(110)은 단위 반도체 패키지에서 최하위 반도체 칩으로 명명될 수 있다. 구체적으로, 상기 반도체 칩(110)의 칩 패드(111)가 형성된 활성 면이 상기 프로텍션 층(190) 상에 접착될 수 있다.
상기 프로텍션 층(190)은 폴리이미드 필름(polyimide film)을 포함할 수 있다. 한편, 상기 프로텍션 층(190)은 양면 접착성 및 두께의 최소화를 위하여 베이스 필름(base film)을 포함하지 않는 테이프 타입 또는 페이스트 타입일 수 있다.
상기 프로텍션 층(190)은 그 두께가 50㎛ 내지 150㎛일 수 있다. 만일 그 두께가 150㎛를 초과한다면, 반도체 패키지 또는 후술할 패키지 온 패키지의 두께를 증가시켜 반도체 소자의 집적도를 저하시킨다. 만일 상기 프로텍션 층(190)의 두께가 50㎛ 미만이라면, 상기 반도체 칩들(110, 120, 130, 140)을 외부 충격 또는 제조 공정상 가해지는 압력 등으로부터 효율적으로 보호할 수 없다. 또한 본딩 와이어들의 일부가 매몰될 수 있는 충분한 공간을 제공할 수 없게 된다. 상기 프로텍션 층(190)은 후술할 외부 몰딩재를 경화하는 공정(S)에서 함께 경화될 수 있다. 따라서 본 공정(S30)에서 상기 프로텍션 층(190)은 연성(flexibility)을 갖고 있으므로, 상기 최하층의 반도체 칩(110)과 상기 단자들(150)을 전기적으로 연결하는 본딩 와이어(112)는 상기 프로텍션 층(190) 내에 일부가 매몰될 수 있다.
도 9 및 도 10d를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법은, 상기 프로텍션 층(190) 상에 반도체 칩들, 본딩 와이어들 및 상기 제 1 기판(195)를 덮는 내부 몰딩재(160)를 형성하는 공정(S40)을 포함할 수 있다. 상기 내부 몰딩재(160)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기 내부 몰딩재(160)을 형성하는 공정은 도 10d에서 나타낸 바와 같이 웨이퍼 단위로 하여 다수의 제 1 기판(195)를 덮는 공정일 수 있다.
도 9 및 도 10e를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법은, 씨닝(thinning) 공정(S50)을 포함할 수 있다. 이 공정(S50)은 상기 도 10d에서 보여지듯이 상기 내부 몰딩재(160)의 상부의 일부가 제거되는 공정일 수 있다. 이 공정(S50)에서, 상기 제 1 기판(195) 및 상기 단자들(150)의 일부도 제거될 수 있다. 상기 패키지 씨닝 공정(S50)은 기계적인 그라인드일 수 있으며, 약간의 화학적 그라인드가 부가될 수 있다.
상기 패키지 씨닝 공정(S50)에 의해 최상층의 반도체 칩(140)의 비활성 면 및 상기 단자들(150)의 상면이 노출될 수 있다. 상세하게, 상기 프로텍션 층(190)을 기준으로 하여, 상기 최상층의 반도체 칩(140)의 표면 레벨(SL1), 상기 단자들(150)의 표면 레벨(SL2) 및 상기 내부 몰딩재(160)의 표면 레벨(SL3)은 동일하게 된다.
도 9 및 도 10f를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법은, 패키지 싱글레이션(singlation) 공정(S60)을 포함할 수 있다. 상기 패키지 싱글레이션 공정(S60)은 쏘잉 휠(sawing wheel) 또는 레이저를 이용하여 상기 다수의 반도체 칩들의 적층체를 분리하여 각각의 단위 패키지로 구분짓는 공정을 포함할 수 있다. 예를 들면, 상기 패키지 싱글레이션 공정(S60)은 상기 내부 몰딩재(160) 및 상기 프로텍션 층(190)을 화살표들이 표시한 부분들을 절단하는 공정을 포함할 수 있다.
도 9 및 도 10g를 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조방법은, 상기 지지대(197)를 제거하는 공정(S70)을 포함할 수 있다. 예를 들면, 상기 지지대(197)를 제거하는 공정(S70)은 상기 지지대(197)과 상기 프로텍션 층(190)을 분리하는 공정일 수 있다. 이 공정(S50)은 UV 광 조사 또는 열 처리 공정을 포함할 수 있다. 상기 UV 광 조사 또는 열 처리에 의해 상기 프로텍션 층(190)과 상기 지지대(197)의 접촉면에서 상기 프로텍션 층(190)의 접착력이 감소하게 되므로, 상기 지지대(197)가 상기 프로텍션 층(190)으로부터 분리될 수 있다. 상기 지지대(197)를 제거하는 공정(S70)에 의해 단위 반도체 패키지들(100)이 완성될 수 있다.
이후, 본 발명의 기술적 사상에 의한 반도체 패키지 또는 패키지 온 패키지의 제조 방법은 상기 반도체 패키지(100)를 테스트 하는 공정(S80)을 포함할 수 있다.
상기 단위 반도체 패키지(100)는 상기 단자(150)가 노출되어 있다. 따라서, 상기 단위 반도체 패키지(100)의 테스트가 가능하다. 패키지 온 패키지를 완성하기 전 미리 상기 단위 반도체 패키지(100)를 테스트하여, 불량이 아닌 경우에만, 상기 단위 반도체 패키지이 패키지 온 패키지 제조하는 데 이용될 수 있다. 이는 패키지 온 패키지를 완성한 후 테스트(S80)하는 경우에 비해 제조 수율 면에서 잇점이 있다.
이하에서는, 상기 단위 반도체 패키지를(100)을 이용하여 패키지 온 패키지를 제조하는 방법을 설명한다. 여기서 단위 반도체 패키지(100)은 상기 도 1 내지 도 5에서 설명한 반도체 패키지(100a, 100b, 100c, 100d, 100e)일 수 있다.
도 9 및 도 10h를 참조하면, 본 발명의 기술적 사상에 의한 패키지 온 패키지의 제조방법은, 기판 패드들(650)을 포함하는 기판(660)상에 제1 내지 제4 단위 반도체 패키지들(100, 200, 300, 400)이 순차로 적층되고, 상기 제1 내지 제4 단위 반도체 패키지들을(100, 200, 300, 400)을 상기 기판 패드들(650)과 전기적으로 연결하기 위한 본딩 와이어들(105, 205, 305, 405)을 형성하는 공정(S90)을 포함할 수 있다.
예를 들면, 상기 제1 내지 제4 단위 반도체 패키지들(100, 200, 300, 400) 도 10h에서 도시한 바와 같이 지그재그로 어긋나는 형태(staggered)로 적층될 수도 있고, 계단 형태(cascade)로 적층될 수도 있다.
상기 제 1 내지 제 3 단위 반도체 패키지들(100, 200, 300)에 포함된 반도체 칩들 중, 각각의 최상위 반도체 칩들(140, 240, 340)의 비활성 면은 상기 제1 내지 제3 단위 반도체 패키지들(100, 200, 300) 각각의 상부의 제2 내지 제4 단위 반도체 패키지(200, 300, 400)의 프로텍션 층(290, 390, 490)과 접촉될 수 있다. 상기 기판(660)은 상기 제1 단위 반도체 패키지(100)의 프로텍션 층(190)과 접촉될 수 있다.
상기 기판 패드들(650)은 도전성 물질로 형성될 수 있다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi) 및/또는 인듐(In) 등의 금속을 포함할 수 있다. 나아가, 상기 기판(660)은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 경연성인쇄회로기판(rigid flexible printed circuit board), 테이프 배선 기판, 세라믹 기판, 및 이들의 조합 중 하나 이상일 수 있다.
도 9 및 도 10i를 참조하면, 본 발명의 기술적 사상에 의한 패키지 온 패키지의 제조방법은, 상기 기판(660)상에 외부 몰딩재(670)을 형성하는 공정(S100)을 포함할 수 있다. 상기 외부 몰딩재(670)는 상기 단위 반도체 패키지들(100, 200, 300, 400) 및 상기 본딩 와이어들(105, 205, 305, 405) 주변에 형성될 수 있다. 상기 외부 몰딩재는 상기 단위 반도체 패키지들(100, 200, 300, 400) 및 상기 본딩 와이어들(105, 205, 305, 405)을 외부 충격으로부터 보호하기 위한 것으로, 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 외부 몰딩재(670)을 경화(curing)하는 과정에서 상기 프로텍션 층(190)이 함께 경화될 수 있다. 상기 프로텍션 층(190)은 경화되어 적절한 접착성 및 기계적 강도를 갖게 된다.
도 9 및 도 10j를 참조하면, 본 발명의 기술적 사상에 의한 패키지 온 패키지의 제조방법은, 상기 기판(660) 하부에 외부 단자들(680)를 형성하는 공정(S110)을 포함할 수 있다. 상기 외부 단자들(680)는 솔더볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tap), 도전성 핀(conductive pin), 도전성 리드(conductive lead) 및 이들의 조합 중 하나 이상일 수 있다.
도 11은 본 발명의 기술적 사상에 의한 전자시스템의 구성도이다.
도 11을 참조하면, 본 발명의 기술적 사상에 의한 전자시스템(1100a)은 제어기(1110), 입출력 장치(1120), 기억 장치(1130), 인터페이스(1140), 및 버스 구조체(1150)을 구비할 수 있다. 상기 기억 장치(1130)는 도 1 내지 도 10을 참조하여 설명한 것과 유사한 반도체 패키지들(100a, 100b, 100c, 100d, 100e) 또는 패키지 온 패키지(600, 700, 800)를 구비하는 것일 수 있다. 상기 버스 구조체(1150)는 상기 제어기(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130), 및 상기 인터페이스(1140) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
상기 제어기(1110)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 제어기(1110)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
상기 기억 장치(1130)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 상기 인터페이스(1140)는 유무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 상기 전자 시스템(1100a)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
상기 전자 시스템(1100a)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1100a)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1100a)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA100b0과 같은 통신 시스템에서 사용될 수 있다.
100a, 100b, 100c, 100d, 100e : 반도체 패키지.
100, 200, 300, 400 : 단위 반도체 패키지.
110, 120, 130, 140 : 반도체 칩
111, 121, 131, 141: 칩 패드들
112, 122, 132, 142, 105, 205, 305, 405: 본딩 와이어들
150, 250, 350, 450 : 단자들
160, 260, 360, 460 : 내부 몰딩재
170: 접착층 190, 290, 390, 490: 프로텍션 층
290: 제 2 프로텍션 층 650: 기판 패드들
660 : 기판 670: 외부 몰딩재
680: 외부 단자들 195: 제 1 기판
197: 지지대

Claims (10)

  1. 프로텍션 층;
    상기 프로텍션 층 상에 적층된 다수의 반도체 칩들;
    상기 프로텍션 층 상에 형성되고, 상기 반도체 칩들의 측면을 감싸는 내부 몰딩재; 및
    상기 내부 몰딩재의 상부에 매몰되어 형성된 단자를 포함하고,
    상기 다수의 반도체 칩들은, 각각 활성면; 상기 활성면과 대향하는 비활성 면; 및 상기 활성면의 일부에 형성된 칩 패드를 포함하고,
    상기 단자의 상면은 상기 내부 몰딩재의 상부로 노출된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 칩 패드와 상기 단자는 상기 내부 몰딩재의 내부에 형성된 본딩 와이어에 의해 전기적으로 연결되고, 상기 본딩 와이어는 상기 단자의 하면과 접촉하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 다수의 반도체 칩들 중 최하위에 적층된 반도체 칩의 칩 패드와 상기 단자를 전기적으로 연결하는 본딩 와이어는 상기 프로텍션 층 내에 일부가 매몰되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 최하위에 적층된 반도체 칩의 활성면이 상기 프로텍션 층과 접촉하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 다수의 반도체 칩들 사이에 개재된 접착층을 더 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 다수의 반도체 칩들 중 최상위에 적층된 반도체 칩의 비활성면, 상기 내부 몰딩재의 상부 표면, 및 상기 단자의 상부 표면은 동일한 표면 레벨인 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 다수의 반도체 칩들은 계단(cascade) 형태 또는 지그재그로 어긋난(staggered) 형태로 적층되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 프로텍션 층은 폴리이미드 필름(polyimide film)을 포함하는 반도체 패키지.
  9. 기판 패드들을 포함하는 기판;
    상기 기판 상에 적층된 다수의 단위 반도체 패키지들; 및
    상기 단위 반도체 패키지들의 측면을 감싸는 외부 몰딩재를 포함하고,
    상기 단위 패키지들은, 각각,
    프로텍션 층;
    상기 프로텍션 층 상에 적층된 다수의 반도체 칩들;
    상기 프로텍션 층 상에 형성되고, 상기 반도체 칩들의 측면을 감싸는 내부 몰딩재; 및
    상기 내부 몰딩재의 상부에 매몰되어 형성된 단자를 포함하고,
    상기 다수의 반도체 칩들은, 각각 활성면; 상기 활성면과 대향하는 비활성 면; 및 상기 활성면의 일부에 형성된 칩 패드를 포함하고,
    상기 단자의 상면은 상기 내부 몰딩재의 상부로 노출된 패키지 온 패키지.
  10. 제 9 항에 있어서,
    상기 단위 반도체 패키지들의 각 단자들과 상기 기판 패드들이 전기적으로 연결되는 패키지 온 패키지.
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