KR101672967B1 - 에지에 사이드 패드를 포함하는 반도체 스택 패키지, 및 이를 포함하는 고밀도 메모리 모듈, 전자 회로 기기 - Google Patents

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송기홍
정준희
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Abstract

본 발명의 반도체 스택 패키지는, 통합 기판, 상기 통합 기판 상에 부착되는 바텀 패키지, 상기 바텀 패키지 상에 접합부재를 통해 적층되는 탑 패키지, 상기 바텀 패키지 및 상기 탑 패키지를 전기적으로 연결하는 통합 와이어, 및 상기 통합 와이어를 밀봉하는 통합 보호부재를 포함한다. 이와 같은 본 발명의 반도체 패키지를 메모리 모듈에 적용하면, 고밀도 메모리 모듈과 함께 모듈의 슬림화를 함께 구현할 수 있다.

Description

에지에 사이드 패드를 포함하는 반도체 스택 패키지, 및 이를 포함하는 고밀도 메모리 모듈, 전자 회로 기기 {Semiconductor stack package having side pad on the edge thereof, high density memory module, electronic circuit device}
본 발명은, 에지(edge)에 사이드 패드(side pad)를 포함하는 반도체 패키지 기판에 볼이 생략되는 BGA 반도체 스택 패키지, 및 DRAM 메모리 반도체 패키지를 포함하는 고밀도 메모리 모듈 및 전자 회로 기기에 관한 것으로, 더 구체적으로는 전자 제품의 표준화 경향에 따라 패키지가 슬림화되고 소형화에도 불구하고 고용량 초고속 서비스를 제공해야 하며, 이에 가장 적합한 BGA 타입 DRAM 메모리 반도체 패키지를 실현하고, 향후 요구되는 메모리 용량이 2배로 증대되더라도 분할 칩 스택을 이용하여 1차 패키징 하고, BGA 패키지 기판 측면의 사이드 패드를 이용하여 각 기판을 와이어 본딩하는 방식으로 다수 다종 메모리 칩 스택을 통합 패키징 함으로써, 동일 면적을 사용하더라도 슬림화 및 소형화의 요구를 충족할 수 있는 DRAM 메모리 BGA 반도체 스택 패키지에 관한 것이다.
최근 전자 제품의 기능이 증가하고 크기가 소형화됨에 따라 동일 면적에 더 많은 반도체의 실장이 요구되고 있다. 따라서 단순한 칩 적층 기술 혹은 패키지 적층 기술만으로는 최근 전자 휴대기기의 소형화 및 모바일 제품의 다양한 기능을 만족시킬 수 없다.
도 1에는 종래 기술에 의한 16단 멀티 칩 패키지의 구성이 측면도로 도시되어 있다.
도 1을 참조하면, 종래의 반도체 메모리 패키지(10) 내부에는 다이(14)가 한개 이상 적층된다. 그러나 양산성을 고려하게 된다면 적층할 수 있는 다이(14)의 수가 크게 제한된다. 이는 고용량의 반도체 메모리를 구현하는데 용량적 한계의 원인이 된다.
그럼에도 불구하고 고용량 메모리 추세에 비추어 16단 스택을 형성하게 되면, 기판(12)으로부터 거리가 상대적으로 멀리 떨어져 있는 상부 다이(14)에서 전기적 특성이 악화되어 수율 저하의 원인이 되고, 전체적으로 본딩 와이어(16)의 길이가 길어지는 문제점이 있다.
한편, 이와 같은 수율 저하를 개선하기 위하여 패키지 온 패키지(Package on Package) 기술이 소개되기도 한다.
도 2에는 종래 기술에 의한 BGA 패키지 온 패키지의 구성이 측면도로 도시되어 있다.
도 2를 참조하면, PoP 패키지(20)는 볼 그리드 어레이(BGA)에 의하여 패키지 상호간을 연결하기 때문에 솔더 볼(22)에 의하여 전자 제품의 슬림화 및 소형화의 요구를 실현할 수 없다.
(특허 문헌 1) KR 공개번호 10-2010-0115268
따라서 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 고용량화 및 초슬림화의 요구를 실현할 수 있도록 하는 DRAM 메모리 반도체 스택 패키지를 제공하는 것이다.
본 발명의 다른 목적은 메모리 반도체 다이가 수직으로 배열되는 반도체 패키지에 있어서 메모리 용량이 증대되더라도 패키지 높이는 최소화되면서 전기적 특성은 그대로 유지될 수 있는 DRAM 메모리 반도체 스택 패키지를 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 반도체 스택 패키지는, 통합 기판, 상기 통합 기판 상에 부착되는 텀 패키지, 상기 바텀 패키지 상에 접합부재를 통해 적층되는 탑 패키지, 상기 바텀 패키지 및 상기 탑 패키지를 전기적으로 연결하는 통합 와이어, 및 상기 통합 와이어를 밀봉하는 통합 보호부재를 포함한다.
본 발명의 다른 특징에 의하면, 본 발명의 반도체 스택 패키지는, 통합 기판, 상기 통합 기판 상에 적층되는 바텀 패키지, 상기 바텀 패키지 상에 접합부재를 통해 적층되는 탑 패키지, 상기 바텀 패키지 및 상기 탑 패키지를 전기적으로 연결하되, 상기 바텀 패키지의 기판과 상기 탑 패키지의 기판을 전기적으로 연결하는 통합 와이어, 상기 통합 와이어를 밀봉하는 통합 보호부재를 포함한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 무리하게 메모리 반도체 다이를 수직 배열하지 않고, 다수의 칩 스택으로 분할하여 패키지화 하기 때문에, 반도체 다이의 수직 적층으로 인하여 발생되는 수율 저하를 원천적으로 방지할 수 있다.
둘째, 복수 메모리 반도체 다이 사이에 각 기판이 중간 중간에 삽입 개재되고, 각 기판의 측면에서 분할 패키지를 전기적으로 연결하는 와이어 본딩 되기 때문에, 도전 와이어의 길이가 원천적으로 짧아지고, 와이어 본딩 공정이 수월해지는 효과가 기대된다.
셋째, 복수 메모리 반도체 다이 사이에 각 기판이 삽입 개재되기 때문에, 고용량 메모리 반도체 다이에서 발생되는 고열을 효과적으로 분산시켜 열 특성이 저하되는 것을 방지하는 효과가 기대된다.
마지막으로, 본 발명의 메모리 패키지는 고용량이 요구되는 웨어러블 디바이스에 적용되는 플랙서블 메모리 패키지에 활용될 가능성이 높다.
도 1은 종래 기술에 의한 16단 멀티 칩 패키지(MCP) 구성을 나타내는 측면도.
도 2는 종래 기술에 의한 BGA 패키지 온 패키지(PoP) 구성을 나타내는 측면도.
도 3, 도 4, 및 도 5는 본 발명에 의한 사이드 패드를 BOC 패키지에 적용한 구성을 각각 나타내는 측면도들.
도 6은 본 발명에 의한 사이드 패드를 BGA 반도체 패키지에 적용한 구성을 나타내는 측면도.
도 7은 본 발명에 의한 연성 4 스택 반도체 패키지의 구성을 나타내는 측면도.
도 8은 본 발명에 이한 DRAM 메모리 반도체 패키지가 적용되는 고밀도 메모리 모듈 구성을 나타내는 평면도.
도 9는 본 발명에 의한 DRAM 메모리 반도체 패키지가 적용되는 전자 회로 기기 구성을 나타내는 블록도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 BGA 반도체 패키지의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
본 발명의 BGA 반도체 스택 패키지는 일례로 16단 칩 스택의 DRAM 메모리 반도체 다이를 4단 칩 스택의 4개 패키지로 나누어 패키징 하고, 이를 다시 통합 기판 상에 패키징 하는 것이다.
이와 같이 고용량 적층 메모리 반도체 다이를 분할하여 패키징 한 상태에서 최종 패키징 하면 고용량 적층에 따른 수율 감소의 문제를 해결하면서 전기적 특성은 그대로 유지할 수 있게 된다.
도 3을 참조하면, 본 발명의 BOC 반도체 스택 패키지(1100)는, 통합 기판(1110), 통합 기판(1110) 상에 부착되는 분할 BOC 바텀 패키지(1200), 바텀 패키지(1200) 상에 접합부재(1120)를 통해 적층되는 분할 BOC 탑 패키지(1300), 바텀 및 탑 패키지(1200, 1300)를 전기적으로 연결하는 통합 와이어(1130), 및 통합 와이어(1130)를 밀봉하는 통합 보호부재(1140)를 포함한다.
BOC 바텀 패키지(1200)는, 중심에 창(1202)을 가지는 바텀 기판(1210), 바텀 기판(1210) 상에 활성면이 마주하도록 접합되고, 제1본딩 패드(1222a)가 창(1202)을 통해 하부로 노출되는 제1칩(1222), 및 비활성면이 제1칩(1222)의 비활성면에 접합되고, 활성면의 일측에 제2본딩 패드(1224a)가 형성되는 제2칩(1224)을 포함한다.
제1본딩 패드(1222a)는 창(1202)을 통해 바텀 기판(1210)의 저면과 와이어 본딩 되고, 제1본딩 패드(1222a) 및 제1본딩 와이어(1222b)는 제1보호부재(1222c)에 의하여 몰딩 된다.
제2본딩 패드(1224a)는 바텀 기판(1210)의 상면과 와이어 본딩 되고, 제2본딩 패드(1224a) 및 제2본딩 와이어(1224b)는 제2보호부재(1224c)에 의하여 몰딩 된다. 바텀 기판(1210)의 저면에는 솔더 볼(1212)이 형성된다.
BOC 탑 패키지(1300)는, 중심에 창(1302)을 가지는 탑 기판(1310), 탑 기판(1310) 상에 활성면이 마주하도록 접합되고, 제1본딩 패드(1322a)가 창(1302)을 통해 하부(도면을 기준으로 하면 상부)로 노출되는 제1칩(1322), 및 비활성면이 제1칩(1322)의 비활성면에 접합되고, 활성면의 일측에 제2본딩 패드(1324a)가 형성되는 제2칩(1324)을 포함한다.
제1본딩 패드(1322a)는 창(1302)을 통해 탑 기판(1310)의 저면과 와이어 본딩 되고, 제1본딩 패드(1322a) 및 제1본딩 와이어(1322b)는 제1보호부재(1322c)에 의하여 몰딩 된다.
제2본딩 패드(1324a)는 탑 기판(1310)의 상면과 와이어 본딩 되고, 제2본딩 패드(1324a) 및 제2본딩 와이어(1324b)는 제2보호부재(1324c)에 의하여 몰딩 된다. 탑 기판(1310)의 저면에는 통합 와이어(1130)가 구비되기 때문에 별도의 솔더 볼이 형성되지 않는다.
무엇보다도, 제2보호부재(1224c) 및 제2보호부재(1324c)에 의하여 커버되지 않은 바텀 기판(1210) 및 탑 기판(1310)의 에지 영역에 사이드 패드(도시되지 않음)가 더 포함됨으로써, 사이드 패드 사이를 통합 와이어(1130)가 연결되어 탑 패키지(1300)와 바텀 패키지(1200)를 전기적으로 연결한다.
한편, 본 발명의 메모리 반도체 스택 패키지는 고용량 고사양이 요구되는 웨어러블 디바이스에 적용되도록, 연성 메모리 패키지를 제공하고자 한다.
일례로, BOC 바텀 패키지(1200)는 연성 반도체 패키지로 구성될 수 있다. 이를 위하여, 바텀 기판(1210)은, 휘어지거나 구부러질 수 있다. 이를 위하여 바텀 기판(1210)은 폴리머 재질로 형성될 수 있다. 가령, 연성 기판은 대표적으로 폴리이미드(PI), 폴리에스터(polyester), 폴리에틸렌 나프탈레이트(PEN), 테플론(Teflon), 폴리에틸렌 테레프탈레이트(PET) 또는 기타 중합체(polymeric)로 형성될 수 있다.
바텀 기판(1210) 상에 형성되는 본딩 패드(1222a)는 연성 재질의 구리(Cu), 티타늄(Ti), 알루미늄(Al) 또는 금속 합금을 포함하여, 휘어지는 도전막을 형성할 수 있다. 이러한 본딩 패드(1222a)는, 리소그래피 공법에 의한 증착 및 식각을 통하여 형성되는 전도성 금속 배선을 포함할 수 있지만, 보다 유연성을 위하여 인쇄 공법에 의한 전도성 잉크를 프린팅 하여 형성되는 전도성 금속 배선을 포함할 수 있다.
메모리 제1칩(1222) 혹은 제2칩(1224)의 소자들은 실리콘 기판 상에 집적되되, 휘어질 수 있도록 실리콘 기판의 두께는 수십 마이크로미터를 넘지 않는 것으로 한다.
한편 제1칩(1222) 혹은 제2칩(1224)을 접합하는 접착부재(도시되지 않음)는 접착력이 우수한 고분자 물질을 포함하여 바텀 기판(1210)이 휘거나 구부러지더라도, 기판(1210)과 칩(1220) 사이에 박리 혹은 분리 현상이 발생하지 않도록 접착력이 강한 물질이 요구된다.
보호부재(1224c)는, 휘어지거나 구부려지는 재질로 형성될 수 있다. 가령, 보호부재(1224c)는, 응력을 제공할 수 있는 물질을 포함하며, 폴리머 재질(polymer)이나 고무 재질(rubber)을 포함할 수 있다. 특히 폴리이미드(poly imide)를 포함할 수 있다.
따라서 BOC 바텀 패키지(1200)를 임의로 휘거나 구부리더라도 유연하고 신축 가능하고, 신축에 따른 응력이 발생하더라도 응력에 따른 손상이 방지되고, 특히 바텀 기판(1210)을 구부리거나 잡아 늘렸을 때, 기판(1210) 상에 형성되는 본딩 패드(1222a)가 절단되거나 기판(1210)으로부터 박리되지 않아, 콘택 패일(contact fail)로 인하 기능 손상을 방지할 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예의 BOC 반도체 스택 패키지(1100)는, 통합 기판(1110), 분할 BOC 제1패키지(1200), 제1패키지(1200) 상에 제1스페이서(1120)를 통해 적층되는 분할 BOC 제2패키지(1300), 제2패키지(1300) 상에 제2스페이서(1120)를 통해 적층되는 분할 BOC 제3패키지(1400), 제1 내지 제3패키지(1200, 1300, 1400)를 전기적으로 연결하는 통합 와이어(1130), 및 통합 와이어(1130)를 밀봉하는 통합 보호부재(1140)를 포함한다.
이때 제1 및 제2스페이서(1120)는 제1패키지(1200)의 보호부재(1224c)와 제2패키지(1300)의 기판(1310) 사이에서 공간을 제공하는 동시에 양 패키지(1200, 1300)를 접합하는 기능을 수행한다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 의한 BOC 반도체 스택 패키지(1100)는, 통합 기판(1110), 분할 BOC 제1패키지(1200), 제1패키지(1200) 상에 접합부재(1120)를 통해 일부만 오버랩되어 계단 타입으로 적층되는 분할 BOC 제2패키지(1300), 제2패키지(1300) 상에 접합부재(1120)를 통해 일부만 오버랩되어 적층되는 분할 BOC 제3패키지(1400), 제1 내지 제3패키지(1200, 1300, 1400)를 전기적으로 연결하는 통합 와이어(1130), 및 통합 와이어(1130)를 밀봉하는 통합 보호부재(1140)를 포함한다.
전자제품의 소형화 및 경량화 경향에 따라 패키지의 사이즈가 점차 줄어들고 있다. 이러한 고집적 및 고성능 패키지 개발 노력에 의하여, 패키지의 외부 전기 접속 수단을 격자 배열(grid array) 방식으로 한 볼 그리드 어레이(Ball Grid Array: BGA) 패키지가 소개되고 있다.
그러나 전술한 바와 같이 BGA 반도체 패키지는 반도체 칩의 입출력 핀 수 증가에 적절하게 대응하고, 전기 접속부의 유도 성분을 줄이면서 패키지 크기를 반도체 칩 수준의 크기로 줄일 수 있다는 장점을 지닌 반면, 표면 실장형 반도체 패키지(Surface Mounting Technology) 방식으로 솔더 볼을 매개로 PCB에 실장되는 경우, 솔더 양이 균일하지 않아 콘택 패일(contact fail)이 발생하는 경우가 있다. 특히 솔더 양이 지나치면 솔더링 과정에서 이웃하는 솔더 볼 간에 단락이 발행하는 경우가 있다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 BGA 반도체 스택 패키지(2100)는, 통합 기판(2110), 통합 기판(2110) 상에 적층되는 BGA 바텀 패키지(2220), 바텀 패키지(2220) 상에 접합부재(2120)를 통해 적층되는 BGA 탑 패키지(2230), BGA 바텀 및 탑 패키지(2220, 2230)를 전기적으로 연결하는 통합 와이어(2130), 및 통합 와이어(2130)를 밀봉하는 통합 보호부재(2140)를 포함한다.
BGA 바텀 패키지(2220)는, 바텀 기판(2210), 바텀 기판(2210) 상에 다수의 칩(2222, 2224, 2226, 2228)으로 구성되고, 각 메모리 반도체 칩들(2222, 2224, 2226, 2228)은 내부에 형성되는 집적 회로(도시되지 않음), 상기 집적 회로와 전기적으로 연결되는 다수의 칩 패드(2222a, 2224a, 2226a) 및, 다수의 칩 패드(2222a, 2224a, 2226a)를 전기적으로 연결하는 다수의 관통 전극(도시되지 않음)을 포함한다. 다수의 칩(2222, 2224, 2226, 2228)은 접착부재(2222b, 2224b, 2226b)를 통하여 적층될 수 있다.
다수의 칩(2222, 2224, 2226, 2228)은 메모리 반도체 칩을 포함할 수 있다. 메모리 반도체 칩은 비휘발성 메모리, 수시로 접근 가능한 휘발성 메모리를 포함할 수 있다. 가령, 플래시 메모리 칩, DRAM 칩, PRAM 칩 또는 이들의 조합을 포함할 수 있다.
바텀 기판(2210)의 저면에는 솔더 볼(2212)이 형성되고, 바텀 기판(2210)의 상면에는 다수의 칩(2222, 2224, 2226, 2228)을 커버하는 보호부재(2214)가 형성된다.
BGA 탑 패키지(2230)는, 탑 기판(2310), 탑 기판(2310) 상에 다수의 칩(2322, 2324, 2326, 2328)으로 구성되고, 각 메모리 반도체 칩들(2322, 2324, 2326, 2328)은 내부에 형성되는 집적 회로(도시되지 않음), 상기 집적 회로와 전기적으로 연결되는 다수의 칩 패드(2322a, 2324a, 2326a) 및, 다수의 칩 패드(2322a, 2324a, 2326a)를 전기적으로 연결하는 다수의 관통 전극(도시되지 않음)을 포함한다. 다수의 칩(2322, 2324, 2326, 2328)은 접착부재(2322b, 2324b, 2326b)를 통하여 적층될 수 있다.
다수의 칩(2322, 2324, 2326, 2328)은 마찬가지로 휘발성 혹은 비휘발성 메모리를 포함하는 메모리 반도체 칩을 포함할 수 있다.
탑 기판(2310)의 상면에는 다수의 칩(2322, 2324, 2326, 2328)을 커버하는 보호부재(2314)가 형성되지만, 탑 기판(2310)의 저면에는 솔더 볼이 형성되지 않고 생략된다.
특히, 보호부재(2214)에 의하여 커버되지 않는 바텀 기판(2210) 및 보호부재(2314)에 의하여 커버되지 않은 탑 기판(2310)의 에지 영역에 사이드 패드(2310d, 2210e)가 더 포함됨으로써, 사이드 패드(2310d, 2210e) 사이를 통합 와이어(2130)가 연결되어 탑 패키지(2230)와 바텀 패키지(2220)를 전기적으로 연결한다.
가령, 탑 기판(2310)은, 베어 기판(2310a), 베어 기판(2310a)의 상면에 노출되는 접속 패드(2310b), 베어 기판(2310a)의 내부에서 접속 패드(2310b)를 전기적으로 연결하는 재배선 패턴(2310c), 재배선 패턴(2310c)을 통하여 접속 패드(2310b)와 연결되는 사이드 패드(2310d), 및 접속 패드(2310b)를 노출시키고 재배선 패턴(2310c)을 보호하기 위하여 베어 기판(2310a)에 도포되는 페시베이션을 포함할 수 있다.
베어 기판(2310a)은 실리콘 기판, 유리 기판 혹은 사파이어 기판을 포함할 수 있다. 무엇보다도 가요성 기판을 포함할 수 있다.
가령, 바텀 기판(2210)은 베어 기판(2210a), 베어 기판(2210a)의 상면에 노출되는 상부 접속 패드(2210b), 베어 기판(2210a)의 저면에 노출되는 하부 접속 패드(2210c), 베어 기판(2210a)의 내부에서 상하부 접속 패드(2210b, 2210c)를 전기적으로 연결하는 재배선 패턴(2210d), 재배선 패턴(2210d)을 통하여 상하부 접속 패드(2210b, 2210c)와 연결되는 사이드 패드(2210e), 상하부 접속 패드(2210b, 2210c)를 노출시키고 재배선 패턴(2210d)을 보호하기 위하여 베어 기판(2210a)에 도포되는 페시베이션(도시되지 않음)을 포함할 수 있다.
한편, 도 7에는 고밀도 메모리 모듈을 구성하기 위한 본 발명에 의한 4 스택 반도체 패키지의 구성이 도시되어 있다. 해당 반도체 스택 패키지는 연성 패키지로 구성될 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 의한 반도체 4스택 패키지(2100)는, 통합 기판(2110), 통합 기판(2110) 상에 적층되는 BGA 제1패키지(2200), 제1패키지(2200) 상에 접합부재(2120)를 통해 적층되는 BGA 제2패키지(2300), 제2패키지(2300) 상에 접합부재(2122)를 통해 적층되는 BGA 제3패키지(2400), 제3패키지(2400) 상에 접합부재(2124)를 통해 적층되는 BGA 제4패키지(2500), 제1 및 제2패키지(2200, 2300)를 전기적으로 연결하는 통합 와이어(2130), 제2 및 제3패키지(2300, 2400)를 전기적으로 연결하는 통합 와이어(2132), 제3 및 제4패키지(2400, 2500)를 전기적으로 연결하는 통합 와이어(2134), 및 통합 와이어(2130, 2140, 2150)를 밀봉하는 통합 보호부재(2140)를 포함한다.
도 8은 본 발명의 일 실시예에 의한 DRAM 메모리 패키지를 포함하는 고밀도 메모리 모듈의 구성을 개략적으로 도시한 평면도이다.
도 8을 참조하면, 본 발명의 고밀도 메모리 모듈(400)은 모듈 기판(410), 모듈 기판(410) 상에 실장되는 다수의 DRAM 메모리 패키지(420), 모듈 기판(410)의 일측에 일정한 간격으로 배열되고 DRAM 메모리 패키지(420)를 전기적으로 연결하는 다수의 접촉 단자(430)를 포함한다.
모듈 기판(410)은 PCB 기판을 포함할 수 있다. 특히 연성 PCB를 포함할 수 있다. 모듈 기판(410)은 양면 모두 사용가능하다. 도면에는 8개의 상기 DRAM 메모리 패키지(420)를 예시하고 있으나, 여기에 제한되지 않는다. 또한 모듈 기판(410)에는 DRAM 메모리 패키지(420)를 제어하는 반도체 패키지가 더 포함될 수 있다.
DRAM 메모리 패키지(420)는 본 발명에 의한 DRAM 메모리 반도체 패키지(1100), 또는 바텀 패키지(1200)나 탑 패키지(1200, 1300)를 적어도 하나 이상 포함할 수 있다.
접촉 단자(430)는 데이터 입출력을 위하여 도전성 금속을 포함할 수 있다. 접촉 단자(430)는 고밀도 메모리 모듈(400)의 표준 규격에 따라 다양하게 설정될 수 있다.
도 9는 본 발명의 일 실시예에 의한 DRAM 고밀도 메모리 모듈을 포함하는 전자 회로 기기를 개략적으로 도시한 블록 다이어그램이다.
도 9를 참조하면, 본 발명의 일 실시예에 의한 전자 회로 기기(500)는 회로 기판(510) 상에 배치된 마이크로프로세서(520), 마이크로프로세서(520)와 통신하는 주 기억 회로(530) 및 부 기억 회로(540), 마이크로프로세서(520)로 명령을 보내는 입력 신호 처리 회로(550), 마이크로프로세서(520)로부터 명령을 받는 출력 신호 처리 회로(560) 및 다른 회로 기판들과 전기 신호를 주고받는 통신 신호 처리 회로(570)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
마이크로프로세서(520)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 전자 회로 기기(500)의 다른 구성 요소들을 제어할 수 있다. 마이크로프로세서(520)는 예를 들어, 중앙처리장치(CPU: central processing unit), 및/또는 주 제어장치(MCU: main control unit) 등으로 이해될 수 있다.
주 기억 회로(530)는 마이크로프로세서(520)가 항상 또는 빈번하게 필요로 하는 데이터를 임시로 저장할 수 있다. 주 기억 회로(520)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 주 기억 회로(520)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM, DRAM, RRAM 및 그 응용 반도체 메모리들, 기타 반도체 메모리로 구성될 수 있다. 본 실시예에서, 주 기억 회로(530)는 본 발명에 의한 DRAM 메모리 반도체 패키지(1100), 또는 바텀 패키지(1200)나 탑 패키지(1200, 1300)를 적어도 하나 이상 포함할 수 있다.
부 기억 회로(540)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 부 기억 회로(540)는 본 발명에 의한 DRAM 메모리 반도체 패키지(1100), 또는 바텀 패키지(1200)나 탑 패키지(1200, 1300)를 적어도 하나 이상 포함할 수 있다.
입력 신호 처리 회로(550)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 마이크로프로세서(520)로 전달할 수 있다. 입력 신호 처리 회로(550)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 등을 포함할 수 있다. 입력 신호 처리 회로(550)는 본 발명에 의한 DRAM 메모리 반도체 패키지(1100), 또는 바텀 패키지(1200)나 탑 패키지(1200, 1300)를 적어도 하나 이상 포함할 수 있다.
출력 신호 처리 회로(560)는 마이크로프로세서(520)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(560)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(560)는 본 발명에 의한 DRAM 메모리 반도체 패키지(1100), 또는 바텀 패키지(1200)나 탑 패키지(1200, 1300)를 적어도 하나 이상 포함할 수 있다.
통신 회로(570)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(550) 또는 출력 신호 처리 회로(560)를 통하지 않고 직접적으로 주고받기 위한 구성 요소이다. 예를 들어, 통신 회로(570)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 통신 회로(570)는 본 발명에 의한 DRAM 메모리 반도체 패키지(1100), 또는 바텀 패키지(1200)나 탑 패키지(1200, 1300)를 적어도 하나 이상 포함할 수 있다.
이상에서 살펴본 바와 같이, 종래는 반도체 다이를 개별적으로 패키징 하고 테스트가 완료된 반도체 다이가 상하로 적층되는 POP(package on package) 패키지를 통하여 고용량 메모리를 구현하고 있으나, 적층 다이 수가 증가함에 따라 수율이 이와 비례하여 증가하기 때문에, 본 발명의 BGA 반도체 패키지는 4단 혹은 8단 칩 스택으로 분할 패키징 하고, 각 칩 스택은 기판 측면의 사이드 패드를 이용하여 와이어 본딩하는 방법으로 이를 다시 통합하여 16단 고용량 메모리를 실현하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
100: 반도체 패키지 110: 통합 기판
120: 접합부재 130: 통합 와이어
140: 통합 보호부재 200: 바텀 칩 스택
210: 바텀 기판 212: 기판 패드
214: 사이드 패드 220: 메모리 반도체 다이
230: 바텀 보호부재 300: 탑 칩 스택

Claims (8)

  1. 통합 기판;
    상기 통합 기판 상에 부착되는 바텀 패키지;
    상기 바텀 패키지 상에 접합부재를 통해 적층되는 탑 패키지;
    상기 바텀 패키지 및 상기 탑 패키지를 전기적으로 연결하는 통합 와이어;
    상기 바텀 패키지와 상기 통합 기판을 연결하는 솔더 볼; 및
    상기 통합 와이어를 밀봉하는 통합 보호부재를 포함하고,
    상기 바텀 패키지는,
    중심에 창을 가지는 바텀 기판;
    상기 바텀 기판 상에 활성면이 마주하도록 접합되고, 제1본딩 패드가 상기 창을 통해 하부로 노출되는 제1칩;
    비활성면이 상기 제1칩의 비활성면에 접합되고, 활성면의 일측에 제2본딩 패드가 형성되는 제2칩;
    상기 창을 통해 상기 제1본딩 패드가 상기 바텀 기판의 저면과 와이어 본딩되는 제1본딩 와이어;
    상기 제1본딩 와이어를 커버하는 제1보호부재;
    상기 제2본딩 패드가 상기 바텀 기판의 상면과 와이어 본딩되는 제2본딩 와이어; 및
    상기 제2본딩 와이어를 커버하는 제2보호부재를 포함하며,
    상기 바텀 기판은 상기 제2보호부재에 의하여 커버되지 않는 에지 영역에 사이드 패드를 더 포함하고, 상기 사이드 패드는 상기 통합 와이어와 연결되며,
    상기 사이드 패드를 BOC 패키지에 적용함으로써, 상기 BOC 패키지는 2단 이상 칩 스택으로 분할 패키징 하고, 상기 각 칩 스택은 상기 사이드 패드를 이용하여 와이어 본딩하는 방법으로 이를 다시 통합하여 4단 이상 고용량 메모리를 실현하는 것을 특징으로 하는 반도체 스택 패키지.
  2. 삭제
  3. 삭제
  4. 통합 기판;
    상기 통합 기판 상에 적층되는 바텀 패키지;
    상기 바텀 패키지 상에 접합부재를 통해 적층되는 탑 패키지;
    상기 바텀 패키지 및 상기 탑 패키지를 전기적으로 연결하되, 상기 바텀 패키지의 기판과 상기 탑 패키지의 기판을 전기적으로 연결하는 통합 와이어;
    상기 바텀 패키지와 상기 통합 기판을 연결하는 솔더 볼; 및
    상기 통합 와이어를 밀봉하는 통합 보호부재를 포함하고,
    상기 탑 패키지는,
    탑 기판,
    상기 탑 기판 상에 적층되는 다수 칩;
    상기 칩 내부의 집적 회로를 전기적으로 연결하는 칩 패드;
    상기 칩 패드를 전기적으로 연결하는 관통 전극;
    상기 칩을 고정하는 접착부재;
    상기 칩을 커버하는 보호부재를 포함하며,
    상기 탑 기판은,
    베어 기판;
    상기 베어 기판의 상면에 노출되는 접속 패드;
    상기 베어 기판의 내부에서 상기 접속 패드를 전기적으로 연결하는 재배선 패턴;
    상기 재배선 패턴을 통하여 상기 접속 패드와 연결되는 사이드 패드;
    상기 접속 패드를 노출시키고 상기 재배선 패턴을 보호하기 위하여 상기 베어 기판에 도포되는 페시베이션을 포함하며,
    상기 사이드 패드는 상기 베어 기판의 에지에서 상기 보호부재에 의하여 커버되지 않고, 상기 통합 와이어와 전기적으로 연결되며,
    상기 사이드 패드를 BGA 패키지에 적용함으로써, 상기 BGA 패키지는 2단 이상 칩 스택으로 분할 패키징 하고, 상기 각 칩 스택은 상기 사이드 패드를 이용하여 와이어 본딩하는 방법으로 이를 다시 통합하여 4단 이상 고용량 메모리를 실현하는 것을 특징으로 하는 반도체 스택 패키지.
  5. 삭제
  6. 삭제
  7. 모듈 기판;
    상기 모듈 기판 상에 실장되는 다수의 DRAM 메모리 패키지;
    상기 모듈 기판의 일측에 일정한 간격으로 배열되고 상기 DRAM 메모리 패키지를 전기적으로 연결하는 다수의 접촉 단자를 포함하고,
    상기 DRAM 메모리 패키지는,
    통합 기판;
    상기 통합 기판 상에 적층되되, 바텀 기판의 에지가 바텀 보호부재에 의하여 커버되지 않고 노출되는 바텀 패키지;
    상기 바텀 패키지 상에 접합부재를 통해 적층되되, 탑 기판의 에지가 탑 보호부재에 의하여 커버되지 않고 노출되는 탑 패키지;
    상기 바텀 패키지 및 상기 탑 패키지를 전기적으로 연결하되, 노출된 상기 바텀 기판의 에지와 상기 탑 기판의 에지를 전기적으로 연결하는 통합 와이어;
    상기 바텀 패키지와 상기 통합 기판을 연결하는 솔더 볼; 및
    상기 통합 와이어를 밀봉하는 통합 보호부재를 포함하고,
    상기 사이드 패드를 DRAM 메모리 패키지에 적용함으로써, 상기 DRAM 메모리 패키지는 2단 이상 칩 스택으로 분할 패키징 하고, 상기 각 칩 스택은 상기 사이드 패드를 이용하여 와이어 본딩하는 방법으로 이를 다시 통합하여 4단 이상 고용량 메모리를 실현하는 것을 특징으로 하는 고밀도 메모리 모듈.
  8. 삭제
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041674A1 (zh) * 2017-08-31 2019-03-07 深圳市江波龙电子有限公司 移动终端及其芯片封装结构
KR102257072B1 (ko) 2020-01-31 2021-05-27 주식회사 포스텔 반도체 패키지 안착용 스택보드 및 스택보드의 가공방법
CN114582811A (zh) * 2022-01-28 2022-06-03 西安电子科技大学 一种存储器集成微系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100115268A (ko) 2009-04-18 2010-10-27 주식회사 바른전자 솔리드 스테이트 드라이브
KR101081140B1 (ko) * 2005-06-20 2011-11-07 스태츠 칩팩, 엘티디. 적층 칩 스케일 패키지를 구비한 모듈 및 그 제작 방법
KR20120006352A (ko) * 2010-07-12 2012-01-18 삼성전자주식회사 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법
KR20140110052A (ko) * 2012-01-09 2014-09-16 인벤사스 코포레이션 적층가능 마이크로전자 패키지 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101081140B1 (ko) * 2005-06-20 2011-11-07 스태츠 칩팩, 엘티디. 적층 칩 스케일 패키지를 구비한 모듈 및 그 제작 방법
KR20100115268A (ko) 2009-04-18 2010-10-27 주식회사 바른전자 솔리드 스테이트 드라이브
KR20120006352A (ko) * 2010-07-12 2012-01-18 삼성전자주식회사 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법
KR20140110052A (ko) * 2012-01-09 2014-09-16 인벤사스 코포레이션 적층가능 마이크로전자 패키지 구조

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041674A1 (zh) * 2017-08-31 2019-03-07 深圳市江波龙电子有限公司 移动终端及其芯片封装结构
KR102257072B1 (ko) 2020-01-31 2021-05-27 주식회사 포스텔 반도체 패키지 안착용 스택보드 및 스택보드의 가공방법
CN114582811A (zh) * 2022-01-28 2022-06-03 西安电子科技大学 一种存储器集成微系统

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