CN114879021A - 可调节压降的测试芯片和芯片测试方法 - Google Patents

Abstract

本申请实施例提出一种可调节压降的测试芯片和芯片测试方法，所述测试芯片包括：串联连接的第一电压端、待测模块和第二电压端；所述测试芯片还包括n个开关单元组，所述n个开关单元组并联连接于所述第一电压端和所述待测模块之间；所述测试芯片还包括控制模块，所述控制模块包括n个信号输出端，第i个所述信号输出端电连接于第i个所述开关单元组的控制端，i的取值为1、2、…、n。通过将所述待测模块对应的开关单元分为n个开关单元组，由控制模块单独对每个开关单元组进行导通和截止的控制，可方便、快速调整待测模块的压降程度，模拟出芯片在高功耗状态下压降较大的场景，为压降解决方案的测试提供可靠的测试前提。

Description

可调节压降的测试芯片和芯片测试方法

【技术领域】

本申请实施例涉及芯片测试技术领域，尤其涉及一种可调节压降的测试芯片和芯片测试方法。

【背景技术】

数字集成电路芯片正常工作时，电流经过整个系统的电源分配网络(PDN)到达芯片，由于电源分配网络存在阻抗，导致芯片内部电压低于或高于供电电压，这种现象称之为芯片压降(IR Drop)。

常见高性能芯片都会使用先进工艺进行生产，更先进的工艺意味着更高的功耗密度和更大的IR drop风险。IR drop问题对先进工艺芯片设计非常挑战，常导致高性能芯片量产后难以达到设计规格，需要额外加压。

为解决芯片IR drop问题，需要尝试一些先进的片内IR drop解决方案。为了验证片内IR drop解决方案的工艺性能或者方案可行性，往往是设计一款尺寸小、模块少、功能简单的测试芯片，但这类测试芯片由于结构简单无法模拟出高性能芯片上IR drop较大的场景，最终导致片上IR drop解决方案的实施效果无法被测试。

因此，提供一种测试芯片能够模拟出芯片在高功耗状态下IR drop较大的场景，为芯片IR drop解决方案的测试提供真实IR drop环境，是本领域技术人员亟需解决的问题。

【发明内容】

本申请实施例提供了一种可调节压降的测试芯片，能够模拟出芯片在高功耗状态下IR drop较大的场景，为压降解决方案的测试提供可靠的测试前提。

第一方面，本申请提供一种可调节压降的测试芯片，包括：串联连接的第一电压端、待测模块和第二电压端；所述测试芯片还包括n个开关单元组，所述n个开关单元组并联连接于所述第一电压端和所述待测模块之间，每个所述开关单元组包括至少1个开关单元，n为大于1的正整数；所述测试芯片还包括控制模块，所述控制模块包括n个信号输出端，第i个所述信号输出端电连接于第i个所述开关单元组的控制端，i的取值为1、2、…、n。

第一方面的有益效果，通过将待测模块对应的开关单元分为n个开关单元组，由控制模块对每个开关单元组进行导通和截止的控制，可方便、快速调整待测模块的压降程度，模拟出芯片在高功耗状态下IR drop较大的场景，为压降解决方案的测试提供可靠的测试前提。

在一种可能的实现方式中，每个所述开关单元组包括多个相互并联的所述开关单元，每个所述开关单元的控制端电连接于其所属开关单元组的控制端。

在一种可能的实现方式中，所述n个开关单元组中的所述开关单元排列形成等行距的x行开关单元，所述n个开关单元组包括第一开关单元组，所述第一开关单元组包括所述x行开关单元中的a行开关单元，所述a行开关单元中任意相邻两行开关单元之间包括相同行数的其他组开关单元，a和x均为大于1的正整数且a＜x。

在一种可能的实现方式中，所述n个开关单元组包括第二开关单元组，所述第二开关单元组在所述a行开关单元的任意相邻两行开关单元之间包括b行开关单元，且所述b行开关单元中任意相邻两行开关单元之间按照相同的行数间隔均匀设置，b为大于1的正整数且b＜x。

在一种可能的实现方式中，所述n个开关单元组包括第三开关单元组，所述第三开关单元组在所述a行开关单元的任意相邻两行开关单元之间包括c行开关单元，且所述b行开关单元和所述c行开关单元在所述a行开关单元的任意相邻两行开关单元之间交替设置，c为大于1的正整数且c＜x。

在一种可能的实现方式中，所述n个开关单元组包括第四开关单元组、第五开关单元组和第六开关单元组，任意相邻的所述第四开关单元组中的d个开关单元、第五开关单元组中的e个开关单元和第六开关单元组中的f个开关单元排列形成第一图形，所述第四开关单元组中的d个开关单元、所述第五开关单元组中的e个开关单元、以及所述第六开关单元组中的f个开关单元均相对于所述第一图形中心对称，其中d、e、f均为大于或者等于1的正整数。

在一种可能的实现方式中，所述任意相邻的所述第四开关单元组中的四个开关单元、所述第五开关单元组中的四个开关单元和所述第六开关单元组中的一个开关单元排列形成近似菱形图形，其中所述第四开关单元组中的四个开关单元设置在所述菱形图形的四个角，所述第五开关单元组中的四个开关单元设置在所述菱形图形的每条边中心，所述第六开关单元组中的一个开关单元设置在所述菱形图形的中心。

在一种可能的实现方式中，n≥3。

在一种可能的实现方式中，所述第一电压端为电源端，所述第二电压端为接地端，当所述n个开关单元组并联连接于所述电源端和所述待测模块之间，所述开关单元为P型金属氧化物半导体场效应管。

在一种可能的实现方式中，所述第一电压端为接地端，所述第二电压端为电源端，当所述n个开关单元组并联连接于所述待测模块和所述接地端之间，所述开关单元为N型金属氧化物半导体场效应管。

第二方面，本申请提供一种芯片测试方法，应用于前述的测试芯片，包括：所述控制模块调整所述n个开关单元组的工作状态，以调整所述待测模块的压降；在所述工作状态下对所述待测模块进行测试并记录测试结果。

在一种可能的实现方式中，所述控制模块调整所述n个开关单元组的工作状态，包括：所述控制模块通过所述n个信号输出端输出遍历所述n个开关单元组工作状态的控制信号组合。

应当理解的是，本申请实施例的第二方面与本申请实施例的第一方面的技术方案一致，各方面及对应的可行实施方式所取得的有益效果相似，不再赘述。

【附图说明】

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的一种可调节压降的测试芯片的结构示意图；

图2为本申请实施例提供的另一种可调节压降的测试芯片的结构示意图；

图3为本申请实施例提供的又一种可调节压降的测试芯片的结构示意图；

图4为本申请实施例提供的一种开关单元组的结构示意图；

图5为本申请实施例提供的一种CPU的测试芯片的结构示意图；

图6为本申请实施例提供的一种测试芯片的开关单元位置示意图；

图7为本申请实施例提供的另一种测试芯片的开关单元位置示意图；

图8为本申请实施例提供的一种芯片测试方法的流程示意图。

【具体实施方式】

为了更好的理解本说明书的技术方案，下面结合附图对本申请实施例进行详细描述。

应当明确，所描述的实施例仅仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本说明书保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本说明书。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

为便于本领域技术人员对本申请的技术方案进行理解，下面对本申请所涉及的技术术语进行说明。

(1)IR Drop:压降；

(2)PDN(Power Delivery Network):电源分配网络；

(3)PSW(Power Switch):电源开关；

(4)PMIC(Power Management IC):电源管理芯片；

(5)PCB(Printed Circuit Board):印制电路板。

高集成度的电路系统的供电系统一般包括电源管理芯片(PMIC)，印制电路板(PCB)上的电源网络以及芯片内部的电源网络，以上三个部分即成为电源分配网络(PDN)。芯片上往往集成了多种不同功能的模块，每个模块的供电网络相互独立，由多层金属及通孔连接成立体网格状，以达到为芯片最底层的标准单元均匀供电的目的。某些不需要常开的，且其外部电源又无法下电的模块，必配有片上电源开关。片上电源开关位于常开电源网络与虚拟电源网络之间，该模块实际由虚拟电源网络供电。这些片上电源开关数量众多，尺寸很小，均匀分布在模块内，并由同一信号控制，以导通或者截止该模块的供电。每个片上电源开关都由少量控制电路和许多并联PMOS管或NMOS管构成，可等效为具有一定导通电阻的开关。

从芯片角度，高性能芯片[CPU/GPU/AI/5G]一般需要使用先进制造工艺生产，高性能和先进工艺都会导致芯片单位面积功率密度上升，IR drop恶化，需要采用各种技术方案降低IR drop，以保证芯片良率。

现有相关技术中，为了解决芯片IR drop问题，需要尝试一些先进的片内IR drop解决方案，为了验证新工艺性能或者新方案可行性，出于成本考虑，往往是设计一款尺寸小、模块少、功能简单的测试芯片。但这类测试芯片由于结构简单无法加载操作系统，无法运行高功耗的测试程序，或测试芯片本身频率较低，IR drop天生较好，无法模拟出高性能芯片上IR drop较大的场景，最终导致片上IR drop解决方案的实施效果无法被测试。

此外，为了对芯片上IR drop解决方案进行测试，采用改变电路系统电压、电源分配网络阻抗或调整芯片的工作模式、频率等方式也可以引起芯片IR drop变化。但这会引起非目标模块的工作状态变化、电源分配网络的阻抗变化，使得芯片IR drop的变化难以量化，并且还存在操作难度大、花费时间长、对测试不友好等问题。

基于以上问题，本申请实施例提供一种可调节压降的测试芯片，可以对测试芯片内具有片上电源开关即开关单元的指定模块进行IR drop调节，且不影响芯片上其他模块的工作状态，进而可以方便的对芯片IR drop解决方案进行测试。

图1为本申请实施例提供的一种可调节压降的测试芯片的结构示意图，如图1所示，本申请实施例提供的测试芯片可以包括：串联连接的第一电压端、待测模块和第二电压端；测试芯片还包括n个开关单元组，n个开关单元组并联连接于第一电压端和待测模块之间，每个开关单元组包括至少1个开关单元，n为大于1的正整数；测试芯片还包括控制模块，控制模块包括n个信号输出端，第i个信号输出端电连接于第i个开关单元组的控制端，i的取值为1、2、…、n。

需要说明的是，在设计出一款芯片后，为了对芯片上的功能模块进行测试，可以设计具有实验性质的测试芯片，测试芯片是对芯片进行改进后得到的芯片。本申请实施例提供的测试芯片可应用于芯片内的待测模块带有片上电源开关(power switch)结构的芯片，即待测模块对应有多个开关单元。在未对芯片进行改造前，第一电压端与待测模块之间并联有多个开关单元，多个开关单元由同一信号控制，以导通或者截止待测模块的供电，本申请实施例在对芯片进行改造后生成测试芯片，将多个开关单元分为n个开关单元组，每个开关单元组包括至少1个开关单元，测试芯片还包括控制模块，控制模块包括n个信号输出端，第i个信号输出端与第i组开关单元组的控制端电连接，控制模块能够输出控制信号到每个开关单元组以控制每个开关单元组导通或者截止，从而使n个开关单元组能够全部截止、部分导通或者全部导通。

其中，第一电压端和第二电压端之间具有电压差，用于为待测模块提供工作电压，待测模块是指在压降改变后需要检测的功能模块。n个开关单元组的n的取值是根据测试需求或者测试精度设置的，n为大于1的正整数，测试精度越高，n的取值可以越大。每个开关单元组中包括的开关单元数量可以相等也可以不相等，实际设置时可以根据测试需求设置。由于开关单元等效为具有一定导通电阻的开关，那么当打开不同数量的开关单元组数时，对于待测模块来说压降是不一样的，当导通的开关单元组数越少，芯片上的IR drop越大。例如，当开关单元分为3个开关单元组时，开1个开关单元组时的压降＞开2个开关单元组时的压降＞开3个开关单元组时的压降。控制模块可以为芯片内本身具有的控制模块，为了对n个开关单元组进行控制，可以将控制模块进行改造使其增加为n个信号输出端，以控制n个对应的开关单元组，n个信号输出端与n个开关单元组的控制端可以依次电路连接。如图1中所示，控制模块通过控制信号1、控制信号2、控制信号3、……控制信号n可控制对应的开关单元组1、开关单元组2、开关单元组3、……开关单元组n的导通和截止，为待测模块提供不同强度的供电。导通的开关组数越少，芯片上IR drop越大。

本申请实施例通过对芯片内待测模块的开关单元进行分组得到n个开关单元组，并由控制模块为每个开关单元组提供控制信号，以实现单独控制每个开关单元组导通或者截止，可方便、快速调整待测模块的IR drop程度，模拟待测模块在各种功耗负载下的IRdrop变化情况，为IR drop解决方案的测试提供可靠的测试前提。

现有技术在对IR drop解决方案进行验证时，会设计尺寸小、模块少、功能简单的测试芯片用于验证，但这种测试芯片由于结构简单不能模拟出芯片上IR drop较大的场景。本申请实施例提供的测试芯片，利用芯片上待测模块本身对应的多个片上的开关单元，将开关单元根据所需测试精度分为n个开关单元组，且每个开关单元组由控制模块输出的一路控制信号单独控制导通或者截止，实现了控制任意组数的开关单元导通或者截止。由于开关单元是具有导通电阻的开关，电压U＝IR，并联的电阻越少总电阻值越大，因此在输入电流一定的情况下，导通的开关单元越少，导通电阻就越大，开关单元导致的压降就会越大，于是就模拟出了芯片上IR drop较大的场景，另外通过调整开关单元组的导通组数，也可以调整压降，因此本申请的实施例实现了方便、快速控制待测模块的IR drop程度，模拟测试模块在各种功耗负载下的IR drop变化情况，包括IR drop较大的场景，为IR drop解决方案的测试提供了可靠的测试前提。

在一些实施例中，n的取值可以大于或者等于3，以形成三个层次以上的IR drop变化情况，能够对待测模块进行高精度的测试。

在一些实施例中，第一电压端可以为电源端，第二电压端可以为接地端，当n个开关单元组并联连接于电源端和待测模块之间，开关单元可以为P型金属氧化物半导体场效应管。

图2为本申请实施例提供的另一种可调节压降的测试芯片的结构示意图。如图2所示，第一电压端为电源端VDD，第二电压端为接地端GND，VVDD表示虚拟电源，Pwr_ctrl为控制模块，开关单元为P型金属氧化物半导体场效应管即PMOS管，g[1]、g[2]和g[3]分别为第一开关单元组、第二开关单元组和第三开关单元组，其中第一开关单元组、第二开关单元组和第三开关单元组均为PMOS管组成的开关单元组，控制模块的三个信号输出端分别与三个PMOS开关单元组的控制端一一连接，控制模块的三个信号输出端分别输出第一控制信号ctrl[1]，第二控制信号ctrl[2]和第三控制信号ctrl[3]，待测模块为数字逻辑电路DLC(digital logic circuit)。

当控制模块输出的第一控制信号ctrl[1]为低电压时，第一组PMOS开关单元组导通，当控制模块输出的第一控制信号ctrl[1]为高电压时，第一组PMOS开关单元组截止，第二组PMOS开关单元组和第三组PMOS开关单元组的导通和截止方式与第一组PMOS开关单元组相同。因此，控制模块可以通过输出不同的ctrl[1]、ctrl[2]和ctrl[3]信号，以控制第一组PMOS开关单元组、第二组PMOS开关单元组和第三组PMOS开关单元组全部截止，导通一个组、导通二个组或者全部导通，以产生不同的压降。

在一些实施例中，第一电压端可以为接地端，第二电压端可以为电源端，当n个开关单元组并联连接于待测模块和接地端之间，开关单元可以为N型金属氧化物半导体场效应管。

图3为本申请实施例提供的又一种可调节压降的测试芯片的结构示意图。如图3所示，第一电压端为接地端GND，第二电压端为电源端VDD，VGND表示虚拟地，Pwr_ctr l为控制模块，开关单元为N型金属氧化物半导体场效应管即NMOS管，g[1]、g[2]和g[3]分别为第一开关单元组、第二开关单元组和第三开关单元组，其中第一开关单元组、第二开关单元组和第三开关单元组均为NMOS管组成的开关单元组，控制模块的三个信号输出端分别与三个NMOS开关单元组的控制端一一连接，控制模块的三个信号输出端分别输出第一控制信号ctrl[1]、第二控制信号ctrl[2]和第三控制信号ctrl[3]，待测模块为数字逻辑电路DLC。

当控制模块输出的第一控制信号ctrl[1]为高电压时，第一组NMOS开关单元组导通，当控制模块输出的第一控制信号ctrl[1]为低电压时，第一组NMOS开关单元组截止，第二组NMOS开关单元组和第三组NMOS开关单元组的导通和截止方式与第一组NMOS开关单元组相同。因此，控制模块可以通过输出不同的ctrl[1]、ctrl[2]和ctrl[3]信号，以控制第一组NMOS开关单元组、第二组NMOS开关单元组和第三组NMOS开关单元组全部截止，导通一个组、导通二个组或者全部导通，以产生不同的压降。

在一些实施例中，每个开关单元组可以包括多个相互并联的开关单元，每个开关单元的控制端电连接于其所属开关单元组的控制端。

图4为本申请实施例提供的一种开关单元组的结构示意图，如图4所示，以第一开关单元组为例，第一开关单元组包括x个开关单元，x为大于1的正整数，每个开关单元之间并联连接，且每个开关单元的第一端均连接于第一电压端，每个开关单元的第二端均连接于待测模块，每个开关单元的控制端串联连接到开关单元组的控制端。

如图4中所示，当第一开关单元组中的开关单元为PMOS管时，每个PMOS的源极(第一端)连接于第一电压端，每个PMOS的漏极(第二端)连接于待测模块，每个PMOS的栅极(控制端)连接于所属开关单元组的控制端。当第一控制信号ctrl[1]为低电平时，控制第一开关单元组的所有开关单元PMOS管依次导通，当第一控制信号ctrl[1]为高电平时，控制第一开关单元组的所有开关单元PMOS管依次截止。可以理解的是，其他的开关单元组也可以采用相同的方法。

同理，当第一开关单元组中的开关单元为NMOS管时，每个NMOS的源极(第一端)连接于第一电压端，每个NMOS的漏极(第二端)连接于待测模块，每个NMOS的栅极(控制端)连接于所属开关单元组的控制端。当第一控制信号ctrl[1]为高电平时，控制第一开关单元组的所有开关单元NMOS管依次导通，当第一控制信号ctrl[1]为低电平时，控制第一开关单元组的所有开关单元NMOS管依次截止。

以下以CPU为例对测试芯片的结构进行介绍。图5为本申请实施例提供的一种CPU的测试芯片的结构示意图，如图5所示为只有一个核心的CPU，其中CPU顶层常开，CPU核心带有内部电源开关单元。其中第一电压端为CPU电源端VDDCPU，第二电压端为CPU接地端GNDCPU，控制模块为CPU顶层CPU_top，开关单元为P型金属氧化物半导体场效应管即PMOS管，g[1]、g[2]和g[3]分别为第一开关单元组、第二开关单元组和第三开关单元组，其中第一开关单元组、第二开关单元组和第三开关单元组均为PMOS管组成的开关单元组，CPU顶层为CPU核心设置了三个信号输出端输出控制信号，三个信号输出端分别与三个PMOS开关单元组的控制端一一连接，三个信号输出端分别输出第一控制信号ctrl[1]、第二控制信号ctrl[2]和第三控制信号ctrl[3]，图5中11代表buffer缓冲器，第一控制信号ctrl[1]、第二控制信号ctrl[2]和第三控制信号ctrl[3]后分别连接有缓冲器，以提高控制信号的驱动能力。待测模块为CPU核心CPU_core中的数字逻辑电路DLC。

当CPU顶层输出的第一控制信号ctrl[1]为低电压时，第一组PMOS开关单元组导通，当CPU顶层输出的第一控制信号ctrl[1]为高电压时，第一组PMOS开关单元组截止，第二组PMOS开关单元组和第三组PMOS开关单元组的导通和截止方式与第一组PMOS开关单元组相同。因此，CPU顶层可以通过输出不同的ctrl[1]、ctrl[2]和ctrl[3]信号，以控制第一PMOS开关单元组、第二PMOS开关单元组和第三PMOS开关单元组全部截止，导通一个组、导通二个组或者全部导通，以产生不同的压降。

为了使每组开关单元单独打开时都能为待测模块提供均匀的供电，需要对所有开关单元进行合理分组，即根据所有开关单元的位置排列情况和需要分组的组数对所有开关单元进行分组，以使每个开关单元组包括的开关单元均匀分布在所有开关单元中。分组的方式很多，例如可以按行分组，按列分组，按一定的排列分组等等，只要是能够实现单独打开任一个开关单元组，都能够为待测模块提供均匀的电源的方式都是可以的。

在一些实施例中，n个开关单元组中的开关单元排列形成等行距的x行开关单元，n个开关单元组包括第一开关单元组，第一开关单元组包括x行开关单元中的a行开关单元，a行开关单元中任意相邻两行开关单元之间包括相同行数的其他组开关单元，a和x均为大于1的正整数且a＜x。

进一步的，n个开关单元组包括第二开关单元组，第二开关单元组在a行开关单元的任意相邻两行开关单元之间包括b行开关单元，且b行开关单元中任意相邻两行开关单元之间按照相同的行数间隔均匀设置，b为大于1的正整数且b＜x。

进一步的，n个开关单元组包括第三开关单元组，第三开关单元组在a行开关单元的任意相邻两行开关单元之间包括c行开关单元，且b行开关单元和c行开关单元在a行开关单元的任意相邻两行开关单元之间交替设置，c为大于1的正整数且c＜x。

图6为本申请实施例提供的一种测试芯片的开关单元位置示意图。如图6所示，测试芯片包括多行多列开关单元，图中的一个长方形方块代表一个开关单元，测试芯片包括3个开关单元组，图6所示为3个开关单元组中开关单元排列的最小重复单元，即等行距的8行开关单元。

其中3个开关单元组包括第一开关单元组g_1，第一开关单元组在8行开关单元中包括2行开关单元，即第1行开关单元和第8行开关单元，2行开关单元之间间隔6行其他组的开关单元，可以理解的是，图中只画出了2行第一开关单元组的开关单元，实际中第一开关单元组还包括a行开关单元，且a行开关单元中的任意相邻两行开关单元之间间隔6行其他组开关单元，即第一开关单元组按照图中所示的排列方式在测试芯片中重复，实现了第一开关单元组单独打开时能够为待测模块提供均匀的供电。

3个开关单元组还包括第二开关单元组g_2，第二开关单元组在第一开关单元组的a行开关单元中任意相邻两行开关单元之间包括3行开关单元，即第2行、第4行和第6行开关单元，且3行开关单元中任意相邻两行开关单元之间按照相同的行数间隔即间隔1行均匀设置。3个开关单元组还包括第三开关单元组g_3，第三开关单元组在第一开关单元组相邻两行开关单元之间包括3行开关单元，即第3行、第5行和第7行开关单元，且3行开关单元中任意相邻两行开关单元之间按照相同的行数间隔即间隔1行均匀设置。此外，图6中的3行第二开关单元组和3行第三开关单元组的开关单元在第一开关单元组的相邻两行开关单元中交替设置。可以理解的是，图中只画出了3行第二开关单元组和3行第三开关单元组的开关单元，实际中第二开关单元组和第三开关单元组还包括多行开关单元，且在第一开关单元组的任意相邻两行开关单元之间第二开关单元组的3行开关单元和第三开关单元组的3行开关单元按照图中所示的排列方式重复，实现了第二开关单元组或者第三开关单元组单独打开时能够为待测模块提供均匀的供电。

在一些实施例中，n个开关单元组包括第四开关单元组、第五开关单元组和第六开关单元组，任意相邻的第四开关单元组中的d个开关单元、第五开关单元组中的e个开关单元和第六开关单元组中的f个开关单元排列形成第一图形，第四开关单元组中的d个开关单元、第五开关单元组中的e个开关单元、以及第六开关单元组中的f个开关单元均相对于第一图形中心对称，其中d、e、f均为大于或者等于1的正整数。

进一步的，任意相邻的第四开关单元组中的四个开关单元、第五开关单元组中的四个开关单元和第六开关单元组中的一个开关单元排列形成近似菱形图形，其中第四开关单元组中的四个开关单元设置在菱形图形的四个角，第五开关单元组中的四个开关单元设置在菱形图形的每条边中心，第六开关单元组中的一个开关单元设置在菱形图形的中心。

图7为本申请实施例提供的另一种测试芯片的开关单元位置示意图。如图7所示，测试芯片包括3个开关单元组，3个开关单元组包括多行多列开关单元，图7中的一个长方形方块代表一个开关单元，图7中虚线所示为3个开关单元组中开关单元排列的最小重复单元，即网状排列的9个开关单元，9个开关单元排列形成近似菱形图形，菱形图形为虚拟图形，不是实际图形，只是为了便于对排列方式进行描述而将其描述为菱形图形。

3个开关单元组包括第一开关单元组g_1，第一开关单元组在9个开关单元中包括4个开关单元，4个开关单元分别设置在菱形图形的4个角的位置，可以理解的是，图中只画出了4个第一开关单元组的开关单元，实际中第一开关单元组还包括多个开关单元，且多个开关单元中的任意相邻4个开关单元按照图中所示的排列方式重复，实现了第一开关单元组单独打开时能够为待测模块提供均匀的供电。

3个开关单元组还包括第二开关单元组g_2，第二开关单元组在9个开关单元中包括4个开关单元，4个开关单元分别设置在菱形图形4条边的中心位置。图7中还包括第三开关单元组g_3，第三开关单元组在9个开关单元中包括1个开关单元，1个开关单元设置在菱形图形的中心位置。可以理解的是，图中只画出了第二开关单元组的4个开关单元和第三开关单元组的1个开关单元，实际中第二开关单元组和第三开关单元组还包括多个开关单元，且多个开关单元按照图中所示的排列方式重复，实现了第二开关单元组或者第三开关单元组单独打开时能够为待测模块提供均匀的供电。

本申请实施例提供的可调节压降的测试芯片，通过改变芯片内目标模块的供电开关单元的导通数量，从而控制该目标模块的供电网络电阻，达到控制目标模块IR drop的目的。本方法不影响芯片上其他模块的工作状态，不改变整个电源分配网络的电容、电感特性，只针对目标模块的IR drop进行调整。配合电源开关控制信号，可方便、快速控制目标模块的IR drop程度，模拟模块在各种功耗负载下的IR drop变化情况，为IR drop解决方案的测试提供可靠的测试前提。

本申请实施例提供的测试芯片适用于以下类型芯片：先进高性能数字芯片，如手机4/5G SOC芯片，高性能CPU，高性能GPU，高性能人工智能芯片，如AI芯片，高性能基带芯片等等。

图8为本申请实施例提供的一种芯片测试方法的流程示意图，应用于前述的测试芯片，方法可以包括：

步骤101：控制模块调整n个开关单元组的工作状态，以调整待测模块的压降；

步骤102：在工作状态下对待测模块进行测试并记录测试结果。

需要说明的是，控制模块可以调整n个开关单元组的工作状态，包括调整n个开关单元组的导通状态和截止状态。例如当包括3个开关单元组时，可以控制导通1个开关单元组、导通2个开关单元组或者导通全部开关单元组，即可以根据测试需求导通任意数量的开关单元组。在导通了对应的开关单元组后，可以执行测试程序进行测试，并记录测试结果。

进一步的，步骤101中控制模块调整n个开关单元组的工作状态，可以包括：控制模块通过n个信号输出端输出遍历n个开关单元组工作状态的控制信号组合。

需要说明的是，为了获取n个开关单元组的全部工作状态，可以通过控制模块通过n个信号输出端输出遍历n个开关单元组工作状态的控制信号组合。例如，在图5所示的测试芯片中，当信号输出端输出0代表导通开关单元组，输出1代表截止开关单元组时，可以采用下列方式依次输出控制信号：ctrl[1:3]＝[000]，打开g[1，2，3]，测试并记录IR drop解决方案效果；ctrl[1:3]＝[001]，打开g[1，2]，截止g[3]，测试并记录IR drop解决方案效果；……；ctrl[1:3]＝[110]，打开g[3],截止g[1，2]，测试并记录IR drop解决方案效果；ctrl[1:3]＝[111]，截止g[1，2，3]，测试并记录IR drop解决方案效果。通过控制模块输出3个开关单元组工作状态的控制信号全排列组合，获得了所有工作状态，并在每个工作状态下运行测试程序进行测试，记录测试结果，可以得到芯片压降方案的测试结果。

在图5所示的CPU测试芯片中，具体测试方法可以包括，通过CPU顶层即CPU_top编程对ctrl[1:3]进行控制，0为开启开关单元组，1为关闭开关单元组，遍历控制电源开关组g[1:3]的开/关，分别实测并记录IR drop解决方案的具体效果。

本申请实施例还提供了一种可调节芯片IR drop的设计方法。该方法不改变电源分配网络的电容、电感特性；不改变系统供电电压，芯片工作模式、频率、温度；不需要增加芯片面积，只需新增若干控制信号，即可实现芯片内压降可调的目的。

设计方法可以包括以下步骤，一、在带有内部电源开关单元的芯片模块的前端设计中，增加若干电源开关控制信号；二、将该模块网表进行综合，生成门级网表。在自动布局布线阶段为每个控制信号分配特定数量的电源开关。由自动布局布线工具对该模块的供电网络进行布局布线，将模块内所有电源开关按特定布局排列，形成开关单元组；三、使用自动布局布线工具完成芯片其余布局布线工作。四、芯片测试时，软件编程控制电源开关控制信号组合遍历，每次改变电源开关工作状态执行测试程序记录测试结果。

此外，在电源网络布线阶段需要对所有电源开关单元布局，目的是使每组电源开关单元单独打开都能为目标模块提供均匀的供电，之后由自动布局布线工具完成其余布局布线工作。例如，在图5所示CPU测试芯片的设计中，将该CPU系统的网表进行综合，生成门级网表。在自动布局布线阶段为ctrl[1],ctrl[2],ctrl[3]信号分配三组电源开关g[1],g[2],g[3]。最后使用自动布局布线工具完成芯片其余布局布线工作。

上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或者步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

在本发明实施例的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或者“一些示例”等的描述意指结合该实施例或者示例描述的具体特征、结构、材料或者特点包含于本说明书的至少一个实施例或者示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或者示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或者多个实施例或者示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或者示例以及不同实施例或者示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或者暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本说明书的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

流程图中或者在此以其他方式描述的任何过程或者方法描述可以被理解为，表示包括一个或者更多个用于实现定制逻辑功能或者过程的步骤的可执行指令的代码的模块、片段或者部分，并且本说明书的优选实施方式的范围包括另外的实现，其中可以不按所示出或者讨论的顺序，包括根据所涉及的功能按基本同时的方式或者按相反的顺序，来执行功能，这应被本说明书的实施例所属技术领域的技术人员所理解。

取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或者“当……时”或者“响应于确定”或者“响应于检测”。类似地，取决于语境，短语“如果确定”或者“如果检测(陈述的条件或者事件)”可以被解释成为“当确定时”或者“响应于确定”或者“当检测(陈述的条件或者事件)时”或者“响应于检测(陈述的条件或者事件)”。

以上所述仅为本说明书的较佳实施例而已，并不用以限制本说明书，凡在本说明书的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本说明书保护的范围之内。

Claims (12)

1.一种可调节压降的测试芯片，其特征在于，包括：串联连接的第一电压端、待测模块和第二电压端；

所述测试芯片还包括n个开关单元组，所述n个开关单元组并联连接于所述第一电压端和所述待测模块之间，每个所述开关单元组包括至少1个开关单元，n为大于1的正整数；

所述测试芯片还包括控制模块，所述控制模块包括n个信号输出端，第i个所述信号输出端电连接于第i个所述开关单元组的控制端，i的取值为1、2、…、n。

2.根据权利要求1所述的芯片，其特征在于，每个所述开关单元组包括多个相互并联的所述开关单元，每个所述开关单元的控制端电连接于其所属开关单元组的控制端。

3.根据权利要求1所述的芯片，其特征在于，所述n个开关单元组中的所述开关单元排列形成等行距的x行开关单元，所述n个开关单元组包括第一开关单元组，所述第一开关单元组包括所述x行开关单元中的a行开关单元，所述a行开关单元中任意相邻两行开关单元之间包括相同行数的其他组开关单元，a和x均为大于1的正整数且a＜x。

4.根据权利要求3所述的芯片，其特征在于，所述n个开关单元组包括第二开关单元组，所述第二开关单元组在所述a行开关单元的任意相邻两行开关单元之间包括b行开关单元，且所述b行开关单元中任意相邻两行开关单元之间按照相同的行数间隔均匀设置，b为大于1的正整数且b＜x。

5.根据权利要求4所述的芯片，其特征在于，所述n个开关单元组包括第三开关单元组，所述第三开关单元组在所述a行开关单元的任意相邻两行开关单元之间包括c行开关单元，且所述b行开关单元和所述c行开关单元在所述a行开关单元的任意相邻两行开关单元之间交替设置，c为大于1的正整数且c＜x。

6.根据权利要求1所述的芯片，其特征在于，所述n个开关单元组包括第四开关单元组、第五开关单元组和第六开关单元组，任意相邻的所述第四开关单元组中的d个开关单元、第五开关单元组中的e个开关单元和第六开关单元组中的f个开关单元排列形成第一图形，所述第四开关单元组中的d个开关单元、所述第五开关单元组中的e个开关单元、以及所述第六开关单元组中的f个开关单元均相对于所述第一图形中心对称，其中d、e、f均为大于或者等于1的正整数。

7.根据权利要求6所述的芯片，其特征在于，所述任意相邻的所述第四开关单元组中的四个开关单元、所述第五开关单元组中的四个开关单元和所述第六开关单元组中的一个开关单元排列形成近似菱形图形，其中所述第四开关单元组中的四个开关单元设置在所述菱形图形的四个角，所述第五开关单元组中的四个开关单元设置在所述菱形图形的每条边中心，所述第六开关单元组中的一个开关单元设置在所述菱形图形的中心。

8.根据权利要求1至7中任一所述的芯片，其特征在于，n≥3。

9.根据权利要求1至7中任一所述的芯片，其特征在于，所述第一电压端为电源端，所述第二电压端为接地端，当所述n个开关单元组并联连接于所述电源端和所述待测模块之间，所述开关单元为P型金属氧化物半导体场效应管。

10.根据权利要求1至7中任一所述的芯片，其特征在于，所述第一电压端为接地端，所述第二电压端为电源端，当所述n个开关单元组并联连接于所述待测模块和所述接地端之间，所述开关单元为N型金属氧化物半导体场效应管。

11.一种芯片测试方法，其特征在于，应用于权利要求1-10任一所述的测试芯片，包括：

所述控制模块调整所述n个开关单元组的工作状态，以调整所述待测模块的压降；

在所述工作状态下对所述待测模块进行测试并记录测试结果。

12.根据权利要求11所述的方法，其特征在于，所述控制模块调整所述n个开关单元组的工作状态，包括：

所述控制模块通过所述n个信号输出端输出遍历所述n个开关单元组工作状态的控制信号组合。

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