CN107729704A - 基于热仿真的三维fpga器件布局优化的方法 - Google Patents

基于热仿真的三维fpga器件布局优化的方法 Download PDF

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Abstract

本公开提供了一种基于热仿真的三维FPGA器件布局优化的方法，包括：对每层FPGA硅裸片进行建模，通过划分岛型结构对硅裸片上的各模块进行布局；将多层硅裸片采用TSV工艺堆叠实现FPGA内部架构；采用倒扣焊封装互连方式构建FPGA芯片的外围封装结构；在构建好的封装的FPGA热仿真等效模型下方设置恒温板，作为热仿真的边界条件，确定三维堆叠FPGA芯片和外围封装结构的各部分材料，并计算每层硅裸片上各模块的发热量；将边界条件、各部分材料及各模块的发热量作为输入，通过热分析对FPGA芯片进行仿真计算，并根据仿真结果调整各模块布局。由于考虑了裸芯片内部的器件架构，可对FPGA进行精确建模。

Description

基于热仿真的三维FPGA器件布局优化的方法
技术领域
本公开涉及一种三维FPGA(Field Programmable Gate Arrays，现场可编程门阵列)器件热仿真领域，尤其涉及一种基于热仿真的三维FPGA器件布局优化的方法。
背景技术
随着CMOS工艺的不断发展，FPGA的集成规模亦同步增长。三维集成技术以现有CMOS工艺为基础，采用TSV工艺，将多层平面器件垂直堆叠起来，能够超越摩尔定律，成为一种最有潜力且现实可行的下一代亿门级规模的FPGA解决方案。TSV工艺的引入，使得信号可以在垂直方向上进行布线，有效地减少了电路的关键路径延时、互连线长度和功耗。尽管拥有以上种种优势，但是随着集成度的不断提高，三维集成的热效应问题日益突出导致芯片温度升高更多，特别是最顶层的芯片。片上温度的不断升高会严重影响芯片的功能和性能，甚至会导致芯片的可靠性问题，因此热分析成为堆叠式三维集成设计中的研究热点。
相对于其它数字集成电路，FPGA器件具有可编程的特点，在器件开始工作之前，用户首先需要通过CAD软件将功能电路的代码转化为FPGA的配置文件，并通过FPGA的配置端口进行配置。完整的FPGA CAD流程主要包括设计输入、逻辑综合、工艺映射、装箱、布局、布线、编程下载等步骤。其中，FPGA布局算法都是优化布局的运行时间。然而，随着工艺节点的缩小和FPGA集成度的提高，FPGA芯片的功耗和功耗密度逐渐升高，导致芯片温度的不断升高，从而降低芯片的性能和可靠性。此外，在FPGA中存在一些没有使用的逻辑块，意味着存在较高的局部功耗密度，使得温度分布变得不均匀，导致过热区域的产生。
热分析是进行热设计的基础，其目的是依据热传递理论，准确计算出器件的结温、壳温，以及芯片内部的温度分布。通过热分析，可以防止元器件出现过热应力失效，保证元器件正常、可靠地工作。传统FPGA热分析中将FPGA中硅裸片作为整体发热单元计算，这样只能得到硅裸片的平均温度值，而无法获得准确的温度分布，也无法对最高温度值做出准确评估。由于FPGA器件具有可编程的特点，不同的用户电路所使用逻辑资源的物理位置是不同的，因此必须进行更为精确的物理建模。
公开内容
(一)要解决的技术问题
本公开提供了一种基于热仿真的三维FPGA器件布局优化的方法，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种基于热仿真的三维FPGA器件布局优化的方法，包括：步骤A，对三维堆叠FPGA芯片中每层FPGA硅裸片进行建模，通过划分岛型结构对硅裸片上的可编程逻辑模块及IP模块进行布局；步骤B，将多层硅裸片采用TSV工艺堆叠起来，实现FPGA内部架构；步骤C，采用倒扣焊封装互连方式构建FPGA芯片的外围封装结构；步骤D，在构建好的封装的FPGA热仿真等效模型下方设置恒温板，作为热仿真的边界条件，确定三维堆叠FPGA芯片和外围封装结构的各部分材料，并计算每层硅裸片上各模块的发热量；步骤E，将边界条件、三维堆叠FPGA芯片和外围封装结构的各部分材料及每层硅裸片上各模块的发热量作为输入，通过热分析对FPGA芯片进行仿真计算，并根据仿真结果调整各模块布局。
在本公开一些实施例中，所述步骤A中，所述IP模块包括：存储器模块、乘法器模块、可编程输入/输出模块。
在本公开一些实施例中，所述步骤A中，所述布局包括：可编程逻辑模块、存储器模块和乘法器模块分布于FPGA硅裸片中间，实现用户电路的逻辑功能；输入/输出模块分布在芯片的四周，提供内部逻辑与外部引出线之间的可编程接口。
在本公开一些实施例中，所述步骤B中，建立三维堆叠FPGA芯片的等效模型包括：多层硅裸片，每层硅裸片的尺寸相同；TSV，所述TSV均匀分布在每层硅裸片中，各层硅裸片之间通过TSV互连，且在各层硅裸片的垂直方向上是对齐的；微凸块设置在相邻两层硅裸片之间，以及最下层硅裸片下方；无源硅中介层设置在最下层微凸块的下方，并与倒装焊共晶焊球连接；倒装焊共晶焊球设置在无源硅中介层的下方，并与FPGA芯片的外围封装结构连接。
在本公开一些实施例中，采用具有等效热传导能力的长方体对TSV建模。
在本公开一些实施例中，所述步骤C中，构建FPGA芯片的外围封装结构包括：金属盖板，设置在多层堆叠的FPGA硅裸片的上面,并通过导电胶与硅裸片连接；陶瓷管壳，设置在金属盖板下部，呈“凹”型，并与金属盖板连接形成FPGA封装壳体，并与所述倒装焊共晶焊球连接；焊柱，设置在陶瓷管壳下表面。
在本公开一些实施例中，所述步骤D中，封装好的FPGA器件通过焊柱连接至恒温板上，作为热仿真的边界条件。
在本公开一些实施例中，所述步骤D中，通过EDA软件仿真得到所述每层硅裸片上各模块的发热量，包括所述可编程逻辑模块和IP模块的发热功率。
在本公开一些实施例中，所述步骤D中，由确定三维堆叠FPGA芯片和外围封装结构的各部分的材料确定其热属性，包括：密度、比热容、热传导率。
在本公开一些实施例中，所述步骤E中采用有限元算法进行热分析，包括：把在时间域和空间域上连续的物理场，划分为有限个单元，用一系列有限个离散点上的变量值的集合来代替连续的物理量；通过控制每个单元的能量、动量和质量守恒，建立起各单元之间关系的方程组，然后求解方程组获得温度的近似值；通过增加单元数目可以提高解的精确度，得到与真实情况更为接近的解。
(三)有益效果
从上述技术方案可以看出，本公开基于热仿真的三维FPGA器件布局优化的方法至少具有以下有益效果其中之一：
(1)由于考虑了裸芯片内部的器件架构，通过对可编程逻辑快和IP核模块进行精确建模，热仿真分析可以准确得到FPGA芯片过热区域的物理位置，有助于用户发现设计的薄弱环节；
(2)如果通过热仿真分析得到的最热点温度超过了规定值，可以通过对各模块布局位置的调整，在牺牲少量线长和延时的基础上，可以显著降低峰值温度和热梯度，同时可以降低温度对芯片性能与可靠性的影响。
附图说明
图1为本公开实施例基于热仿真的三维FPGA器件布局优化的方法的流程图。
图2为本公开实施例三维FPGA器件的热仿真等效模型示意图。
图3为本公开实施例FPGA硅裸片架构模型示意图。
图4为本公开实施例TSV模型结构简化方案。
图5为本公开实施例商用热分析软件中建立的三维堆叠FPGA芯片模型。
图6为本公开实施例热优化前后的FPGA布局图。
【附图中本公开实施例主要元件符号说明】
1、硅裸片； 2、金属盖板
3、导电胶； 4、TVS
5、微凸块； 6、陶瓷管壳
7、无源硅中介层； 8、倒装焊共晶焊球
9、焊柱； 10、恒温板
具体实施方式
本公开提供了一种基于热仿真的三维FPGA器件布局优化的方法，包括采用包含三维堆叠FPGA芯片和外围封装结构的热仿真等效模型作为FPGA布局优化的输入，本公开建立的热仿真等效模型适用于各类通用热仿真软件，可准确模拟FPGA芯片内部的温度分布和封装结构的散热特性，并可为FPGA应用电路的CAD布局优化提供输入。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。
在本公开的第一个示例性实施例中，提供了基于热仿真的三维FPGA器件布局优化的方法。图1为本公开第一实施例基于热仿真的三维FPGA器件布局优化的方法的流程图。如图1所示，本公开基于热仿真的三维FPGA器件布局优化的方法包括：
步骤A，对三维堆叠FPGA芯片中每层FPGA硅裸片进行建模，通过划分岛型结构对硅裸片上的可编程逻辑模块及IP模块进行布局；
步骤B，将多层硅裸片采用TSV工艺堆叠起来，实现FPGA内部架构；
步骤C，采用倒扣焊封装互连方式构建FPGA芯片的外围封装结构；
步骤D，在构建好的封装的FPGA热仿真等效模型下方设置恒温板，作为热仿真的边界条件，确定三维堆叠FPGA芯片和外围封装结构的各部分材质并计算每层硅裸片上各模块的发热量；
步骤E，将边界条件、三维堆叠FPGA芯片和外围封装结构的各部分材质及每层硅裸片上各模块的发热量作为输入，通过热分析对FPGA芯片进行仿真计算，并根据仿真结果调整各模块布局。
图2为本公开实施例三维FPGA器件的热仿真等效模型示意图。FPGA器件的热仿真等效模型包括三维堆叠FPGA芯片和外围封装结构两大部分。以下分别对本实施例基于热仿真的三维FPGA器件布局优化的各步骤进行详细描述。
所述步骤A中，由于FPGA硅裸片上资源主要采用岛型结构，岛型结构以可编程逻辑模块和各类IP模块为单位，这些模块呈岛状分布在芯片上，四周围绕着可编程布线资源，具有较高的布线灵活性。图3给出了本公开实施例FPGA硅裸片的架构模型示意图，由图3可见，芯片上的资源分为四类：可编程逻辑模块(Configurable Logic Block，CLB)、存储器模块(Block Ramdom Access Memory，BRAM)、乘法器模块(Multiplier Block，Multiplier)和输入/输出模块(Input/Output Block，IOB)。其中，存储器模块、乘法器模块、输入/输出模块属于IP模块。
其中，可编程逻辑模块、存储器模块和乘法器模块分布于芯片中间，实现用户电路的逻辑功能。输入/输出模块分布在芯片的四周，提供内部逻辑与外部引出线之间的可编程接口。可编程布线资源位于上述模块之间，通过对可编程开关进行编程来实现各模块之间的互连。
所述步骤B中，建立三维堆叠FPGA芯片的等效模型包括FPGA内部架构的硅裸片1、TSV 4、微凸块5、无源硅中介层7和倒装焊共晶焊球8；外围封装结构包括金属盖板2、导电胶3、陶瓷管壳6和焊柱9。其中，每层硅裸片的尺寸相同，各层硅裸片之间通过TSV互连，TSV均匀分布在每层硅裸片中，且在各层硅裸片的垂直方向上是对齐的；微凸块设置在相邻两层硅裸片之间，以及最下层硅裸片与无源硅中介层之间；无源硅中介层设置在最下层微凸块的下方，并与倒装焊共晶焊球连接；倒装焊共晶焊球设置在无源硅中介层的下方，并与陶瓷壳体连接。
优选地，建模过程中对TSV进行模型简化。在本实施例中采用商用热分析软件中建立的三维堆叠FPGA芯片模型如图5所示。TSV一般为圆柱体，但由于用于热分析的有限元软件通常无法对圆柱体进行建模，所以采用具有等效热传导能力的长方体对TSV建模。图4给出了本公开实施例TSV模型结构简化方案。其中，TSV的高度为50um，简化前后的边长分别为20um和17.7um。
所述步骤C中，构建FPGA芯片的外围封装结构包括：金属盖板、陶瓷管壳、导电胶、焊柱。所述FPGA封装采用倒扣焊封装互连工艺，即用硅片或衬底表面的面阵列互连工艺取代传统引线键合互连工艺，以封装出更多的引脚和IO。同时，芯片与管壳之间的连接强度也得到了提高。
其中，金属盖板设置在多层堆叠的FPGA硅裸片的上面,并通过导电胶与硅裸片连接；陶瓷管壳设置在金属盖板下部，呈“凹”型，并与金属盖板连接形成FPGA封装壳体；焊柱设置在陶瓷管壳下表面。
所述步骤D中，封装好的FPGA器件通过焊柱连接至恒温板上，作为热仿真的边界条件。由于FPGA器件上部没有热沉，在实际应用过程中，热量主要通过焊柱传导到印制电路板上。因此，需要在热仿真等效模型下方设置恒温板，FPGA通过焊柱连接至恒温板上，作为热仿真的边界条件。
所述每层硅裸片上各岛型结构模块，包括所述可编程逻辑模块和IP模块是FPGA芯片的主要发热源，发热功率可以通过EDA软件仿真得到。
表1给出了各部分结构所用的材料，适用于商用热仿真软件中的模型材料选择，材料的各类热属性，如密度、比热容、热传导率等，已包含在了商用热仿真软件的数据库中。
表1 模型各部分结构的材料表
序号 结构名称 材料
1～4 硅裸片 Si
5 金属盖板 Cu
6 导电胶 epoxy
7 TSV Cu
8 微凸块 Cu
9 陶瓷管壳 Al2O3
10 无源硅中介层 Si
11 倒装焊共晶焊球 Sn63Pb37
12 焊柱 Sn63Pb37
所述步骤E中，可以采用商用热仿真软件进行热分析，商用热仿真软件通常采用有限元算法，其基本思想是把在时间域和空间域上连续的物理场，划分为有限个单元，用一系列有限个离散点上的变量值的集合来代替连续的物理量。通过控制每个单元的能量、动量和质量守恒，建立起各单元之间关系的方程组，然后求解方程组获得温度的近似值。通过增加单元数目可以提高解的精确度，得到与真实情况更为接近的解。
由于考虑了裸芯片内部的器件架构，并对可编程逻辑快和IP核模块进行了建模，热仿真分析可以准确得到FPGA芯片的过热区域，通过对各模块布局位置的调整，在牺牲少量线长和延时的基础上，可以显著降低了峰值温度和热梯度，也降低了温度对芯片性能与可靠性的影响。
图6给出了热优化前后的FPGA布局图。如图6所示，布局优化的信息输入为用户电路的原始布局，用户使用的可编程逻辑模块和IP模块为图中深颜色区域，通过热仿真分析，可以得到芯片内的温度分布，为了降低最热点的温度，可以依据热仿真结果对使用资源的物理位置进行调整。如图6中，可以将可编程逻辑模块按行在垂直方向上进行调整，使相邻两行可编程逻辑模块不再接触，有助于改善芯片的散热条件，降低峰值温度与温度梯度。
本发明可以准确模拟三维堆叠FPGA器件的内部物理结构，有助于提高热仿真结果的准确性；通过对FPGA芯片的内部架构进行建模，可以确定器件在工作状态下的热量集中区域；通过该模型计算得到的芯片温度分布可为FPGA应用电路的CAD布局优化提供输入。
至此，本公开第一实施例基于热仿真的三维FPGA器件布局优化的方法介绍完毕。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种基于热仿真的三维FPGA器件布局优化的方法，包括：
步骤A，对三维堆叠FPGA芯片中每层FPGA硅裸片进行建模，通过划分岛型结构对硅裸片上的可编程逻辑模块及IP模块进行布局；
步骤B，将多层硅裸片采用TSV工艺堆叠起来，实现FPGA内部架构；
步骤C，采用倒扣焊封装互连方式构建FPGA芯片的外围封装结构；
步骤D，在构建好的封装的FPGA热仿真等效模型下方设置恒温板，作为热仿真的边界条件，确定三维堆叠FPGA芯片和外围封装结构的各部分材料，并计算每层硅裸片上各模块的发热量；
步骤E，将边界条件、三维堆叠FPGA芯片和外围封装结构的各部分材料及每层硅裸片上各模块的发热量作为输入，通过热分析对FPGA芯片进行仿真计算，并根据仿真结果调整各模块布局。
2.根据权利要求1所述的方法，所述步骤A中，所述IP模块包括：存储器模块、乘法器模块、可编程输入/输出模块。
3.根据权利要求2所述的方法，所述步骤A中，所述布局包括：
可编程逻辑模块、存储器模块和乘法器模块分布于FPGA硅裸片中间，实现用户电路的逻辑功能；
输入/输出模块分布在芯片的四周，提供内部逻辑与外部引出线之间的可编程接口。
4.根据权利要求1所述的方法，所述步骤B中，建立三维堆叠FPGA芯片的等效模型包括：
多层硅裸片，每层硅裸片的尺寸相同，
TSV，所述TSV均匀分布在每层硅裸片中，各层硅裸片之间通过TSV互连，且在各层硅裸片的垂直方向上是对齐的；
微凸块设置在相邻两层硅裸片之间，以及最下层硅裸片下方；
无源硅中介层设置在最下层微凸块的下方，并与倒装焊共晶焊球连接；
倒装焊共晶焊球设置在无源硅中介层的下方，并与FPGA芯片的外围封装结构连接。
5.根据权利要求4所述的方法，采用具有等效热传导能力的长方体对TSV建模。
6.根据权利要求1所述的方法，所述步骤C中，构建FPGA芯片的外围封装结构包括：
金属盖板，设置在多层堆叠的FPGA硅裸片的上面,并通过导电胶与硅裸片连接；
陶瓷管壳，设置在金属盖板下部，呈“凹”型，并与金属盖板连接形成FPGA封装壳体，并与所述倒装焊共晶焊球连接；
焊柱，设置在陶瓷管壳下表面。
7.根据权利要求1所述的方法，所述步骤D中，封装好的FPGA器件通过焊柱连接至恒温板上，作为热仿真的边界条件。
8.根据权利要求1所述的方法，所述步骤D中，通过EDA软件仿真得到所述每层硅裸片上各模块的发热量，包括所述可编程逻辑模块和IP模块的发热功率。
9.根据权利要求1所述的方法，所述步骤D中，由确定三维堆叠FPGA芯片和外围封装结构的各部分的材料确定其热属性，包括：密度、比热容、热传导率。
10.根据权利要求1所述的方法，所述步骤E中采用有限元算法进行热分析，包括：
把在时间域和空间域上连续的物理场，划分为有限个单元，用一系列有限个离散点上的变量值的集合来代替连续的物理量；
通过控制每个单元的能量、动量和质量守恒，建立起各单元之间关系的方程组，然后求解方程组获得温度的近似值；
通过增加单元数目可以提高解的精确度，得到与真实情况更为接近的解。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109508503A (zh) * 2018-11-22 2019-03-22 郑州云海信息技术有限公司 一种考虑芯片封装材料的热仿真分析方法与系统
CN111753483A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种多裸片结构fpga的布局方法
CN111753486A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种多裸片结构fpga的新型布局方法
CN111753484A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种基于电路性能的多裸片结构fpga的布局方法
CN111753482A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种io自动分配的多裸片结构fpga的布局方法
CN111753477A (zh) * 2020-07-01 2020-10-09 无锡中微亿芯有限公司 利用有源硅连接层实现系统监测的多裸片fpga
CN113155313A (zh) * 2021-03-16 2021-07-23 中国电子科技集团公司第二十九研究所 一种扇出型封装温度分布原位模拟结构及方法
CN113885688A (zh) * 2021-09-30 2022-01-04 京微齐力(北京)科技有限公司 一种块存储器的电源控制系统和方法
CN114896920A (zh) * 2022-07-12 2022-08-12 中南民族大学 一种三维堆叠芯片热仿真模型建立及热点温度预测方法
CN115828842A (zh) * 2023-01-09 2023-03-21 广州粤芯半导体技术有限公司 一种半导体器件制造工艺的优化方法
CN117592424A (zh) * 2024-01-19 2024-02-23 联和存储科技(江苏)有限公司 存储芯片的布局设计方法、装置、设备及存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976281A (zh) * 2010-10-15 2011-02-16 复旦大学 一种堆叠式三维fpga芯片的稳态热分析方法
CN102063543A (zh) * 2011-01-04 2011-05-18 武汉理工大学 层次式热驱动的布图规划及布局方法
KR20140040668A (ko) * 2012-09-26 2014-04-03 후지필름 가부시키가이샤 다층 기판과 반도체 패키지
CN103942393A (zh) * 2014-04-23 2014-07-23 中国航天科技集团公司第九研究院第七七一研究所 一种基于硅通孔的立体集成电路多物理域协同设计方法
CN104573266A (zh) * 2015-01-26 2015-04-29 北京工业大学 一种基于三维建模的分析空洞对igbt热可靠性影响的方法
CN104778306A (zh) * 2015-03-12 2015-07-15 浙江大学 一种放大器芯片管芯热仿真等效模型

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976281A (zh) * 2010-10-15 2011-02-16 复旦大学 一种堆叠式三维fpga芯片的稳态热分析方法
CN102063543A (zh) * 2011-01-04 2011-05-18 武汉理工大学 层次式热驱动的布图规划及布局方法
KR20140040668A (ko) * 2012-09-26 2014-04-03 후지필름 가부시키가이샤 다층 기판과 반도체 패키지
CN103942393A (zh) * 2014-04-23 2014-07-23 中国航天科技集团公司第九研究院第七七一研究所 一种基于硅通孔的立体集成电路多物理域协同设计方法
CN104573266A (zh) * 2015-01-26 2015-04-29 北京工业大学 一种基于三维建模的分析空洞对igbt热可靠性影响的方法
CN104778306A (zh) * 2015-03-12 2015-07-15 浙江大学 一种放大器芯片管芯热仿真等效模型

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
同亚娜: ""FPGA功耗模型建立与热点分析"", 《中国优秀硕士学位论文全文数据库信息科技辑》 *
黄俊英等: ""基于TSV工艺的三维FPGA热分析"", 《太赫兹科学与电子信息学报》 *

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109508503A (zh) * 2018-11-22 2019-03-22 郑州云海信息技术有限公司 一种考虑芯片封装材料的热仿真分析方法与系统
CN109508503B (zh) * 2018-11-22 2022-02-18 郑州云海信息技术有限公司 一种考虑芯片封装材料的热仿真分析方法与系统
CN111753483A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种多裸片结构fpga的布局方法
CN111753486A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种多裸片结构fpga的新型布局方法
CN111753484A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种基于电路性能的多裸片结构fpga的布局方法
CN111753482A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种io自动分配的多裸片结构fpga的布局方法
CN111753486B (zh) * 2020-06-30 2021-12-24 无锡中微亿芯有限公司 一种多裸片结构fpga的布局方法
CN111753483B (zh) * 2020-06-30 2022-03-22 无锡中微亿芯有限公司 一种多裸片结构fpga的布局方法
CN111753477A (zh) * 2020-07-01 2020-10-09 无锡中微亿芯有限公司 利用有源硅连接层实现系统监测的多裸片fpga
CN113155313B (zh) * 2021-03-16 2023-04-07 中国电子科技集团公司第二十九研究所 一种扇出型封装温度分布原位模拟结构及方法
CN113155313A (zh) * 2021-03-16 2021-07-23 中国电子科技集团公司第二十九研究所 一种扇出型封装温度分布原位模拟结构及方法
CN113885688A (zh) * 2021-09-30 2022-01-04 京微齐力(北京)科技有限公司 一种块存储器的电源控制系统和方法
CN114896920A (zh) * 2022-07-12 2022-08-12 中南民族大学 一种三维堆叠芯片热仿真模型建立及热点温度预测方法
CN115828842A (zh) * 2023-01-09 2023-03-21 广州粤芯半导体技术有限公司 一种半导体器件制造工艺的优化方法
CN115828842B (zh) * 2023-01-09 2023-04-18 广州粤芯半导体技术有限公司 一种半导体器件制造工艺的优化方法
CN117592424A (zh) * 2024-01-19 2024-02-23 联和存储科技(江苏)有限公司 存储芯片的布局设计方法、装置、设备及存储介质
CN117592424B (zh) * 2024-01-19 2024-03-22 联和存储科技(江苏)有限公司 存储芯片的布局设计方法、装置、设备及存储介质

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