CN109951954A - 具有到其他印刷电路板的三维互连的印刷电路板（pcb） - Google Patents

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J.廖
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Abstract

提供了一种用于三维（“3D”）印刷电路板（“PCB”）到印刷电路板接口的系统。第一PCB包括设置在第一PCB的一个或多个边缘上的第一着陆垫。第一着陆垫电耦合到设置在第二PCB上的导电管脚或第二着陆垫。第二着陆垫可以设置在第二PCB中的槽中。第一着陆垫和第二着陆垫之间的接口可以提供优于传统PCB到PCB接口的各种优点，诸如改善的信号完整性、改善的电源完整性、增大的接触密度、减小的时钟抖动等。

Description

具有到其他印刷电路板的三维互连的印刷电路板（PCB）
技术领域
本公开涉及用于三维印刷电路板到印刷电路板互连的系统和方法。
背景技术
现有的随机存取存储器（“RAM”）模块包括安装在印刷电路板（“PCB”）上的存储器管芯。RAM模块PCB通常包括在前表面和后表面两者上的着陆垫（landing pad），并且用于与主板PCB进行电连接。与主板PCB的电连接通常通过将RAM模块PCB正交地安装在导电管脚之间的主板PCB上来制成，以允许导电管脚与RAM模块PCB的前表面和后表面上的着陆垫进行接触。主板的导电管脚是冲压管脚，并且可以焊接安装到主板PCB上的着陆垫（在插座中）。导电管脚也可以使用通孔安装到主板PCB。
这些现有技术对主板PCB和RAM模块PCB之间的信号完整性和电源完整性产生负面影响。作为示例，导电管脚和通孔两者都会延长两个PCB之间的电通路，并且从而将不连续性、串扰和传输线损耗引入到电通路中。
附图说明
所要求主题的各种实施例的特征和优点将随着以下具体实现并且参考附图而变得显而易见，其中同样的数字表示同样的部分，并且其中：
图1A、1B、1C、1D、1E和1F是描绘根据一个实施例的在两个或更多PCB之间采用三维（“3D”）印刷电路板（“PCB”）接口的例示性系统的视图的图示；
图2A、2B和2C是描绘根据一个实施例的在两个或更多PCB之间采用3D PCB接口的例示性系统的视图的图示；
图3A和3B是描绘根据一个实施例的包括与3D PCB接口的边缘到边缘连接的例示性系统的视图的图示；
图4A、4B和4C是描绘根据一个实施例的包括与3D PCB接口的边缘到边缘连接的例示性系统的视图的图示；
图5是描绘根据一个实施例的包括与3D PCB接口的边缘到边缘连接的例示性系统的视图的图示；
图6是根据一个实施例的示出了从所公开的3D PCB接口的实现的潜在串扰改进的曲线图；
图7是根据一个实施例的示出了从所公开的3D PCB接口的实现的潜在信号反射改进的曲线图；
图8是根据一个实施例的用于制造具有到其他印刷电路板的3D互连的印刷电路板的例示性方法的高级流程图；并且
图9是根据一个实施例的包括至少一个3D PCB接口的例示性基于处理器的装置的框图。
尽管以下具体实现将以对例示性实施例做出的参考继续进行，但是其许多备选、修改和变化对本领域技术人员将是显而易见的。
具体实施方式
本文公开了用于三维（“3D”）印刷电路板（“PCB”）到印刷电路板接口的系统。第一PCB包括设置在第一PCB的一个或多个边缘上的第一着陆垫。第一着陆垫电耦合到设置在第二PCB上的导电管脚或第二着陆垫。第二着陆垫可以设置在第二PCB中的槽中。第一PCB可以是子卡或用于通信电缆的PCB。第二PCB可以是主板。根据各种实施例，第一和第二PCB可以正交地（例如，边缘到表面）或共面地（例如，边缘到边缘）耦合在一起。第一着陆垫和第二着陆垫之间的接口可以提供优于传统PCB到PCB接口的各种优点，诸如改善的信号完整性、改善的电源完整性、增大的接触密度、减小的时钟抖动等。
图1A、1B、1C、1D、1E和1F示出了根据一个实施例的在两个或更多PCB之间采用三维（“3D”）印刷电路板（“PCB”）接口的系统100的各种视图。系统100可以对应于计算装置，包括但不限于服务器、工作站计算机、台式计算机、膝上型计算机、平板计算机（例如，iPad®、GalaxyTab®等）、超便携式计算机、超移动计算机、上网本计算机和/或子笔记本计算机；移动电话，包括但不限于智能电话（例如，iPhone®、基于Android®的电话、基于黑莓®、基于塞班®的电话、基于Palm®的电话等）和/或功能电话。
图1A描绘了根据一个实施例的用于3D PCB接口的系统100的例示性透视图。根据一个实施例，系统100包括利用3D PCB接口耦合到第二PCB 104的第一PCB 102。根据一个实施例，第一PCB 102是子卡，其携带多个存储管芯106并且被配置为可互换的随机存取存储器（“RAM”）存储模块（例如，单或双列直插式存储器模块（“SIMM”或“DIMM”））。根据一个实施例，第二PCB 104是主板，被配置为物理地和电耦合到第一PCB 102以访问并与多个存储器管芯106通信。根据一个实施例，由系统100采用的3D PCB接口使用第一PCB 102的一个或多个边缘来将第一PCB 102电耦合到第二PCB 104。根据一个实施例，使用第一PCB 102的边缘将第一PCB 102电耦合到第二PCB 104导致比传统RAM存储器模块互连更短的电连接。根据各种实施例，所公开的3D PCB接口可以改善信号完整性、电源完整性、抗扰性、上下文密度和PCB路由灵活性。
根据一个实施例，多个存储管芯106可以是RAM，或者可以是持久存储装置，诸如SSD。根据一个实施例，多个存储器管芯106中的每一个可以是单个存储器管芯。根据一个实施例，多个存储器管芯106可以包括非易失性存储器，例如，不需要电力来维持由存储介质存储的数据状态的存储介质。多个存储器管芯106可以包括但不限于NAND非易失性存储器（例如，单级单元（“SLC”）、多级单元（“MLC”）、四级单元（“QLC”）、三电平单元（“TLC”）或某一其他NAND）、NOR存储器、固态存储器（例如，平面或三维（3D）NAND非易失性存储器或NOR非易失性存储器）、使用硫化物相变材料（例如，硫属化物玻璃）的存储器装置、字节可寻址非易失性存储器装置、铁电存储器、硅氧化氮氧化硅（“SONOS”）存储器、聚合物存储器（例如，铁电聚合物存储器）的存储器件、字节可寻址随机可存取3D XPointTM存储器、铁电晶体管随机存取存储器（“Fe-TRAM”）、磁阻随机存取存储器（“MRAM”）、相变存储器（“PCM”、“PRAM”）、电阻存储器、铁电存储器（“F-RAM”、“FeRAM”）、自旋转移扭矩存储器（“STT”）、热辅助开关存储器（“TAS”）、千足内存、浮动结栅极存储器（“FJG RAM”）、磁隧道结（“MTJ”）存储器、电化学电池（“ECM”）存储器、二元氧化物细丝单元存储器、界面开关存储器、电池供电RAM、晶体管存储器、纳米线存储器、电可擦除可编程只读存储器（“EEPROM”）等。在一些实施例中，字节可寻址随机可存取3D XPointTM存储器根据各种实施例可以包括无晶体管可堆叠交叉结构，其中存储器单元位于字线和比特线的交叉处并且单独可寻址，并且其中比特存储基于体电阻的变化。
图1B描绘了系统100的例示性底部参考分解视图。根据一个实施例，第一PCB 102包括第一表面108和与第一表面108横向相对的第二表面110。根据一个实施例，第一表面108以形成围绕第一表面108的周边的边缘的厚度112与第二表面110隔开。根据一个实施例，边缘包括底部边缘114、顶部边缘116、左边缘118和右边缘120。根据一个实施例，底部、顶部、左侧、右侧的定向用于便于简化和描述系统100，并且可以基于可以应用于第一PCB102和第二PCB 104的各种不同定向改变。根据一个实施例，底边缘114可以是第一边缘，顶边缘116可以是第二贴片，左边缘118可以是第三边缘，并且右边缘120可以是第四边缘，它们一起是第一表面108和第二表面110的周边。
根据一个实施例，第一PCB 102包括设置在底部边缘114上的多个着陆垫122，其用于将第一PCB 102电耦合到第二PCB 104。根据一个实施例，多个着陆垫122电耦合到第一PCB 102的一个或多个导电迹线或导电平面。在本文中使用时，根据一个实施例，“设置在边缘上并且电耦合到印刷电路板的一个或多个导电迹线或导电平面的多个着陆垫”意味着多个着陆垫（例如，多个着陆垫122）电耦合到印刷电路板（例如，第一PCB 102）的导电迹线、电耦合到印刷电路板（例如，第一PCB 102）的导电平面、或者电耦合到印刷电路板（例如，第一PCB 102）的导电迹线和导电平面。在一个实施例中，多个着陆垫122中的一些或全部电耦合到位于第一表面108上和/或位于第二表面110上的一个或多个迹线。在一个实施例中，多个着陆垫122中的一些或全部电耦合到设置在第一表面108和第二表面110之间的一个或多个导电平面。在一个实施例中，多个着陆垫122中的一些或全部电耦合到设置在第一表面108和第二表面110之间的一个或多个导电迹线。在一个实施例中，设置在第一表面108和第二表面110之间的一个或多个导电平面包括但不限于电压平面、接地平面和参考平面。根据一个实施例，一个或多个导电迹线或导电平面电耦合到多个存储器管芯106和/或电耦合到安装到第一PCB 102和/或由第一PCB 102承载的其他组件。因此，根据一个实施例，多个着陆垫122（通过一个或多个导电迹线或导电平面）电耦合到多个存储器管芯106和/或其他部件，所述其他部件安装到第一PCB 102和/或由第一PCB 102承载。
根据一个实施例，多个着陆垫122可以代替或可以补充设置在第一表面108上和第二表面110（未示出）上的多个着陆垫124。多个着陆垫124表示在传统随机存取存储器（“RAM”）双列直插式存储器模块（“DIMM”）上计数的着陆垫的简化示例。根据一个实施例，多个着陆垫124可以设置在第一表面108上和/或第二表面110上。根据一个实施例，多个着陆垫124通过导电管脚126接触。导电管脚126是机械凸起的管脚，在二维（“2D”）中耦合到第一PCB 102。即，导电管脚126沿第一表面108和第二表面110耦合到第一PCB 102。通过一个实施例，导电管脚126通常由冲压金属形成，并且通过孔128和以通孔130附接到第二PCB 104。孔128穿过第二PCB 104并使导电管脚126能够电耦合到第二PCB 104的一个或多个导电迹线和/或导电平面。
导电管脚126和通孔130的配置在RAM DIMM制造的工业内相对标准化。然而，导电管脚126和通孔130的长度、宽度、厚度和与其他管脚的接近度以及其他特性增大从第二PCB104到第一PCB 102以及到多个存储器管芯106的信号路径，并且可能会引入不期望的信号特性。由导电管脚126的传统配置引入的不期望的信号特性的示例包括但不限于反射、带宽限制、信号失真、串扰和其他传输线损耗。如下所述，根据一个实施例，与导电管脚126相比，使用着陆垫122提供了优异的信号完整性、信号噪声、另一信号特性。另外，根据一个实施例，多个着陆垫122的特性和功能性可以批准导电管脚126的操作特性。
根据一个实施例，多个导电管脚126可以保持在适当位置、热沉或否则由护罩131支撑。
根据一个实施例，底部边缘114可以通过多个导电管脚132电耦合到第二PCB 104，多个导电管脚132设置在第二PCB上的着陆垫和着陆垫122之间。根据一个实施例，导电管脚132是圆柱形管脚，并且可以固定到第二PCB 104的着陆垫或者可以固定到第一PCB 102的着陆垫122。根据一个实施例，导电管脚132具有明显小于导电管脚126的长度136的长度134。根据一个实施例，导电管脚132的较短长度减少了电磁反射，减少了近端串扰，减少了远端串扰，减少了传输线损耗，并且减少了第二PCB 104和第一PCB 102之间的信号路径的距离。
根据一个实施例，第一PCB 102还可以包括设置在第一PCB 102的其他边缘中的一个或多个边缘上的一个或多个附加着陆垫。例如，根据一个实施例，第一PCB 102可以包括设置在左边缘118上的着陆垫138，以在第一PCB 102和第二PCB 104之间提供额外的电耦合。根据一个实施例，导电管脚140可以通过着陆垫138将第二PCB 104电耦合到第一PCB102。
图1C描绘了根据一个实施例的系统100的例示性顶部参考分解视图。根据一个实施例，系统100的顶部参考分解视图示出了可以插入第一PCB 102的槽142。根据一个实施例，将第一PCB 102插入第二PCB 104的槽142中为第一PCB 102和第二PCB 104之间的物理接口提供结构支撑。根据一个实施例，第二PCB 104包括承载导电管脚132的多个着陆垫144。根据一个实施例，导电管脚132可以附接到多个着陆垫144，或者可以被导电管脚132压缩，以沿着底边缘114和槽142在第一PCB 102和第二PCB 104之间建立电耦合。
根据一个实施例，着陆垫122、导电管脚132和着陆垫144使在一个或多个导电平面146与一个或多个导电平面148之间的直接连接能实现。根据一个实施例，一个或多个导电平面146表示设置在第二PCB 104的厚度内的电压平面、接地平面和参考平面中的一个或多个。根据一个实施例，一个或多个导电平面148表示设置在第一PCB 102的厚度内的电压平面、接地平面和参考平面中的一个或多个。
图1D描绘了根据一个实施例的系统100的例示性局部侧视图。根据一个实施例，系统100的例示性侧视图示出了插入第二PCB 104的槽142中的第一PCB 102。还示出了根据一个实施例的耦合到导电管脚132之一的着陆垫122之一，该导电管脚132之一耦合到着陆垫144之一，以提供第一PCB 102和第二PCB 104之间的3D电耦合。
图1E描绘了根据一个实施例的通过着陆垫122与第二PCB 104互连的第一PCB 102的例示性局部透视图。根据一个实施例，着陆垫122可以通过多个导电指150连接到一个或多个平面148（图1C中所示）。根据一个实施例，多个导电指可以部分地延伸穿过第一表面108（图1D中所示）和第二表面110（图1D中所示）之间的第一PCB 102。
图1F描绘了根据一个实施例的从第二PCB 104的其余部分剥离出的一个或一个或多个平面146以及从第一PCB 102的其他部分剥离出的一个或多个平面148的例示性分解图。根据一个实施例，导电管脚132连接或耦合到一个或多个平面146，着陆垫122连接到导电指150，其被用于将一个或多个平面148电耦合到着陆垫122。尽管一个或多个平面146和148被描绘为平面，但是在一个实施例中，一个或多个平面146和一个或多个平面148是集成在第一PCB 102和/或第二PCB 104内的迹线图案，其根据一个实施例用于将第二PCB 104上的组件之间的信号被发送到第一PCB 102上的组件。与传统的PCB到PCB连接不同，根据一个实施例，图1F中描绘的实施例在第一PCB 102（例如，子卡）和第二PCB 104（例如，母端口）之间提供了通用且统一的参考平面。
除了别的以外，图1A-1F的实施例（以及下面描述的实施例）可以为PCB布局、PCB布线、PCB到PCB对接、组件到PCB对接、信号完整性和噪声控制等技术领域提供许多优点。根据各种实施例，可以通过所公开的3D PCB接口的实施例来实现的特定优点包括但不限于信号完整性、电源完整性、抗噪声性、上下文密度、PCB布线灵活性以及对于减少PCB形状因数的可能性。
所公开实施例的一些特性改善了PCB到PCB接口中的信号完整性。例如，一个或多个导电平面148可以包括统一的参考平面，其可以减少或减轻由于参考平面的缺少引起的反射和串扰。在现有技术中，即使在工业中使用的现有技术的卡边缘连接器中，也很少使用参考平面。因此，根据一个实施例，多个着陆垫122使包括和电耦合到一个或多个导电平面148能够实现，这可以减少反射和串扰。
此外，根据各种实施例，多个着陆垫122使在PCB之间、封装与PCB之间和PCB与电缆之间的更“直接连接”能够实现。这种直接连接减少了与导电管脚126类似的通孔和导电管脚的使用。减少通孔的使用并减少类似于导电管脚126的导电管脚的使用可以导致更短的信号路径，这导致减小的串扰和减小的反射。
用于高频信号的信号路径的导体的物理特性可能影响电源完整性。通常，导体的电容随宽度增大，导体的随宽度减小而增大，和导体的电阻增大并且宽度减小。导电管脚126被制造得很窄，使得可以向RAM DIMM提供多个信号和从RAM DIMM接收多个信号。使用中的导电管脚126的窄尺寸通常是非常电感的并且高电阻的。当导电管脚126用于供电时，导电管脚126的电感影响并加剧同时开关噪声，这导致功率输送网络（“PDN”）中的显著的动态电压（“IR”）降。当导电管脚126用于供电时，导电管脚126的高电阻引起可观的静态IR降。当与着陆垫（例如，着陆垫124）进行接触时，导电管脚126管脚的电感的不利影响变得更糟。因为着陆垫124是宽的，所以着陆垫124将具有比导电管脚126更高的电容，并且着陆垫124的电容与导电管脚126的电感的组合可以引起PDN中的共振，这可能需要额外的解耦帽来改进。
根据各种实施例，与使用诸如导电管脚126的管脚为第一PCB 102提供电力相比，着陆垫124和一个或多个导电平面148提供更宽的触点，其电阻较小、电感较小、并且减少/消除着陆垫电感，以通过现有技术来产生改善的PDN功率完整性。
在传统的PCB到PCB连接中或在传统的电缆到PCB连接中，设置噪声敏感网（诸如用于双倍数据速率（“DDR”）RAM的电压参考网和晶体输入/输出网）是困难的。因为时钟/晶体信号和电压基准与快速变化的控制信号和数据信号相邻被发送，所以时钟抖动和电压基准损坏是对于DDR RAM操作一直存在的未决问题，并且是在增大时钟、控制信号和数据信号速度上的限制。根据各种实施例，所公开的3D PCB接口可以使噪声敏感网（例如，时钟和电压参考）与高速信号隔开/隔离能够实现，这在物理上增强了连接的抗干扰性。
用于减轻串扰的现有解决方案涉及在一个PCB与另一PCB之间包含更多的管脚，以降低连接器中的信号与接地比。更多管脚导致连接器下方区域中的更大拥塞。为了减轻布线拥塞，采用了更大的连接器，这可能给PCB布局施加额外的布线困难。所公开的3D PCB接口利用PCB板的相对未使用尺寸（例如，底部边缘114）中的接触垫（例如，着陆垫122），因此增加了更多的触点而不增大PCB板上的布线拥塞。
根据一个实施例，所公开的3D PCB接口使得信号能够被发送到平行于PCB的顶部和底部的平面以及与PCB的顶部和底部正交的平面，从而改善了PCB布线灵活性。
所公开的3D PCB接口（例如，着陆垫122、导电指150和/或一个或多个导电平面148）增大了第一PCB 102和第二PCB 104之间的触点的总数，同时保持相同形状因数。因此，根据一个实施例，在不增大现有PCB的尺寸的情况下，可以实现每单位体积更多的电触点。通过采用所公开的3D PCB接口，保持与现有PCB封装上使用的触点的数量相同数量的触点将导致PCB封装的尺寸减少，因为每单位体积有更多触点可用。
图2A、2B和2C示出了根据另一个实施例的具有3D PCB接口的PCB 200的透视图。根据一个实施例，PCB 200可以用作用于例如主板和一个或多个外围装置之间的电缆接口的电连接器。根据各种实施例，PCB 200提供可在用于各种通信标准的连接器中使用的多维连接，所述通信标准包括但不限于SCSI（小型计算机系统接口）、SAS（串行连接SCSI）、PCIe（高速外围部件互连）、NVMe（高速非易失性存储器）、SATA（串行ATA（高级技术附件））、USB和火线。
根据一个实施例，PCB 200包括横向地与第二表面204相对的第一表面202。根据一个实施例，第二表面204通过在第一表面202和第二表面204之间形成关于PCB 200的外围的边缘的厚度206与第一表面202隔开。根据一个实施例，PCB 200可以包括第一边缘208、第二边缘210、第三边缘212。根据一个实施例，第一边缘208可以包括第一导电平面214，其可以耦合到多个着陆垫216。根据一个实施例，第一导电平面214可以是侧电源平面，并且多个着陆垫216可以是顶部电源着陆垫。根据一个实施例，第二边缘210可以包括电耦合到多个着陆垫220的第二导电平面218。根据一个实施例，第二导电平面218可以是侧接地平面，并且多个着陆垫220可以是顶部接地着陆垫。根据一个实施例，多个着陆垫220可以设置在多个着陆垫221之间，多个着陆垫221被配置为提供例如高速输入输出（“HSIO”）接口。根据一个实施例，在多个着陆垫221之间交织接地着陆垫220可以减少由多个着陆垫221承载的信号之间的串扰。根据一个实施例，第三边缘212可以包括第三平面222，其电耦合到多个着陆垫224。根据一个实施例，第三平面222和多个着陆垫224可用于耦合PCB 200和主板之间的灵敏度网。
图2C描绘了根据一个实施例的PCB 200的部分透明图示，来示出可设置在PCB 200内的多个内部导电平面。根据一个实施例，多个内部导电平面可以从PCB 200的外围耦合到着陆垫（例如，着陆垫216、220、221、224）和侧面导电平面（例如，导电平面214、218、222）。根据一个实施例，PCB 200包括第一内部导电平面226、第二内部导电平面228、第三内部导电平面230和第四内部导电平面232。根据各种实施例，第一、第二、第三和第四内部导电平面226、228、230和232中的每一个可以实现为电源平面、接地平面、参考平面、敏感网平面等。根据各种实施例，可以在PCB 200的内部设置更多或更少的平面。
图3A和3B描绘了根据一个实施例的系统300的图示，其包括PCB 200和PCB 302之间的多个边缘到边缘的连接。根据各种实施例，PCB 200的各种外围导电平面和着陆垫可以与设置在PCB 302内的一个或多个导电平面304对接。根据一个实施例，PCB 200的导电平面可以通过多个导电管脚306耦合到一个或多个导电平面304。
图4A、4B和4C描绘了系统400的图示，其包括与本公开的实施例一致的使用3D边缘到边缘耦合电和物理耦合到第二PCB 404的第一PCB 402。根据一个实施例，第一PCB 402具有与第二表面408横向相对的第一表面406，并且通过在第一表面406和第二表面408之间形成围绕第一PCB 402的周边的边缘的厚度隔开。系统400示出了根据一个实施例的第一PCB402的两个边缘可以用于与第二PCB 404对接。系统400还示出了根据一个实施例的第一PCB402可以与形成在第二PCB 404中的凹槽410中的第二PCB 404对接。根据一个实施例，第一PCB 402可以通过多个导电管脚412耦合到第二PCB 404。根据一个实施例，第一PCB 402可以包括沿第一边缘416设置的多个着陆垫414，并且可以包括沿第二边缘420设置的多个着陆垫418。根据一个实施例，多个着陆垫414可以执行第一功能（例如，电源、接地、HSIO），并且多个着陆垫418可以执行用于第一PCB 402的第二功能（例如，电源、接地、HSIO）。
图5描绘了系统500的图示，其包括与本公开的实施例一致的使用3D边缘到边缘耦合电和物理耦合到第二PCB 504的第一PCB 502。根据一个实施例，第二PCB 504包括一个或多个导电平面506和着陆垫507，第一PCB 502利用着陆垫508电耦合到着陆垫507。根据一个实施例，第二PCB 504包括凹槽，第一PCB 502可以插入该凹槽中。根据一个实施例，第一PCB502包括第一边缘514，其通过着陆垫507和着陆垫508电耦合到第二PCB 504的第一边缘516。系统500示出了根据一个实施例的第一PCB 502的一个边缘可以用于与第二PCB 504对接。
第一PCB 502可以包括一个或多个紧固机构，以使第一PCB 502保持与第二PCB504的电连接。在一个实施例中，紧固机构使第一PCB 502能够通过在一个轴（例如，X轴）的方向上滑动而与第二PCB 504配合，同时限制第一PCB 502在其他轴上移动。根据一个实施例，第一PCB 502可以包括第一孔518和第二孔520，其耦合或配合球形定位器或其他紧固机构，其减少第一PCB无意中从第二PCB 504滑离的可能性。尽管在附图中没有明确地示出用于其他PCB到PCB接口，但是应该理解的是，根据各种实施例，所公开的紧固机构或另一其他类型的机械连接器/连接或其他机械紧固机构中的任何一个可以利用PCB到PCB接口的任何本文公开的实施例来实现。
图6是根据一个实施例的可以通过将本公开的3D PCB接口（例如，边缘着陆垫）添加到RAM DIMM来实现的潜在串扰改善的例示性曲线600。曲线600包括代表频率的x轴和代表串扰的y轴（用分贝（“dB”）为单位测量）。根据一种实现，DIMM中信号m3（使用传统的DIMM连接器）与信号m4（使用所公开的3D PCB接口）的串扰（例如，对于交叉通道信号干扰源（aggressor））的差异在大约2.67千兆赫兹（“GHz”）约为59dB。FEXT（远端串扰）是在信号传播的接收器端相对于干扰发射器测量的串扰。
图7是例示性曲线700，其示出信号反射减少，其可对于实施与本发明一致的技术的DIMM被实现。曲线700包括代表频率的x轴和代表反射的y轴（以dB为单位测量）。根据一种实现，DIMM中信号m1（使用传统DIMM连接器）与信号m2（使用所公开的3D PCB接口）的反射差异在大约2.67千兆赫（“GHz”）约为1.3dB。
图8是根据本文描述的至少一个实施例的用于制造具有与其他印刷电路板的3D互连的印刷电路板的例示性方法800的高级逻辑流程图。该方法开始于操作802。
在操作804，根据一个实施例，方法800包括形成印刷电路板，其具有第一表面和与第一表面横向相对并且以形成边缘的厚度与第一表面隔开的第二表面。
在操作806，根据一个实施例，方法800包括在印刷电路板的边缘上设置多个着陆垫。
方法800结束于操作808。
图9是根据本文描述的至少一个实施例的配备有半导体封装的例示性的基于处理器的装置900的框图，其包括至少一个3D PCB接口（诸如以上参照图1A至图5描述的）。以下详述提供了形成例示性的基于处理器的装置900的组件的简要的、通常的描述，装置900诸如智能电话、可穿戴计算装置、便携式计算装置或使用半导体封装的类似装置，其包括用于便于第一PCB（例如，PCB 102）和第二PCB（例如，PCB 104）之间的通信并且具有图1A到5中任何一个所示的特征的至少一个3D PCB接口。
基于处理器的装置900包括处理器电路910，其能够执行机器可读指令集、从存储装置930读取数据以及将数据写入存储装置930。相关领域的技术人员将领会所示实施例以及其他实施例可以用其他基于电路的装置配置来实践，包括便携式电子或手持电子装置，例如智能电话、便携式计算机、可穿戴计算机、基于微处理器或可编程的消费电子产品、个人计算机（“PC”）、网络PC、小型计算机、大型计算机等。
处理器电路910可以包括任何数量的硬连线或可配置电路，其中的一些或全部可以包括部分或全部设置在PC、服务器或者能够执行机器可读指令的其他计算系统中的电子组件、半导体装置和/或逻辑元件的可编程和/或可配置组合。基于处理器的装置900包括处理器电路910和总线或类似的通信链路916，其可通信地耦合并促进各种系统组件之间的信息和/或数据的交换，所述各种系统组件包括系统存储器920、一个或多个旋转数据存储装置930、和/或一个或多个固态存储装置932。基于处理器的装置900可以在本文中以单数形式被提及，但是这并不意味着将实施例限制于单个装置和/或系统，因为在某些实施例中，将存在多于一个基于处理器的装置900，其合并、包括或含有任何数量的可通信地耦合的、并列的或远程连网的电路或装置。
处理器电路910可包括任何数量、类型或组合的装置。有时，处理器电路910可以全部或部分地以半导体器件的形式实现，半导体器件诸如二极管、晶体管、电感器、电容器和电阻器。这样的实现可以包括但不限于任何当前或未来开发的单或多核处理器或微处理器，诸如：一个或多个片上系统（SOC）；中央处理单元（CPU）；数字信号处理器（DSP）；图形处理单元（GPU）；专用集成电路（ASIC）、可编程逻辑单元、现场可编程门阵列（FPGA）等。除非另有说明，否则图9中所示的各种块的构架和操作是常规设计。因此，本文不需要再进一步详细描述这些块，因为相关领域的技术人员可以理解它们。将基于处理器的装置900的至少一些组件互连的通信链路916可以采用任何已知的串行或并行总线结构或架构。通信链路916可以包括诸如印刷电路板的硬件，印刷电路板配置有本文公开的3D PCB接口的一个或多个实现。
系统存储器920可以包括只读存储器（“ROM”）918和随机存取存储器（“RAM”）924。ROM 918的一部分可以用于存储或以其他方式保留基本输入/输出系统（“BIOS”）922。BIOS922向基于处理器的装置900提供基本功能性，例如通过使处理器电路910加载一个或多个机器可读指令集。在实施例中，一个或多个机器可读指令集中的至少一些可以使处理器电路910的至少一部分提供、创建、产生、转换和/或用作专用的、特有的和特定的机器，例如文字处理机、数字图像获取机、媒体播放机、通信装置和类似的。RAM 924可以是SIMM或DIMM存储器模块，其包括一个或多个印刷电路板，印刷电路板配置有本文公开的3D PCB接口的一个或多个实现。
基于处理器的装置900可以包括一个或多个可通信地耦合的非暂态数据存储装置，诸如一个或多个硬盘驱动器930和/或一个或多个固态存储装置932。一个或多个数据存储装置930可以包括任何当前或未来开发的存储设备、网络和/或装置。这种数据存储装置930的非限制性示例可以包括但不限于任何当前或未来开发的非暂态存储设备或装置，诸如一个或多个磁存储装置、一个或多个光存储装置、一个或多个电阻存储装置、一个或多个分子存储装置、一个或多个量子存储装置或其各种组合。在一些实现中，一个或多个数据存储装置930可以包括一个或多个可移动存储装置，诸如一个或多个非易失性驱动器、非易失性存储器、非易失性存储单元或能够与基于处理器的装置900可通信地耦合和从其解耦的类似设备或装置。
一个或多个数据存储装置930和/或一个或多个固态存储装置932可以包括将相应的存储装置或系统通信地耦合到通信链路916的接口或控制器（未示出）。一个或多个数据存储装置930可以存储、保留或以其他方式含有机器可读指令集、数据结构、程序模块、数据存储、数据库、逻辑结构和/或对处理器电路910有用的其他数据和/或在处理器电路910上执行的或由其执行的一个或多个应用程序。在一些实例中，一个或多个数据存储装置930可以可通信地耦合到处理器电路910，例如经由通信链路916或经由一个或多个有线通信接口（例如，通用串行总线或USB）；一个或多个无线通信接口（例如，蓝牙®、近场通信或NFC）；一个或多个有线网络接口（例如，IEEE 802.3或以太网）；和/或一个或多个无线网络接口（例如，IEEE 802.11或WiFi®）。一个或多个有线通信接口可以包括具有一个或多个印刷电路板的连接器或电缆，印刷电路板被配置有本文公开的3D PCB接口的一个或多个实现。
机器可读指令集938和其他程序、应用程序、逻辑集和/或模块940可以全部或部分地被存储在系统存储器920中。这样的指令集938可以被全部或部分地从一个或多个数据存储装置930和/或固态存储装置932转移。指令集938可以在由处理器电路910执行期间被全部或部分地加载、存储或以其他方式保留在系统存储器920中。机器可读指令集938可以包括机器可读和/或处理器可读代码、指令或能够提供本文所述的语音指导功能和能力的类似逻辑。
系统用户可以使用一个或多个可通信地耦合的输入装置950向基于处理器的装置900提供、输入或以其他方式供应命令（例如，选择、应答、确认和类似的）以及信息和/或数据（例如，主题标识信息、颜色参数）。一个或多个可通信地耦合的输入装置950可以对基于处理器的装置900本地或与基于处理器的装置900远离布置。输入装置950可以包括一个或多个：文本输入装置951（例如，键盘）；指示装置952（例如，鼠标、轨迹球、触摸屏）；音频输入装置953；视频输入装置954；和/或生物测定输入装置955（例如，指纹扫描仪、面部识别、虹膜打印扫描仪、语音识别电路）。在实施例中，一个或多个输入装置950中的至少一些可以包括有线或无线接口，其将输入装置950可通信地耦合到基于处理器的装置900。
系统用户可以经由一个或多个输出装置960从基于处理器的装置900接收输出。在至少一些实现中，一个或多个输出装置960可以包括但不限于一个或多个：生物测定输出装置961；视觉输出或显示装置962；触觉输出装置963；音频输出装置964，或其组合。在实施例中，一个或多个输出装置960中的至少一些可以包括与基于处理器的装置902的有线或无线可通信耦合。
为方便起见，网络接口970、处理器电路910、系统存储器920、一个或多个输入装置950和一个或多个输出装置960被示为经由通信链路916彼此可通信地耦合，从而提供上述组件之间的连接性。在备选实施例中，上述组件可以采用与图9中所示的方式不同的方式通信地耦合。例如，上述组件中的一个或多个可以直接耦合到其他组件，或者可以经由一个或多个中间组件（未示出）彼此耦合。在一些实施例中，可以省略通信链路916的全部或一部分，并且使用合适的有线或无线连接将组件彼此直接耦合。
另外，已经参考以上附图和所附示例进一步描述了实施例的操作。一些附图可包括逻辑流程。尽管本文呈现的这些附图可以包括特定的逻辑流程，但是可以领会逻辑流程仅提供可以如何实现本文描述的一般功能性的示例。此外，除非另有指示，否则给定的逻辑流程不一定必须以所呈现的顺序执行。实施例不限于本上下文。
本文已经描述了各种特征、方面和实施例。如由本领域技术人员将理解的，特征、方面和实施例易于被彼此组合以及易于变化和修改。因此，本公开应被视为包含这样的组合、变化和修改。因此，本发明的广度和范围不应受任何上述示例性实施例所限制，而应仅根据所附权利要求及其等同物来限定。
本文已采用的术语和表达被用作描述的术语而非限制的术语，并且在使用这些术语和表达时，无意排除所示和所述特征的任何等同物（或其部分），并且认识到在权利要求的范围内各种修改是可能的。因此，权利要求旨在涵盖所有这些等同物。本文已经描述了各种特征、方面和实施例。如由本领域技术人员将理解的，特征、方面和实施例易于被彼此组合以及易于变化和修改。因此，本公开应被视为包含这样的组合、变化和修改。
贯穿本说明书对“一个实施例”、“实施例”或“实现”的引用意味着结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“在实施例中”不一定都指同一个的实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何合适的方式组合。
如本文的任何实施例中所使用的，术语“逻辑”可以指的是被配置为执行任何前述操作的应用程序、软件、固件和/或电路。软件可以实施为记录在非暂态计算机可读存储介质上的软件包、代码、指令、指令集和/或数据。固件可以实施为硬编码在存储器装置中（例如，非易失性）的代码、指令或指令集和/或数据。
如在本文的任何实施例中所使用的“电路”可以例如单独地或以任何组合包括硬连线电路、可编程电路、状态机电路、逻辑和/或固件，其存储由可编程电路执行的指令。电路可以实施为集成电路，例如集成电路芯片。在一些实施例中，电路可以至少部分地形成在存储器控制器内，其执行与本文描述的功能性相对应的代码和/或指令集（例如，软件、固件等），因此将通用处理器转换到专用处理环境中来执行本文描述的一个或多个操作。在一些实施例中，存储器控制器电路或其他系统的各种组件和电路可以组合在片上系统（SoC）架构中。
本文描述的操作的实施例可以在其上存储有指令的计算机可读存储装置中实现，所述指令在被一个或多个处理器执行时执行所述方法。处理器可以包括例如处理单元和/或可编程电路。存储装置可以包括机器可读存储装置，其包括任何类型的有形、非暂态存储装置，例如，包括软盘、光盘、紧致盘只读存储器（CD-ROM）、可复写紧致盘（CD-RW）、和磁光盘的任何类型的盘、诸如只读存储器（ROM）的半导体装置、诸如动态和静态RAM的随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、非易失性存储器、磁卡或光卡、或适用于存储电子指令的任何类型的存储装置。
在一些实施例中，硬件描述语言（HDL）可用于指定用于本文描述的各种逻辑和/或电路的电路和/或逻辑实现。例如，在一个实施例中，硬件描述语言可以符合或与非常高速的集成电路（VHSIC）硬件描述语言（VHDL）兼容，这可以实现本文描述的一个或多个电路和/或逻辑的半导体制造。VHDL可以符合或兼容IEEE标准1076-1987、IEEE标准1076.2、IEEE1076.1、VHDL-2006的IEEE草案3.0、VHDL-2008的IEEE草案4.0和/或其他版本的IEEEVHDL标准和/或其他硬件描述标准。
在一些实施例中，Verilog硬件描述语言（HDL）可用于指定用于本文描述的各种逻辑和/或电路的电路和/或逻辑实现。例如，在一个实施例中，HDL可以符合或兼容IEEE标准62530-2011：日期为2011年7月7日的SystemVerilog-统一硬件设计、规范和验证语言；IEEEStd 1800TM-2012：2013年2月21日发布的对于SystemVerilog统一硬件设计、规范和验证语言的IEEE标准；IEEE标准1364-2005：日期为2006年4月18日的对于Verilog硬件描述语言的IEEE标准和/或其他版本的Verilog HDL和/或SystemVerilog标准。
本发明还包括如下技术方案：
技术方案1. 一种印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面与所述第一表面隔开形成边缘的厚度；以及
多个着陆垫，设置在所述边缘上并且电耦合到所述印刷电路板的一个或多个导电迹线或导电平面。
技术方案2. 如技术方案1所述的印刷电路板，其中所述多个着陆垫要将所述一个或多个导电迹线或导电平面电耦合到电子信号的一个或多个外部源。
技术方案3. 如技术方案1所述的印刷电路板，其中所述多个着陆垫是多个第一着陆垫，其中所述边缘是第一边缘，其中所述第二表面以形成第二边缘的厚度与所述第一表面隔开，其中所述印刷电路板还包括：
设置在所述第二边缘上的至少一个第二着陆垫，其中所述至少一个第二着陆垫电耦合到所述一个或多个导电迹线或导电平面。
技术方案4. 如技术方案1所述的印刷电路板，其中所述多个着陆垫要将所述印刷电路板电耦合到第二印刷电路板的多个导电管脚，以将一个或多个信号路径从所述印刷电路板延伸到所述第二印刷电路板。
技术方案5. 如技术方案1所述的印刷电路板，其中所述多个着陆垫是多个第一着陆垫，其中所述印刷电路板还包括：
设置在所述第一表面上的多个第二着陆垫；以及
设置在所述第二表面上的多个第三着陆垫。
技术方案6. 如技术方案5所述的印刷电路板，其中所述多个第二着陆垫要电接触由第二印刷电路板承载的多个第一导电管脚，其中所述多个第三着陆垫要电接触由所述第二印刷电路板承载的多个第二导电管脚。
技术方案7. 如技术方案1所述的印刷电路板，其中所述第一表面承载多个第一存储器模块，其中所述第二表面承载多个第二存储器模块，其中所述一个或多个导电迹线或导电平面至少部分地将所述多个第一存储器模块和所述多个第二存储器模块电耦合到所述多个着陆垫。
技术方案8. 如技术方案1所述的印刷电路板，其中所述一个或多个导电迹线或导电平面包括电源平面或参考平面中的一个或多个。
技术方案9. 如技术方案1所述的印刷电路板，其中所述印刷电路板是用于将第一计算装置耦合到第二计算装置的通信电缆连接器的一部分。
技术方案10. 一种印刷电路板系统，包括：
第一印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面以形成第一边缘的第一厚度与所述第一表面隔开；以及
设置在所述第一印刷电路板上的多个第一着陆垫；以及
可附接到所述第一印刷电路板的第二印刷电路板，包括：
第三表面；
与所述第三表面横向相对的第四表面，所述第四表面以形成第二边缘的第二厚度与所述第三表面隔开；以及
设置在所述第二边缘上并且耦合到所述印刷电路板的一个或多个导电迹线或导电平面的多个第二着陆垫。
技术方案11. 如技术方案10所述的印刷电路板系统，其中所述第一印刷电路板是主板并且所述第二印刷电路板是存储器模块印刷电路板。
技术方案12. 如技术方案10所述的印刷电路板系统，其中所述第一印刷电路板是主板并且所述第二印刷电路板是通信电缆连接器的一部分。
技术方案13. 如技术方案10所述的印刷电路板系统，还包括：
所述第一表面中的槽，其中所述多个第一着陆垫设置在所述第一印刷电路板的所述第一表面的所述槽中，其中所述槽用于容纳所述第二印刷电路板的所述第二边缘，以将所述多个第一着陆垫电耦合到所述多个第二着陆垫。
技术方案14. 如技术方案13所述的印刷电路板系统，还包括：
附接到所述多个第一着陆垫或所述多个第二着陆垫的多个导电管脚，以便于将所述多个第一着陆垫电耦合到所述多个第二个着陆垫。
技术方案15. 如技术方案10所述的印刷电路板系统，其中所述多个第一着陆垫设置在所述第一印刷电路板的所述第一边缘上，以能够实现与设置在所述第二印刷电路板的所述第二边缘上的所述多个第二着陆垫进行边缘到边缘电耦合。
技术方案16. 如技术方案10所述的印刷电路板系统，还包括：
通过所述第一印刷电路板的所述第一厚度的所述第一表面和第二表面中的凹槽，所述凹槽用于容纳所述第二印刷电路板，所述凹槽包括由所述第一厚度形成的至少3个边缘。
技术方案17. 如技术方案16所述的印刷电路板系统，其中所述第一边缘是所述第一印刷电路板的所述凹槽的所述至少3个边缘中的一个。
技术方案18. 一种印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面以形成第一边缘的第一厚度与所述第一表面隔开；以及
设置在所述印刷电路板上的多个第一着陆垫，用于电耦合到设置在可附接到所述印刷电路板的第二印刷电路板的第二边缘上的多个第二着陆垫。
技术方案19. 如技术方案18所述的印刷电路板，其中所述印刷电路板是主板并且所述第二印刷电路板是存储器模块印刷电路板。
技术方案20. 如技术方案18所述的印刷电路板，其中所述印刷电路板是主板并且所述第二印刷电路板是通信电缆连接器的一部分。
技术方案21. 如技术方案18所述的印刷电路板，还包括：
所述第一表面中的槽，其中所述多个第一着陆垫设置在所述印刷电路板的所述第一表面的所述槽中，其中所述槽用于容纳所述第二印刷电路板的所述第二边缘，以将所述多个第一着陆垫电耦合到所述多个第二着陆垫。
技术方案22. 如技术方案18所述的印刷电路板，其中所述多个第一着陆垫设置在所述印刷电路板的所述第一边缘上，以能够实现与设置在所述第二印刷电路板的所述第二边缘上的所述多个第二着陆垫进行边缘到边缘电耦合。
技术方案23. 一种方法，包括：
形成印刷电路板，所述印刷电路板具有第一表面和与所述第一表面横向相对并且以形成边缘的厚度与所述第一表面隔开的第二表面；以及
在所述印刷电路板的所述边缘上设置多个着陆垫。
技术方案24. 如技术方案23所述的方法，其中所述多个着陆垫被电耦合到所述印刷电路板的一个或多个导电迹线或导电平面，所述一个或多个导电迹线或导电平面要将所述多个着陆垫电耦合到由所述印刷电路板承载的一个或多个电子元件。
技术方案25. 如技术方案24所述的方法，其中所述一个或多个电子组件包括存储器管芯。
技术方案26. 如技术方案23所述的方法，其中所述多个着陆垫是多个第一着陆垫，其中所述印刷电路板是第一印刷电路板，所述方法还包括：
在所述第一表面上和所述第二表面上设置多个第二着陆垫以电耦合到由第二印刷电路板承载的导电管脚，其中所述第二印刷电路板是用于台式计算机、膝上型计算机、移动装置、智能电话或连网装置之一的主板。
示例
本公开的示例包括诸如存储控制器的主题材料、与改善存储器阵列读取速率相关的方法和系统，如下所述。
示例1.根据该示例，提供了一种印刷电路板。印刷电路板可包括第一表面；与第一表面横向相对的第二表面，第二表面与第一表面隔开形成边缘的厚度；以及多个着陆垫，设置在边缘上并且电耦合到印刷电路板的一个或多个导电迹线或导电平面。
示例2.该示例包括示例1的元件，其中多个着陆垫将一个或多个导电迹线或导电平面电耦合到电子信号的一个或多个外部源。
示例3.该示例包括示例1的元件，其中多个着陆垫是多个第一着陆垫，其中边缘是第一边缘，其中第二表面以形成边缘的厚度第一表面隔开，其中印刷电路板还包括设置在第二边缘上的至少一个第二着陆垫，其中至少一个第二着陆垫被电耦合到一个或多个导电迹线或导电平面。
示例4.该示例包括示例1的元件，其中多个着陆垫要将印刷电路板电耦合到第二印刷电路板的多个导电管脚，以将一个或多个信号路径从印刷电路板延伸到第二块印刷电路板。
示例5.该示例包括示例1的元件，其中多个着陆垫是多个第一着陆垫，其中印刷电路板还包括设置在第一表面上的多个第二着陆垫；以及被设置在第二表面上的多个第三着陆垫。
示例6.该示例包括示例1的元件，其中多个第二着陆垫要电接触由第二印刷电路板承载的多个第一导电管脚，其中多个第三着陆垫要电接触由第二印刷电路板承载的多个第二导电管脚。
示例7.该示例包括示例1的元件，其中第一表面承载多个第一存储器模块，其中第二表面承载多个第二存储器模块，其中一个或多个导电迹线或导电平面至少部分地将多个第一存储器模块和多个第二存储器模块电耦合到多个着陆垫。
示例8.该示例包括示例1的元件，其中一个或多个导电迹线或导电平面包括电源平面或参考平面中的一个或多个。
示例9.该示例包括示例1的元件，其中印刷电路板是用于将第一计算装置耦合到第二计算装置的通信电缆连接器的一部分。
示例10.根据该示例，提供了一种印刷电路板系统。印刷电路板系统可包括第一印刷电路板。第一印刷电路板可包括第一表面；与第一表面横向相对的第二表面，第二表面以形成第一边缘的第一厚度与第一表面隔开；以及设置在第一印刷电路板上的多个第一着陆垫。印刷电路板系统可包括可附接到第一印刷电路板的第二印刷电路板。第二印刷电路板可包括第三表面；与第三表面横向相对的第四表面，第四表面以形成第二边缘的第二厚度与第三表面隔开；设置在第二边缘上并且耦合到印刷电路板的一个或多个导电迹线或导电平面的多个第二着陆垫。
示例11.该示例包括示例10的元件，其中第一印刷电路板是主板并且第二印刷电路板是存储器模块印刷电路板。
示例12.该示例包括示例10的元件，其中第一印刷电路板是主板并且第二印刷电路板是通信电缆连接器的一部分。
示例13.该示例包括示例10的元件，还包括第一表面中的槽，其中多个第一着陆垫设置在第一印刷电路板的第一表面的槽中，其中槽用于容纳第二印刷电路板的第二边缘，以将多个第一着陆垫电耦合到多个第二着陆垫。
示例14.该示例包括示例13的元件，还包括附接到多个第一着陆垫或多个第二着陆垫的多个导电管脚，以便于将多个第一着陆垫电耦合到多个第二个着陆垫。
示例15.该示例包括示例10的元件，其中多个第一着陆垫设置在第一印刷电路板的第一边缘上，以能够实现与设置在第二印刷电路板的第二边缘上的多个第二着陆垫进行边缘到边缘电耦合。
示例16.该示例包括示例10的元件，还包括通过第一印刷电路板的第一厚度的第一表面和第二表面中的凹槽，凹槽用于容纳第二印刷电路板，凹槽包括由第一厚度形成的至少3个边缘。
示例17.该示例包括示例16的元件，其中第一边缘是第一印刷电路板的凹槽的至少3个边缘中的一个。
例18.根据这个例子，提供了一种印刷电路板。印刷电路板可包括第一表面；与第一表面横向相对的第二表面，第二表面以形成边缘的厚度与第一表面隔开；以及设置在印刷电路板上的多个第一着陆垫，用于电耦合到设置在可附接到印刷电路板的第二印刷电路板的第二边缘上的多个第二着陆垫。
示例19.该示例包括示例18的元件，其中印刷电路板是主板并且第二印刷电路板是存储器模块印刷电路板。
示例20.该示例包括示例18的元件，其中印刷电路板是主板并且第二印刷电路板是通信电缆连接器的一部分。
示例21.该示例包括示例18的元件，还包括第一表面中的槽，其中多个第一着陆垫设置在第一印刷电路板的第一表面的槽中，其中槽用于容纳第二印刷电路板的第二边缘，以将多个第一着陆垫电耦合到多个第二着陆垫。
示例22.该示例包括示例18的元件，其中多个第一着陆垫设置在第一印刷电路板的第一边缘上，以能够实现与设置在第二印刷电路板的第二边缘上的多个第二着陆垫进行边缘到边缘电耦合。
示例23.根据该示例，提供了一种方法。该方法可以包括形成印刷电路板，其具有第一表面和与第一表面横向相对并且以形成边缘的厚度与第一表面隔开的第二表面；并且在印刷电路板的边缘上设置多个着陆垫。
示例24.该示例包括示例23的元件，其中多个着陆垫被电耦合到印刷电路板的一个或多个导电迹线或导电平面，一个或多个导电迹线或导电平面要将多个着陆垫电耦合到由印刷电路板承载的一个或多个电子部件。
示例25.该示例包括示例24的元件，其中一个或多个电子组件包括存储器管芯。
示例26.该示例包括示例23的元件，其中多个着陆垫是多个第一着陆垫，其中印刷电路板是第一印刷电路板，该方法还可以包括在第一表面上和第二表面上设置多个第二着陆垫以电耦合到由第二印刷电路板承载的导电管脚，其中第二印刷电路板是用于台式计算机、膝上型计算机、移动装置、智能电话或连网装置之一的主板。
示例27.根据该示例，提供了一种印刷电路板。印刷电路板可包括第一表面；与第一表面横向相对的第二表面，第二表面以形成边缘的厚度与第一表面隔开；以及用于在印刷电路板的边缘上提供电互连的装置。
示例28.该示例包括示例27的元件，其中用于在印刷电路板的边缘上提供电互连的装置包括将印刷电路板的一个或多个导电迹线或导电平面电耦合到电子信号的一个或多个外部源。
示例29.该示例包括示例27的元件，其中用于在印刷电路板的边缘上提供电互连的装置包括多个第一着陆垫，其中边缘是第一边缘，其中第二表面以形成边缘的厚度与第一表面隔开，其中用于在印刷电路板的边缘上提供电互连的装置还可包括设置在第二边缘上的至少一个第二着陆垫，其中至少一个第二着陆垫电耦合到印刷电路板的一个或多个导电迹线或导电平面。
示例30.该示例包括示例27的元件，其中用于在印刷电路板的边缘上提供电互连的装置要将印刷电路板电耦合到第二印刷电路板的多个导电管脚，以将一个或多个信号路径从印刷电路板延伸到第二印刷电路板。
示例31.该示例包括示例27的元件，其中用于在印刷电路板的边缘上提供电互连的装置包括多个第一着陆垫，其中印刷电路板可以包括设置在第一个表面的多个第二着陆垫；以及设置在第二表面上的多个第三着陆垫。
示例32.该示例包括示例31的元件，其中多个第二着陆垫要电接触由第二印刷电路板承载的多个第一导电管脚，其中多个第三着陆垫要电接触由第二印刷电路板承载的多个第二导电管脚。
示例33.该示例包括示例27的元件，其中第一表面承载多个第一存储器模块，其中第二表面承载多个第二存储器模块，其中印刷电路板包括一个或多个导电迹线或导电平面以将多个第一存储器模块和多个第二存储器模块至少部分地电耦合到用于在印刷电路板的边缘上提供电互连的装置。
示例34.该示例包括示例27的元件，还包括：
一个或多个导电迹线或导电平面是电源平面或参考平面中的一个或多个。
示例35.该示例包括示例27的元件，其中印刷电路板是用于将第一计算装置耦合到第二计算装置的通信电缆连接器的一部分。
示例36.根据该示例，提供了一种装置，包括用于执行示例23至26中任一项的方法的装置。
示例37.根据该示例，提供了一种计算机可读存储装置，其上存储有指令，所述指令当由一个或多个处理器执行时导致包括根据示例23至26中任一项的方法的操作。
示例38.根据该示例，提供了根据示例10至17中任一个的印刷电路板系统，还包括处理器电路和网络接口。
本文已采用的术语和表达被用作描述的术语而非限制的术语，并且在使用这些术语和表达时，无意排除所示和所述特征的任何等同物（或其部分），并且认识到在权利要求的范围内各种修改是可能的。因此，权利要求书旨在涵盖所有这些等同物。

Claims (25)

1.一种印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面与所述第一表面隔开形成边缘的厚度；以及
多个着陆垫，设置在所述边缘上并且电耦合到所述印刷电路板的一个或多个导电迹线或导电平面。
2.如权利要求1所述的印刷电路板，其中所述多个着陆垫要将所述一个或多个导电迹线或导电平面电耦合到电子信号的一个或多个外部源。
3.如权利要求1所述的印刷电路板，其中所述多个着陆垫是多个第一着陆垫，其中所述边缘是第一边缘，其中所述第二表面以形成第二边缘的厚度与所述第一表面隔开，其中所述印刷电路板还包括：
设置在所述第二边缘上的至少一个第二着陆垫，其中所述至少一个第二着陆垫电耦合到所述一个或多个导电迹线或导电平面。
4.如权利要求1所述的印刷电路板，其中所述多个着陆垫要将所述印刷电路板电耦合到第二印刷电路板的多个导电管脚，以将一个或多个信号路径从所述印刷电路板延伸到所述第二印刷电路板。
5.如权利要求1所述的印刷电路板，其中所述多个着陆垫是多个第一着陆垫，其中所述印刷电路板还包括：
设置在所述第一表面上的多个第二着陆垫；以及
设置在所述第二表面上的多个第三着陆垫。
6.如权利要求5所述的印刷电路板，其中所述多个第二着陆垫要电接触由第二印刷电路板承载的多个第一导电管脚，其中所述多个第三着陆垫要电接触由所述第二印刷电路板承载的多个第二导电管脚。
7.如权利要求1所述的印刷电路板，其中所述第一表面承载多个第一存储器模块，其中所述第二表面承载多个第二存储器模块，其中所述一个或多个导电迹线或导电平面至少部分地将所述多个第一存储器模块和所述多个第二存储器模块电耦合到所述多个着陆垫。
8.如权利要求1所述的印刷电路板，其中所述一个或多个导电迹线或导电平面包括电源平面或参考平面中的一个或多个。
9.如权利要求1所述的印刷电路板，其中所述印刷电路板是用于将第一计算装置耦合到第二计算装置的通信电缆连接器的一部分。
10.一种印刷电路板系统，包括：
第一印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面以形成第一边缘的第一厚度与所述第一表面隔开；以及
设置在所述第一印刷电路板上的多个第一着陆垫；以及
可附接到所述第一印刷电路板的第二印刷电路板，包括：
第三表面；
与所述第三表面横向相对的第四表面，所述第四表面以形成第二边缘的第二厚度与所述第三表面隔开；以及
设置在所述第二边缘上并且耦合到所述印刷电路板的一个或多个导电迹线或导电平面的多个第二着陆垫。
11.如权利要求10所述的印刷电路板系统，其中所述第一印刷电路板是主板并且所述第二印刷电路板是存储器模块印刷电路板。
12.如权利要求10所述的印刷电路板系统，其中所述第一印刷电路板是主板并且所述第二印刷电路板是通信电缆连接器的一部分。
13.一种印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面以形成第一边缘的第一厚度与所述第一表面隔开；以及
设置在所述印刷电路板上的多个第一着陆垫，用于电耦合到设置在可附接到所述印刷电路板的第二印刷电路板的第二边缘上的多个第二着陆垫。
14.如权利要求13所述的印刷电路板，其中所述印刷电路板是主板并且所述第二印刷电路板是存储器模块印刷电路板。
15.如权利要求13所述的印刷电路板，其中所述印刷电路板是主板并且所述第二印刷电路板是通信电缆连接器的一部分。
16.如权利要求13所述的印刷电路板，还包括：
所述第一表面中的槽，其中所述多个第一着陆垫设置在所述印刷电路板的所述第一表面的所述槽中，其中所述槽用于容纳所述第二印刷电路板的所述第二边缘，以将所述多个第一着陆垫电耦合到所述多个第二着陆垫。
17.如权利要求13所述的印刷电路板，其中所述多个第一着陆垫设置在所述印刷电路板的所述第一边缘上，以能够实现与设置在所述第二印刷电路板的所述第二边缘上的所述多个第二着陆垫进行边缘到边缘电耦合。
18.一种方法，包括：
形成印刷电路板，所述印刷电路板具有第一表面和与所述第一表面横向相对并且以形成边缘的厚度与所述第一表面隔开的第二表面；以及
在所述印刷电路板的所述边缘上设置多个着陆垫。
19.如权利要求18所述的方法，其中所述多个着陆垫被电耦合到所述印刷电路板的一个或多个导电迹线或导电平面，所述一个或多个导电迹线或导电平面要将所述多个着陆垫电耦合到由所述印刷电路板承载的一个或多个电子元件。
20.如权利要求19所述的方法，其中所述一个或多个电子组件包括存储器管芯。
21.如权利要求18所述的方法，其中所述多个着陆垫是多个第一着陆垫，其中所述印刷电路板是第一印刷电路板，所述方法还包括：
在所述第一表面上和所述第二表面上设置多个第二着陆垫以电耦合到由第二印刷电路板承载的导电管脚，其中所述第二印刷电路板是用于台式计算机、膝上型计算机、移动装置、智能电话或连网装置之一的主板。
22.一种印刷电路板，包括：
第一表面；
与所述第一表面横向相对的第二表面，所述第二表面与所述第一表面隔开形成边缘的厚度；以及
用于在所述印刷电路板的边缘上提供电互连的部件。
23.一种包括用于执行如权利要求18至21中任一项的方法的部件的装置。
24.一种计算机可读存储装置，其上存储有指令，所述指令当由一个或多个处理器执行时导致操作包括：根据权利要求18至21中任一项的方法。
25.一种如权利要求10至12中的任一项的印刷电路板系统，还包括：
处理器电路；以及
网络接口。
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