CN221101698U - 一种改善主干阻抗连续性的nand闪存菊花链拓扑结构 - Google Patents

Abstract

本实用新型公开了一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，包括设置在电路板表层的主控芯片、多个NAND闪存芯片以及设置在电路板内部的用于连接主控芯片和各个NAND闪存芯片的线路，线路包括与主控芯片连接的主干线路，与NAND闪存芯片连接的分支线路，分支线路之间的副线路，主干线路另一端与相邻分支线路和副线路连接；主干线路的特征阻抗小于分支线路特征阻抗，且主干线路的特征阻抗小于副线路特征阻抗。本实用新型通过减小主干线路的特征阻抗，即在层叠确定的前提下，增加主干线路的线宽，使信号路径的阻抗趋于一致，从而改善容性负载造成的信号路径阻抗不连续，提高信号路径的阻抗连续性，从而减少信号的振铃。

Description

一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构

技术领域

本实用新型涉及电路板设计技术领域，更具体地说，是涉及一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构。

背景技术

印制电路板(Printed Circuit Board，PCB板)又称印刷电路板，是电子产品的物理支撑以及信号传输的重要组成部分。NAND FLASH是一种非易失性存储器(Non-VolatileMemory，NVM)技术，广泛应用于各种电子设备中，例如固态硬盘(SSD)、闪存卡和USB闪存驱动器等。又称之为NAND闪存，其中NAND全称为“NOT AND”，代表与非门。NAND FLASH是一种基于快速擦除和编程的闪存技术，具有高密度、低成本和快速读写的特点。存储密度通常比其他闪存技术更高，可以容纳更多的数据。此外，相对于传统的机械硬盘，NAND FLASH具有更快的读写速度和更低的功耗。这使得NAND FLASH在许多应用中成为首选的存储解决方案，如移动设备、嵌入式系统和数据中心等。

随着信号速率不断提升和负载NAND闪存芯片数量的增加，互连链路的非理想效应日益显著，主要表现在多负载的情况下，由于分支和负载芯片的影响，容性负载效应不可避免，容性效应会降低信号传输路径的有效特征阻抗，导致信号路径阻抗的不连续，进而造成信号的幅值在正常电平上下震荡，振铃的出现，可能会引起电路的时序问题或误触发，增加了高速多负载互连设计的风险。

以上不足，有待改进。

发明内容

为了解决现有技术中NAND闪存菊花链拓扑结构中容性效应会降低信号传输路径的有效特征阻抗，导致信号路径阻抗的不连续，进而造成信号的幅值在正常电平上下震荡，振铃的出现，可能会引起电路的时序问题或误触发，增加了高速多负载互连设计的风险的问题，本实用新型提供一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构。

本实用新型技术方案如下所述：

一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，包括设置在电路板表层的主控芯片、多个NAND闪存芯片以及设置在电路板内部的用于连接所述主控芯片和各个所述NAND闪存芯片的线路，所述线路包括与所述主控芯片连接的主干线路，与所述NAND闪存芯片连接的分支线路，所述分支线路之间的副线路，所述主干线路另一端与相邻所述分支线路和所述副线路连接；所述主干线路的特征阻抗小于所述分支线路特征阻抗，且所述主干线路的特征阻抗小于所述副线路特征阻抗。

上述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，所述主控芯片通过过孔与所述主干线路连接。

上述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，所述主干线路与相邻所述分支线路之间、所述主干线路与相邻所述副线路之间均通过过孔连接。

上述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，所述分支线路与所述副线路通过过孔连接。

上述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，各个所述分支线路的特征阻抗相等。

进一步，所述分支线路的特征阻抗与所述副线路的特征阻抗相等。

进一步，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.6至0.8倍。

进一步，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.8倍。

进一步，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.7倍。

进一步，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.6倍。

根据上述方案的本实用新型，其有益效果在于，本实用新型通过减小主干线路的特征阻抗，即在层叠确定的前提下，增加主干线路的线宽，使信号路径的阻抗趋于一致，从而改善容性负载造成的信号路径阻抗不连续，提高信号路径的阻抗连续性，从而减少信号的振铃。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的拓扑结构示意图；

图2为现有技术中当Z3＝Z1＝Z2＝50Ω时的仿真波形示意图；

图3为本实用新型的拓扑结构示意图；

图4为本实用新型中当Z1＝Z2＝50Ω，Z3＝0.8×Z1＝40Ω时的仿真波形图；

图5为本实用新型中当Z1＝Z2＝50Ω，Z3＝0.7×Z1＝350Ω时的仿真波形图；

图6为本实用新型中当Z1＝Z2＝50Ω，Z3＝0.6×Z1＝30Ω时的仿真波形图；

图7为微带线阻抗计算结构图；

图8为带状线阻抗计算结构图。

其中，图中各附图标记：1、主控芯片；2、NAND闪存芯片；3、主干线路；4、分支线路；5、副线路；6、过孔。

具体实施方式

为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

需要说明的是，当部件被称为“固定”或“设置”或“连接”另一个部件，它可以直接或者间接位于该另一个部件上。术语“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置为基于附图所示的方位或位置，仅是为了便于描述，不能理解为对本技术方案的限制。术语“第一”、“第二”等仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多”的含义是二或二以上，除非另有明确具体的限定。“若干”的含义是一或一以上，除非另有明确具体的限定。

如图1所示，本实用新型一个实施例中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，包括设置在电路板表层的主控芯片1、多个NAND闪存芯片2以及设置在电路板内部的用于连接所述主控芯片1和各个所述NAND闪存芯片2的线路，所述线路包括与所述主控芯片1连接的主干线路3，与所述NAND闪存芯片2连接的分支线路4，所述分支线路4之间的副线路5，所述主干线路3另一端与相邻所述分支线路4和所述副线路5连接；所述主干线路3的特征阻抗小于所述分支线路4特征阻抗，且所述主干线路3的特征阻抗小于所述副线路5特征阻抗。图中，主干线路3为L0，分支线路4为L1，副线路5为L2，主干线路3的特征阻抗为Z3，分支线路4特征阻抗为Z1，副线路5特征阻抗为Z2。

传统方法将同一信号的各段走线控制为相同的特征阻抗值，随着信号速率不断提升和负载NAND闪存芯片2数量的增加，互连线路的非理想效应日益显著，主要表现在多负载的情况下，由于分支和负载芯片的影响，容性负载效应不可避免，容性负载效应会降低信号传输路径的有效特征阻抗，导致信号路径阻抗的不连续，进而造成信号的幅值在正常电平上下震荡，振铃的出现，可能会引起电路的时序问题或误触发，增加了高速多负载互连设计的风险。

本实施例中，主控芯片1和各个NAND闪存芯片2均设置在电路板的顶层，主控芯片1和各个NAND闪存芯片2也可以设置电路板的底层，在实际设计时可以根据实际情况进行设置。主干线路3、分支线路4和副线路5设置在电路板内部的导电层，可以设置在同一层或分布在不同层，具体分布情况根据设计要求进行设置。NAND闪存芯片2设置有两个，NAND闪存芯片2的数量可以根据实际的需求进行设计，至少为两个。通过减小主干线路3的特征阻抗，即在层叠确定的前提下，增加主干线路3的线宽，使信号路径的阻抗趋于一致，从而改善容性负载造成的信号路径阻抗不连续，提高信号路径的阻抗连续性，从而减少信号的振铃。

如图2所示，在一个优选实例中，所述主控芯片1通过过孔6与所述主干线路3连接，所述主干线路3与相邻所述分支线路4之间、所述主干线路3与相邻所述副线路5之间均通过过孔6连接，所述分支线路4与所述副线路5通过过孔6连接。

本实施例中，过孔6(via)在电子设备中起到连接不同层或不同区域的电路元件的作用，通过穿透PCB的层间绝缘层，将信号、电力或地面引线从一个层面传递到另一个层面。过孔6可以为通孔、盲孔或埋孔，方便信号走线，使得布线方案更灵活，允许主干线路3、分支线路4和副线路5在电路板的不同层面进行信号传递。通过过孔6连接，主控芯片1与主干线路3直接相连，避免了使用焊接等传统连接方式可能引入的连接电阻和不稳定性，确保主控芯片1与主干线路3之间的信号传输更为稳定和快速，减少信号的失真和损耗。同样地，与主干线路3相邻的分支线路4、副线路5在与主干线路3之间也采用过孔6连接，可以有效地降低信号传输的串扰和反射。通过过孔6连接，可以提供更低的连接电阻和电感，减少信号在不同线路之间的干扰和失真，提高信号路径的完整性和连续性。

如图2所示，在一个优选实例中，各个所述分支线路4的特征阻抗相等。所述分支线路4的特征阻抗与所述副线路5的特征阻抗相等。

所谓特征阻抗，就是指电路中传输线路的阻抗特性。在传输线路中，阻抗特性是非常重要的指标，它决定了信号在传输过程中的幅度、相位、功率等参数。如果不同分支或副线路5之间的阻抗不匹配，信号就会在分界面发生反射和干扰，从而影响整个电路系统的稳定性和可靠性。通过使各个分支线路4的特征阻抗相等，可以保证所有分支线路4之间的阻抗匹配，并且分支线路4的特征阻抗与副线路5的特征阻抗也相等，使整个电路系统的阻抗连续性更好。在电路中，不同分支或副线路5之间的阻抗不匹配会导致信号衰减和能量损失，从而增加功耗。通过使各个分支线路4的特征阻抗相等，可以降低功耗，提高系统的能效。

如图2所示，在一个优选实例中，所述主干线路3的特征阻抗等于所述分支线路4的特征阻抗的0.6至0.8倍。

本实施例中主干线路3的特征阻抗可以范围内进行选取，以下为具体数值的仿真对比：

在传统做法中，不做容性负载补偿，走线拓扑如图1所示，主干线路3、分支线路4和副线路5的传输线特征阻抗相等，即Z3＝Z1＝Z2＝50Ω，模型仿真波形如图2所示，信号振铃最大峰峰值203mV。

在一个优选实例中，走线拓扑如图3所示，分支线路4和副线路5的传输线特征阻抗相等，即Z1＝Z2＝50Ω，所述主干线路3的特征阻抗等于所述分支线路4的特征阻抗的0.8倍，即Z3＝0.8×Z1＝40Ω。模型仿真波形如图4所示，信号振铃最大峰峰值182mV，比传统设计振铃减小了10％，提升了系统裕量。

在一个优选实例中，走线拓扑如图3所示，分支线路4和副线路5的传输线特征阻抗相等，即Z1＝Z2＝50Ω，所述主干线路3的特征阻抗等于所述分支线路4的特征阻抗的0.7倍，即Z3＝0.7×Z1＝35Ω。模型仿真波形如图5所示，信号振铃最大峰峰值151mV，比传统设计振铃减小了26％，提升了系统裕量。

在一个优选实例中，走线拓扑如图3所示，分支线路4和副线路5的传输线特征阻抗相等，即Z1＝Z2＝50Ω，所述主干线路3的特征阻抗等于所述分支线路4的特征阻抗的0.6倍，即Z3＝0.6×Z1＝30Ω。模型仿真波形如图6所示，信号振铃最大峰峰值133mV，比传统设计振铃减小了34％，提升了系统裕量。

在PCB设计中，为了降低或增加走线的特征阻抗(Z0)，在叠层确定的前提下(不同单板的叠层会有区别，这意味着走线特征阻抗计算公式中的Er、T、H各不相同。若单板叠层确定，Er、T、H随之确定)，根据微带线阻抗和带状线阻抗计算公式，可以通过增加或减小相应的走线宽度(公式中的W)实现阻抗调整：

如图7所示，微带线阻抗(表层线)：

(Valid·when·0.1＜W/H＜2.0·and·1＜Er＜15)

Z0表示特征阻抗；Er表示介电常数；W表示走线宽度；T表示走线铜厚；H表示走线与相邻参考平面的间距。

如图8所示，带状线阻抗(内层走线)：

(Valid·when·W/H＜0.35·and·T/H＜0.25)

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，包括设置在电路板表层的主控芯片、多个NAND闪存芯片以及设置在电路板内部的用于连接所述主控芯片和各个所述NAND闪存芯片的线路，所述线路包括与所述主控芯片连接的主干线路，与所述NAND闪存芯片连接的分支线路，所述分支线路之间的副线路，所述主干线路另一端与相邻所述分支线路和所述副线路连接；

所述主干线路的特征阻抗小于所述分支线路特征阻抗，且所述主干线路的特征阻抗小于所述副线路特征阻抗。

2.根据权利要求1中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述主控芯片通过过孔与所述主干线路连接。

3.根据权利要求1中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述主干线路与相邻所述分支线路之间、所述主干线路与相邻所述副线路之间均通过过孔连接。

4.根据权利要求1中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述分支线路与所述副线路通过过孔连接。

5.根据权利要求1-4中任一项所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，各个所述分支线路的特征阻抗相等。

6.根据权利要求5中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述分支线路的特征阻抗与所述副线路的特征阻抗相等。

7.根据权利要求6中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.6至0.8倍。

8.根据权利要求7中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.8倍。

9.根据权利要求7中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.7倍。

10.根据权利要求7中所述的一种改善主干阻抗连续性的NAND闪存菊花链拓扑结构，其特征在于，所述主干线路的特征阻抗等于所述分支线路的特征阻抗的0.6倍。