CN116757147A - 一种内存布线设计结构、方法及电子设备 - Google Patents
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Abstract
本申请公开了一种内存布线设计结构、方法及电子设备，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。本申请可以通过双翅对称扩展技术，打破了原有的内存总线FLY‑BY串行设计方式，将内存总线并行控制和连接，实现对等控制内存模组，从而实现单通道内存下两组内存模组同等扩展。
Description
技术领域
本申请属于电子技术领域，尤其涉及一种内存布线设计结构、方法及电子设备。
背景技术
随着信息技术与计算机产业的快速发展，在政府、金融、能源等行业中，对于大型服务器的内存计算以及高性能内存计算的需求越来越高。
内存条(DDR、DoubleDataRate)总线作为系统高速数据传输总线，是连接中央处理器和内存模组的工作总线和纽带，对系统的性能起到非常重要的作用；DDR总线也从最开始的DDR发展到DDR2、DDR3、DDR4、DDR5，速率从最开始的200MHZ发展到了5600MHZ，DDR主要作为处理器的外部缓存，实现对数据处理性能的快速提升。
目前DDR总线作为高性价比的缓存方案，主要还是采用服务器主板的板级设计，单板支持24通道或者32通道，每个通道同时支持两个内存槽位，通过多通道多槽位的方式实现对系统内存的扩展，提升服务器内存的存储容量和密度。为了提升内存工作速率，DDR布线先后开发了FLY-BY串行走线，钢琴键等技术，来持续提升DDR总线的工作频率，以满足系统的高性能计算要求。
即在当前的设计中，服务器主板上SMT的DDR总线采用FLY-BY串行方式，一组DDR总线串行连接两个内存槽位，然后通过固件调整两根内存之间的访问时间延迟，实现对两个根内存的控制，通过动态调整内存端接电阻值，实现信号的反射处理，最终实现对系统内存的两倍扩展，由于该方式为简单的点对点连接方式，可以有效的减少板卡设计工作量，但需要软件配合才能实现内存扩展功能。
但是，随着DDR总线工作速率的持续提升，现有技术主要有两个弊端：一是通过软件方式处理两根内存的访问时延，并通过软件方式实现端接电阻控制，实际上就是通过处理器计算性能的消耗提升内存的扩展能力，而内存的实际工作带宽只有理论的80％左右；二是单通道上两根内存后，由于要均衡两个内存同步工作，又需考虑近端的内存反射，所以内存工作频率默认会降速工作，以保证稳定性；基于以上两个弊端，现有DDR总线设计方案已经严重影响到了系统内存的性能，同时影响到了整体系统的功能。
发明内容
为了解决现有技术的问题，本申请提供了一种内存布线设计结构、方法及电子设备，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。本申请可以通过双翅对称扩展技术，打破了原有的内存总线FLY-BY串行设计方式，将内存总线并行控制和连接，实现对等控制内存模组，从而实现单通道内存下两组内存模组同等扩展。
所述技术方案如下：
第一方面，一种内存布线设计结构，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，
所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；
所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。
在一些实施例中，所述内存布线设计结构还包括分翅点，
所述分翅点连接在所述主干线的输出端与所述第一分翅线、第二分翅线的输入端之间。
在一些实施例中，其特征在于，所述内存控制模块用于控制对所述若干个内存模块的读写操作；
所述扇出线用于将内存总线的时钟信号线和/或控制信号线和/或数据信号线从所述内存控制模块的引脚引出；
所述主干线用于将信号在所述内存控制模块与所述若干个内存模块之间传输；所述分翅点用于将信号从所述主干线向所述若干个内存模块进行转发；
所述若干条分翅线用于将信号同等时间传递至所述若干个内存模块。
在一些实施例中，所述扇出线的阻抗值为第一阈值范围，所述扇出线的走线宽度为第二阈值范围，所述扇出线的走线长度小于第三阈值；所述扇出线的单侧设置有若干个阻抗补偿单元。
在一些实施例中，所述主干线的阻抗值为第四阈值范围，所述主干线的走线长度为第五阈值范围，所述主干线的走线长度误差值为第六阈值范围。
在一些实施例中，所述分翅点的钻孔是通过背钻或挖空电路板参考层的方式设计，所述分翅点钻孔的背钻残留的长度小于第七阈值范围。
在一些实施例中，所述分翅线的阻抗值为第一阈值范围，所述分翅线的走线长度为第八阈值范围，所述分翅线的走线长度误差值为第九阈值范围；每条分翅线的阻抗值、走线长度以及走线长度误差值相同。
第二方面，本申请还提供了一种内存布线设计方法，所述方法，包括：
通过内存双翅对称扩展走线方式创建内存布线设计结构；
对所述内存布线设计结构的各个部件进行参数设置。
在一些实施例中，所述通过内存双翅对称扩展走线方式创建内存布线设计结构，包括：
将所述内存控制模块的输出端与所述扇出线的输入端连接，将所述扇出线的输出端与所述主干线的输入端连接，将所述主干线的输出端与所述分翅点的输入端连接，将所述分翅点的输出端分别与第一分翅线、第二分翅线的输入端连接；
将所述第一分翅线的输出端与第一内存模块的输入端连接，将所述第二分翅线的输出端与第二内存模块的输入端连接。
在一些实施例中，所述对所述内存布线设计结构的各个部件进行参数设置，包括：
设置所述扇出线的阻抗值为第一阈值范围，设置所述扇出线的走线宽度为第二阈值范围，设置所述扇出线的走线长度小于第三阈值；在所述扇出线的单侧设置若干个阻抗补偿单元；
设置所述主干线的阻抗值为第四阈值范围，设置所述主干线的走线长度为第五阈值范围，设置所述主干线的走线长度误差值为第六阈值范围；
通过背钻或挖空电路板参考层的方式设计所述分翅点的钻孔，设置所述分翅点钻孔的背钻残留的长度小于第七阈值范围；
设置所述分翅线的阻抗值为第一阈值范围，设置所述分翅线的走线长度为第八阈值范围，设置所述分翅线的走线长度误差值为第九阈值范围；将每条分翅线的阻抗值、走线长度以及走线长度误差值设置相同。
第三方面，本申请还提供了一种电子设备，所述电子设备包括内存布线设计电路和其他电子部件，所述内存布线设计电路包括如第一方面任一项所述的内存布线设计结构。
本申请实施例公开的技术方案带来的有益效果是：
本申请提供了一种内存布线设计结构、方法及电子设备，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。本申请可以通过双翅对称扩展技术，打破了原有的内存总线FLY-BY串行设计方式，将内存总线并行控制和连接，实现对等控制内存模组，从而实现单通道内存下两组内存模组同等扩展。
本申请实施例公开的技术方案可以持续提升内存工作频率，通过提出一种基于双翅对称扩展技术的内存高速设计方案解决了高速信号与服务器板卡设计之间的矛盾，提升了内存的读写性能。
本申请实施例公开的技术方案提出了一种基于双翅对称扩展技术的内存总线高速设计方法，可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
本申请实施例公开的技术方案的双翅对称的DDR总线拓扑结构可以有效解决原有拓扑结构的访问时间延迟和动态控制的弊端，有效提升DDR总线的读写效率。同时本申请实施例公开的技术方案的双翅对称的DDR总线拓扑方法通过阻抗匹配，减少信号传输衰减，有效减少双翅结构带来的信号反射问题。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本申请的上述特征和优点。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请所述的内存布线设计的结构图；
图2示出了本申请所述的内存布线设计结构的参数设置图；
图3示出了本申请所述的内存布线设计方法的流程图；
图4示出了本申请的双翅对称设计内存扩展的效果展示图；
图5示出了本申请所述的内存布线设计装置的结构图；
图6为本申请提供的可被用于实施本申请中所述的各个实施例的示例性系统。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。在本申请的描述中，“多个”或“若干”的含义是两个以上，除非另有明确具体的限定。
实施例一
本申请实施例提供了一种内存布线设计结构，如图1所示，所述内存布线设计结构包括内存控制模块(CPU)、扇出线、主干线、若干条分翅线、若干个内存模块，
所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；
所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。
在本实施例中，所述内存布线设计结构还包括分翅点，
所述分翅点连接在所述主干线的输出端与所述第一分翅线、第二分翅线的输入端之间。
在本实施例中，所述内存控制模块用于控制对所述若干个内存模块的读写操作；
所述扇出线用于将内存总线的时钟信号线和/或控制信号线和/或数据信号线从所述内存控制模块的引脚引出；
所述主干线用于将信号在所述内存控制模块与所述若干个内存模块之间传输；所述分翅点用于将信号从所述主干线向所述若干个内存模块进行转发；
所述若干条分翅线用于将信号同等时间传递至所述若干个内存模块。
具体地，本申请的内存布线设计结构包括内存控制模块、第一内存模块、第二内存模块、扇出线、主干线、分翅点和两条分翅线；内存控制模块包括内存控制器，所述内存控制器提供DDR总线工作时的驱动，工作时负责实现对内存模组的读写操作；所述内存模块提供系统工作的物理存储空间，工作时负责存储系统快速读写的数据；所述扇出线负责实现从内存控制模块的引脚引出，保证将内存总线的时钟、控制、数据等信号线能够正常从密集的芯片区域出线；所述主干线是内存控制模块和内存模组之间连接的主要走线，实现将信号从DDR总线组并行快速传递到设备端(内存模组)；所述分翅点实现主干线往两个内存模块的信号分拆和转发，通过背钻、隔空参考层等方式实现信号的平稳转换和传递；所述两条分翅线实现信号链路的完全分离，实现信号等时同步传递到内存模组。
在本实施例中，如图2所示，所述扇出线的阻抗值为第一阈值范围，所述扇出线的走线宽度为第二阈值范围，所述扇出线的走线长度小于第三阈值；所述扇出线的单侧设置有若干个阻抗补偿单元。
在本实施例中，所述主干线的阻抗值为第四阈值范围，所述主干线的走线长度为第五阈值范围，所述主干线的走线长度误差值为第六阈值范围。
在本实施例中，所述分翅点的钻孔是通过背钻或挖空电路板参考层的方式设计，所述分翅点钻孔的背钻残留的长度小于第七阈值范围。
具体地，信号起始设计端，通过50欧姆阻抗值、4mils的走线宽度的信号线扇出DDR总线120组信号，控制扇出信号线走线长度在500mils以内，通过这种低线宽度、短长度、低阻高密的扇出方式实现DDR内存总线输出，同时降低扇出线的阻抗损失。
主干线走线区域，通过40欧姆阻抗控制，以最短距离完成DDR总线布线，通过走线长度2inch、长度误差值10mils线长匹配，实现DDR总线组内等长通过，减少主干线的阻抗，提高DDR总线的宽度，减少信号的衰减，进一步提供更多的设计余量给后端分翅区域设计；同时，这里主干线的走线宽度为6mils左右。
分翅走线区域，通过主干线将DDR总线走到两个内存模组中间区域，通过钻孔分离成两组分翅信号线，对称连接两组内存模组，所述分翅点的钻孔需要通过背钻、挖空参考层的设计方式实现阻抗前后端匹配，保证信号通过分翅点实现从主干线平滑传递到两条分翅线，减少信号反射现象。
其中，所述第一阈值范围为50欧姆左右；所述第二阈值范围为4mils左右；所述第三阈值为500mils；所述第四阈值范围为40欧姆左右；所述第五阈值范围为2inch左右；所述第六阈值范围为10mils左右；所述第七阈值范围为5mils左右。
所述阻抗补偿单元用于对扇出线的阻抗进行补偿。
在本实施例中，所述分翅线的阻抗值为第一阈值范围，所述分翅线的走线长度为第八阈值范围，所述分翅线的走线长度误差值为第九阈值范围；每条分翅线的阻抗值、走线长度以及走线长度误差值相同。
具体地，所述分翅线采用50欧姆阻抗值，走线长度按照0.5inch、走线长度误差值2mils设计，两端严格实行等长等宽设计，保证链路设计一致性。
可以理解的是，固化DDR总线设计参数，通过基于双翅对称扩展技术的内存总线实现内存控制器到两个不同内存模组的长度一致、信号损耗一致，基于双翅对称扩展技术可以实现传输延迟和匹配阻抗完全一致，开机后根据设计参数直接固化相关配置，避免了DDR总线传输过程中内存控制器的软件参与，减少了该部分计算性能的损耗，提升了内存性能。
其中，所述第八阈值范围为0.5inch左右；所述第九阈值范围为2mils左右；扇出线、主干线、分翅线的阻抗值由CPU的驱动能力或者CPU的性能决定。
本申请实施例公开的技术方案带来的有益效果是：
本申请提供了一种内存布线设计结构、方法及电子设备，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。本申请可以通过双翅对称扩展技术，打破了原有的内存总线FLY-BY串行设计方式，将内存总线并行控制和连接，实现对等控制内存模组，从而实现单通道内存下两组内存模组同等扩展。
本申请实施例公开的技术方案可以持续提升内存工作频率，通过提出一种基于双翅对称扩展技术的内存高速设计方案解决了高速信号与服务器板卡设计之间的矛盾，提升了内存的读写性能。
本申请实施例公开的技术方案提出了一种基于双翅对称扩展技术的内存总线高速设计方法，可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
实施例二
本申请提供了一种内存布线设计方法，如图3所示，所述方法包括：
步骤S1，通过内存双翅对称扩展走线方式创建内存布线设计结构。
具体地，通过基于双翅对称扩展技术的内存总线实现内存控制器到两个不同内存模组的长度一致、信号损耗一致，基于双翅对称扩展技术可以实现传输延迟和匹配阻抗完全一致，开机后根据设计参数直接固化相关配置，避免了DDR总线传输过程中内存控制器的软件参与，减少了该部分计算性能的损耗，提升了内存性能。
步骤S1还包括：
步骤S11，将所述内存控制模块的输出端与所述扇出线的输入端连接，将所述扇出线的输出端与所述主干线的输入端连接，将所述主干线的输出端与所述分翅点的输入端连接，将所述分翅点的输出端分别与第一分翅线、第二分翅线的输入端连接；
将所述第一分翅线的输出端与第一内存模块的输入端连接，将所述第二分翅线的输出端与第二内存模块的输入端连接。
步骤S2，对所述内存布线设计结构的各个部件进行参数设置。
步骤S2还包括：
步骤S21，设置所述扇出线的阻抗值为第一阈值范围，设置所述扇出线的走线宽度为第二阈值范围，设置所述扇出线的走线长度小于第三阈值；在所述扇出线的单侧设置若干个阻抗补偿单元；
设置所述主干线的阻抗值为第四阈值范围，设置所述主干线的走线长度为第五阈值范围，设置所述主干线的走线长度误差值为第六阈值范围；
通过背钻或挖空电路板参考层的方式设计分翅点的钻孔，设置所述分翅点钻孔的背钻残留的长度小于第七阈值范围；
设置所述分翅线的阻抗值为第一阈值范围，设置所述分翅线的走线长度为第八阈值范围，设置所述分翅线的走线长度误差值为第九阈值范围；将每条分翅线的阻抗值、走线长度以及走线长度误差值设置相同。
具体地，如图4所示，图4为双翅对称设计内存扩展的效果展示图，扇出区域采用低阻高密的设计思路，主线区域采用低损耗，对走线长度匹配误差值的设计思路，分翅区域采用匹配CPU阻抗，设计对称的布线思路，通过基于双翅对称扩展技术的内存总线高速设计方法，可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
其中，背钻工艺的作用是钻掉没有起到任何连接或者传输作用的通孔段，避免造成高速信号传输的反射、散射、延迟等，给信号带来“失真”，影响信号系统信号完整性的主要因素除设计、板材料、传输线、连接器、芯片封装等因素外，导通孔对信号完整性有较大影响。
本申请通过内存双翅对称扩展走线方式创建内存布线设计结构，对所述内存布线设计结构的各个部件进行参数设置，可以通过双翅对称扩展技术，打破了原有的内存总线FLY-BY串行设计方式，将内存总线并行控制和连接，实现对等控制内存模组，从而实现单通道内存下两组内存模组同等扩展。
本申请实施例提供的内存布线设计的方法在不脱离本申请技术方案的前提下，还可以做出若干改进以及优化，这些改进与优化也应当视为本申请的保护范围。
本申请实施例公开的技术方案带来的有益效果是：
本申请实施例公开的技术方案提出了一种基于双翅对称扩展技术的内存总线高速设计方法，可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
本申请实施例公开的技术方案的双翅对称的DDR总线拓扑结构可以有效解决原有拓扑结构的访问时间延迟和动态控制的弊端，有效提升DDR总线的读写效率。同时本申请实施例公开的技术方案的双翅对称的DDR总线拓扑方法通过阻抗匹配，减少信号传输衰减，有效减少双翅结构带来的信号反射问题。
实施例三
本申请提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时可以执行如下内存布线设计的方法：
通过内存双翅对称扩展走线方式创建内存布线设计结构；
对所述内存布线设计结构的各个部件进行参数设置。
本申请实施例提供的技术方案带来的有益效果是：
本申请实施例公开的技术方案可以持续提升内存工作频率，通过提出一种基于双翅对称扩展技术的内存高速设计方案解决了高速信号与服务器板卡设计之间的矛盾，提升了内存的读写性能。
本申请实施例公开的技术方案提出了一种基于双翅对称扩展技术的内存总线高速设计方法，可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
实施例四
本申请提供了一种内存布线设计装置，如图5所示，所述装置包括创建模块、设置模块。
在本实施例中，创建模块，用于通过内存双翅对称扩展走线方式创建内存布线设计结构；
设置模块，用于对所述内存布线设计结构的各个部件进行参数设置。
在本实施例中，创建模块，用于将所述内存控制模块的输出端与所述扇出线的输入端连接，将所述扇出线的输出端与所述主干线的输入端连接，将所述主干线的输出端与所述分翅点的输入端连接，将所述分翅点的输出端分别与第一分翅线、第二分翅线的输入端连接；
将所述第一分翅线的输出端与第一内存模块的输入端连接，将所述第二分翅线的输出端与第二内存模块的输入端连接。
在本实施例中，设置模块，还用于设置所述扇出线的阻抗值为第一阈值范围，设置所述扇出线的走线宽度为第二阈值范围，设置所述扇出线的走线长度小于第三阈值；在所述扇出线的单侧设置若干个阻抗补偿单元；
设置所述主干线的阻抗值为第四阈值范围，设置所述主干线的走线长度为第五阈值范围，设置所述主干线的走线长度误差值为第六阈值范围；
通过背钻或挖空电路板参考层的方式设计分翅点的钻孔，设置所述分翅点钻孔的背钻残留的长度小于第七阈值范围；
设置所述分翅线的阻抗值为第一阈值范围，设置所述分翅线的走线长度为第八阈值范围，设置所述分翅线的走线长度误差值为第九阈值范围；将每条分翅线的阻抗值、走线长度以及走线长度误差值设置相同。
本申请实施例提供的技术方案带来的有益效果是：
本申请实施例公开的技术方案提出了一种基于双翅对称扩展技术的内存总线高速设计方法，可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
实施例五
本申请提供了一种计算机存储介质，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以下步骤：
通过内存双翅对称扩展走线方式创建内存布线设计结构；
对所述内存布线设计结构的各个部件进行参数设置。
在一些实施例中，所述通过内存双翅对称扩展走线方式创建内存布线设计结构，包括：
将所述内存控制模块的输出端与所述扇出线的输入端连接，将所述扇出线的输出端与所述主干线的输入端连接，将所述主干线的输出端与所述分翅点的输入端连接，将所述分翅点的输出端分别与第一分翅线、第二分翅线的输入端连接；
将所述第一分翅线的输出端与第一内存模块的输入端连接，将所述第二分翅线的输出端与第二内存模块的输入端连接。
在一些实施例中，所述对所述内存布线设计结构的各个部件进行参数设置，包括：
设置所述扇出线的阻抗值为第一阈值范围，设置所述扇出线的走线宽度为第二阈值范围，设置所述扇出线的走线长度小于第三阈值；在所述扇出线的单侧设置若干个阻抗补偿单元；
设置所述主干线的阻抗值为第四阈值范围，设置所述主干线的走线长度为第五阈值范围，设置所述主干线的走线长度误差值为第六阈值范围；
通过背钻或挖空电路板参考层的方式设计所述分翅点的钻孔，设置所述分翅点钻孔的背钻残留的长度小于第七阈值范围；
设置所述分翅线的阻抗值为第一阈值范围，设置所述分翅线的走线长度为第八阈值范围，设置所述分翅线的走线长度误差值为第九阈值范围；将每条分翅线的阻抗值、走线长度以及走线长度误差值设置相同。
图6为本申请实施例五提供的可被用于实施本申请中所述的各个实施例的示例性系统；
如图6所示，在一些实施例中，系统能够作为各所述实施例中的任意一个用于内存布线设计的上述设备。在一些实施例中，系统可包括具有结果的一个或多个计算机可读介质(例如，系统存储器或NVM/存储设备)以及与该一个或多个计算机可读介质耦合并被配置为执行结果以实现模块从而执行本申请中所述的动作的一个或多个处理器(例如，(一个或多个)处理器)。
本申请实施例提供的技术方案带来的有益效果是：
本申请实施例公开的技术方案可以通过双翅对称扩展技术，打破了原有的内存总线FLY-BY串行设计方式，将内存总线并行控制和连接，实现对等控制内存模组，从而实现单通道内存下两组内存模组同等扩展。
本申请实施例公开的技术方案可以持续提升内存工作频率，通过提出一种基于双翅对称扩展技术的内存高速设计方案解决了高速信号与服务器板卡设计之间的矛盾，提升了内存的读写性能。
实施例六
本申请提供了一种电子设备，所述电子设备包括内存布线设计电路和其他电子部件，所述内存布线设计电路包括内存布线设计结构，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，
所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；
所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。
在一些实施例中，所述内存布线设计结构还包括分翅点，
所述分翅点连接在所述主干线的输出端与所述第一分翅线、第二分翅线的输入端之间。
在一些实施例中，其特征在于，所述内存控制模块用于控制对所述若干个内存模块的读写操作；
所述扇出线用于将内存总线的时钟信号线和/或控制信号线和/或数据信号线从所述内存控制模块的引脚引出；
所述主干线用于将信号在所述内存控制模块与所述若干个内存模块之间传输；所述分翅点用于将信号从所述主干线向所述若干个内存模块进行转发；
所述若干条分翅线用于将信号同等时间传递至所述若干个内存模块。
在一些实施例中，所述扇出线的阻抗值为第一阈值范围，所述扇出线的走线宽度为第二阈值范围，所述扇出线的走线长度小于第三阈值；所述扇出线的单侧设置有若干个阻抗补偿单元。
在一些实施例中，所述主干线的阻抗值为第四阈值范围，所述主干线的走线长度为第五阈值范围，所述主干线的走线长度误差值为第六阈值范围。
在一些实施例中，所述分翅点的钻孔是通过背钻或挖空电路板参考层的方式设计，所述分翅点钻孔的背钻残留的长度小于第七阈值范围。
在一些实施例中，所述分翅线的阻抗值为第一阈值范围，所述分翅线的走线长度为第八阈值范围，所述分翅线的走线长度误差值为第九阈值范围；每条分翅线的阻抗值、走线长度以及走线长度误差值相同。
本申请实施例公开的技术方案可以解决SMTDDR总线高速链路设计过程中的两个问题：一是如何通过双翅对称的DDR走线方案设计实现DDR总线到两根内存时间一致，避免两根内存访问时延和动态控制，减少处理器的计算损耗；二是如何通过双翅对称的DDR走线设计方案实现DDR总线到两根内存链路完全一致，实现单通道上两根内存完全对等，避免因为两根内存串行出现降速问题。
上述所有可选技术方案，可以采用任意结合形成本申请的可选实施例，在此不再一一赘述。
尽管已描述了本申请实施例中的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请实施例中范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (10)
1.一种内存布线设计结构，其特征在于，所述内存布线设计结构包括内存控制模块、扇出线、主干线、若干条分翅线、若干个内存模块，
所述内存控制模块的输出端与所述扇出线的输入端连接，所述扇出线的输出端与所述主干线的输入端连接，所述主干线的输出端分别与第一分翅线、第二分翅线的输入端连接；
所述第一分翅线的输出端与第一内存模块的输入端连接，所述第二分翅线的输出端与第二内存模块的输入端连接。
2.根据权利要求1所述内存布线设计结构，其特征在于，所述内存布线设计结构还包括分翅点，
所述分翅点连接在所述主干线的输出端与所述第一分翅线、第二分翅线的输入端之间。
3.根据权利要求2所述内存布线设计结构，其特征在于，所述内存控制模块用于控制对所述若干个内存模块的读写操作；
所述扇出线用于将内存总线的时钟信号线和/或控制信号线和/或数据信号线从所述内存控制模块的引脚引出；
所述主干线用于将信号在所述内存控制模块与所述若干个内存模块之间传输；所述分翅点用于将信号从所述主干线向所述若干个内存模块进行转发；
所述若干条分翅线用于将信号同等时间传递至所述若干个内存模块。
4.根据权利要求1所述内存布线设计结构，其特征在于，所述扇出线的阻抗值为第一阈值范围，所述扇出线的走线宽度为第二阈值范围，所述扇出线的走线长度小于第三阈值；所述扇出线的单侧设置有若干个阻抗补偿单元。
5.根据权利要求1所述内存布线设计结构，其特征在于，所述主干线的阻抗值为第四阈值范围，所述主干线的走线长度为第五阈值范围，所述主干线的走线长度误差值为第六阈值范围。
6.根据权利要求2所述内存布线设计结构，其特征在于，所述分翅点的钻孔是通过背钻或挖空电路板参考层的方式设计，所述分翅点钻孔的背钻残留的长度小于第七阈值范围；
所述分翅线的阻抗值为第一阈值范围，所述分翅线的走线长度为第八阈值范围，所述分翅线的走线长度误差值为第九阈值范围；每条分翅线的阻抗值、走线长度以及走线长度误差值相同。
7.一种内存布线设计方法，应用于如权利要求1-6任一项所述内存布线设计结构，其特征在于，所述方法包括：
通过内存双翅对称扩展走线方式创建内存布线设计结构；
对所述内存布线设计结构的各个部件进行参数设置。
8.根据权利要求7所述内存布线设计方法，其特征在于，所述通过内存双翅对称扩展走线方式创建内存布线设计结构，包括：
将所述内存控制模块的输出端与所述扇出线的输入端连接，将所述扇出线的输出端与所述主干线的输入端连接，将所述主干线的输出端与所述分翅点的输入端连接，将所述分翅点的输出端分别与第一分翅线、第二分翅线的输入端连接；
将所述第一分翅线的输出端与第一内存模块的输入端连接，将所述第二分翅线的输出端与第二内存模块的输入端连接。
9.根据权利要求7所述内存布线设计方法，其特征在于，所述对所述内存布线设计结构的各个部件进行参数设置，包括：
设置所述扇出线的阻抗值为第一阈值范围，设置所述扇出线的走线宽度为第二阈值范围，设置所述扇出线的走线长度小于第三阈值；在所述扇出线的单侧设置若干个阻抗补偿单元；
设置所述主干线的阻抗值为第四阈值范围，设置所述主干线的走线长度为第五阈值范围，设置所述主干线的走线长度误差值为第六阈值范围；
通过背钻或挖空电路板参考层的方式设计分翅点的钻孔，设置所述分翅点钻孔的背钻残留的长度小于第七阈值范围；
设置所述分翅线的阻抗值为第一阈值范围，设置所述分翅线的走线长度为第八阈值范围，设置所述分翅线的走线长度误差值为第九阈值范围；将每条分翅线的阻抗值、走线长度以及走线长度误差值设置相同。
10.一种电子设备，其特征在于，所述电子设备包括内存布线设计电路和其他电子部件，所述内存布线设计电路包括如权利要求1-6任一项所述的内存布线设计结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310432642.8A CN116757147A (zh) | 2023-04-21 | 2023-04-21 | 一种内存布线设计结构、方法及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310432642.8A CN116757147A (zh) | 2023-04-21 | 2023-04-21 | 一种内存布线设计结构、方法及电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116757147A true CN116757147A (zh) | 2023-09-15 |
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ID=87948440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202310432642.8A Pending CN116757147A (zh) | 2023-04-21 | 2023-04-21 | 一种内存布线设计结构、方法及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116757147A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117408219A (zh) * | 2023-12-14 | 2024-01-16 | 西安智多晶微电子有限公司 | 一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备 |
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2023
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117408219A (zh) * | 2023-12-14 | 2024-01-16 | 西安智多晶微电子有限公司 | 一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备 |
| CN117408219B (zh) * | 2023-12-14 | 2024-03-26 | 西安智多晶微电子有限公司 | 一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备 |
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