KR101086856B1 - 반도체 집적 회로 모듈 및 이를 구비하는 ｐｃｂ 장치 - Google Patents

Abstract

본 발명의 PCB(Printed Circuit Board) 장치는, 반도체 집적 회로 칩에 차동 신호 쌍을 제공하는 차동 신호 라인 쌍을 구비하는 신호 라인 층; 상기 신호 라인 층의 하층부에 배치되는 EBG(Electromagnetic Bandgap) 패턴 층; 및 상기 신호 라인 층과 상기 EBG 패턴 층 사이에 배치되는 절연 층;을 포함하는 것을 특징으로 한다.

반도체 집적 회로, EBG 패턴, 차동 신호 쌍

Description

반도체 집적 회로 모듈 및 이를 구비하는 ＰＣＢ 장치{Semiconductor Integrated Circuit Module and PCB Apparatus with the Same}

본 발명은 PCB(Printed Circuit Board) 장치에 관한 것으로, 보다 상세하게는 반도체 집적 회로 칩이 장착되는 반도체 집적 회로 모듈에 관한 것이다.

일반적으로 반도체 집적 회로 칩은 반도체 집적 회로 모듈에 장착되고, 반도체 집적 회로 모듈은 마더 보드(Mother Board)와 같은 장치에 장착된다. 이 때, 반도체 집적 회로 모듈과 마더 보드와 같은 장치들은 PCB 장치로서 구현되며, 복수의 신호 라인 층과 전원 공급층 사이에 절연층이 배치되는 형태로 제작된다.

최근, 반도체 집적 회로가 높은 동작 주파수를 갖게 됨에 따라, 반도체 집적 회로 칩이 구비되는 반도체 집적 회로 모듈에서 GBN(Ground Bounce Noise)은 중요한 이슈로 대두되고 있다. GBN은 전원 공급층과 신호 라인 층 사이에서 공진현상을 발생시킴으로써, EMI(Electromagnetic Interference)의 원인이 되기도 한다. GBN의 억제를 위해서는 커플링 캐패시터를 구비하는 것이 효과적이라고 알려져 있다.

그러나, 반도체 집적 회로 모듈은 GBN과 같은 노이즈에 취약한 구조로 구성되어 있으며, 이에 따라 반도체 집적 회로 모듈 상의 신호 라인을 통해 전송되는 신호들은 그 안정성이 저하되었다. 반도체 집적 회로 모듈 상의 신호 라인을 통해 전송되는 신호에는, 클럭 쌍, 데이터, 커맨드 및 어드레스 등이 있으며, 노이즈에 의해 이와 같은 신호들이 손실되면, 반도체 집적 회로의 정상 동작이 불가능하게 된다. 그러나 현재까지 반도체 집적 회로 모듈은 GBN과 같은 노이즈를 극복할 만한 기술적 수단을 구현하지 못하였으며, 따라서 EMI와 같은 현상으로 인한 오동작에 대응하기에 용이하지 않았다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 노이즈에 의한 신호의 손실을 방지할 수 있는 반도체 집적 회로 모듈을 제공하는 데에 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 PCB 장치는, 반도체 집적 회로 칩에 차동 신호 쌍을 제공하는 차동 신호 라인 쌍을 구비하는 신호 라인 층; 상기 신호 라인 층의 하층부에 배치되는 EBG(Electromagnetic Bandgap) 패턴 층; 및 상기 신호 라인 층과 상기 EBG 패턴 층 사이에 배치되는 절연 층;을 포함하는 것을 특징으로 한다.

또한 본 발명의 다른 실시예에 따른 반도체 집적 회로 모듈은, 차동 신호 쌍을 생성하여 출력하는 메모리 제어 장치; 상기 차동 신호 쌍을 전송하는 차동 신호 라인 쌍; 상기 차동 신호 라인 쌍으로부터 상기 차동 신호 쌍을 공급 받는 반도체 메모리 장치; 및 상기 메모리 제어 장치, 상기 차동 신호 라인 쌍 및 상기 반도체 메모리 장치를 구비하는 기판;을 포함하며, 상기 기판은 상기 차동 신호 라인 쌍이 배치되는 영역의 하층부에 EBG 패턴 영역을 포함하는 것을 특징으로 한다.

그리고 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 모듈은, 차동 신호 쌍을 전송하는 차동 신호 라인 쌍; 상기 차동 신호 라인 쌍으로부터 전송되는 상기 차동 신호 쌍을 서로 비교하여 버퍼링하는 입력 버퍼; 및 상층부에 상기 차동 신호 라인 쌍이 배치되고, 하층부에 EBG 패턴 영역이 구비되는 기판;을 포함하는 것을 특징으로 한다.

본 발명의 반도체 집적 회로 모듈은, EBG 패터닝 된 전원 층을 구비하고 이에 인접한 차동 신호 라인 쌍을 통해 반도체 집적 회로 칩에 차동 신호 쌍을 공급함으로써, 노이즈에 의한 신호의 손실을 방지할 수 있는 효과가 있다.

아울러, 본 발명의 반도체 집적 회로 모듈은, EBG 패턴을 이용하여 GBN과 같은 노이즈에 둔감한 차동 신호 쌍을 전송함에 따라, EMI로 인한 반도체 집적 회로의 안정성 저하를 감소시키는 효과가 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 PCB 장치의 단면도로서, 일반적으로 PCB 장치는 6층 구조 또는 8층 구조로 제작되나, 여기에서는 6층 구조를 예로 들어 나타낸 것이다.

도시한 바와 같이, 본 발명의 일 실시예에 따른 PCB 장치는, 신호 라인이 형성되는 제 1 신호 라인 층(1); 그라운드 전원(VSS)을 공급하는 제 1 전원 층(2); 신호 라인이 형성되는 제 2 신호 라인 층(3); 신호 라인이 형성되는 제 3 신호 라인 층(4); 외부 공급전원(VDD)을 공급하는 제 2 전원 층(5); 및 신호 라인이 형성되는 제 4 신호 라인 층(6);을 포함하며, 상기 제 1 신호 라인 층(1), 상기 제 1 전원 층(2), 상기 제 2 신호 라인 층(3), 상기 제 3 신호 라인 층(4), 상기 제 2 전원 층(5) 및 상기 제 4 신호 라인 층(6)의 사이에 각각 절연층(7)이 배치된다.

도시하지는 않았지만, 반도체 집적 회로 칩은 상기 제 1 신호 라인 층(1) 또는 상기 제 4 신호 라인 층(4), 즉 상기 반도체 집적 회로 모듈의 외면에 접하여 배치될 수 있다.

상기 제 1 전원 층(2)과 상기 제 2 전원 층(5)에는 각각 EBG(Electromagnetic Bandgap) 패턴 영역(8)이 구비되는 것을 나타내었다. 여기에서, EBG 패턴이란, 도전체(일반적으로는 구리)로 이루어지는 도전층의 일정 영역에 특정 무늬로 패터닝을 하는 기술로서, 주로 안테나와 같은 분야에서 사용되고 있으며, GBN(Ground Bounce Noise)와 같은 노이즈를 차단하는 데에 효과적인 기술임이 입증되었다. 즉, 도전체에 특정한 무늬를 패터닝하면, 패터닝된 도전체의 영역의 무늬들이 인덕터와 캐패시터의 역할을 하게 되므로, 인접 신호 라인에 커플링 캐패시터가 제공되는 것과 같은 효과가 창출된다. 본 실시예에서는, 상기 EBG 패턴 영역이 전원 층에 구비되는 것을 예로 들어 나타내었지만, 전원 층과는 별도의 독립적인 층을 통해 구현될 수도 있음을 밝혀 둔다.

EBG 패턴 영역(8)은 차동 신호(Differential Signal) 라인 쌍(9)의 하층부(또는 상층부)에 배치되어야만 한다. 단일 신호(Single Signal)를 전송하는 단일 신호 라인에 EBG 패턴 영역(8)이 인접하게 되면, 상기 단일 신호 자체가 손실되는 부작용이 발생할 수 있다. 그러나, 차동 신호를 전송하는 차동 신호 쌍에 EBG 패턴 영역(8)이 인접하는 경우에는, 상술한 부작용이 발생하지 않으며, 오히려 차동 신 호 중 어느 한 쪽의 신호의 손실이 방지되는 효과가 발생하게 된다. 따라서, EBG 패턴(8)으로 인해, 차동 신호는 보다 더 안정적으로 전송 가능하게 된다.

일반적으로, EBG 패턴 영역(8)은 상기 차동 신호 라인 쌍(9)의 하층부(또는 상층부)에, 상기 차동 신호 라인 쌍(9)과 그 사이 공간이 차지하는 폭에 각 라인의 2배 내지 6배씩, 바람직하게는 3배씩의 폭을 더하여 배치될 때 가장 효과적으로 노이즈를 감소시킨다.

EBG 패터닝은, 신호 라인들의 레이아웃이 완료된 후, 마지막 공정 단계에서 필요한 영역에 간단한 식각 공정을 수행함으로써 용이하게 구현할 수 있으며, 이는 공정상에 특별한 어려움을 부여하여 공정 시간을 증가시키거나, 비용의 증가를 발생시키지 않는다.

도 2는 본 발명에 따른 반도체 집적 회로 모듈의 배치도로서, 도 1의 PCB 장치를 상기 제 1 신호 라인 층(1) 위에서 바라본 도면이다. 여기에서의 반도체 집적 회로 모듈에는 복수 개의 반도체 집적 회로 칩이 장착될 수 있다.

도면을 참조하면, 기판(10) 상에, 차동 신호 라인 쌍(9)이 배치되어 있고, 상기 차동 신호 라인 쌍(9)에 차동 신호 쌍을 공급하는 메모리 제어 장치(11); 및 상기 차동 신호 라인 쌍(9)으로부터 상기 차동 신호 쌍을 공급 받는 반도체 메모리 장치(12)가 배치되어 있다. 이 때, 상기 차동 신호 라인 쌍(9)의 하층부에 EBG 패턴 영역(8)이 포함되며, 앞서 설명한 바와 같이 EBG 패턴 영역(8)은 상기 차동 신호 라인 쌍(9)의 폭보다 3배 이상의 넓이를 갖는 것이 바람직하다.

일반적으로 상기 메모리 제어 장치(11)가 상기 차동 신호 라인 쌍(9)을 통해 상기 반도체 메모리 장치(12)에 입력되는 신호는 클럭 쌍이나, 최근의 반도체 메모리 장치는 데이터, 커맨드 및 어드레스에 있어서도 신호 쌍을 이용하는 경향이 있다. 따라서, 상기 차동 신호 라인 쌍(9)은 차동 신호 쌍으로 구현되는 모든 신호의 공급 라인 쌍을 포함하는 것으로 이해되어야만 한다. 이 때, 상기 EBG 패턴 영역(8)은 모든 차동 신호의 공급 라인 쌍의 하층부에 구비되어 노이즈를 감소시킬 수 있다. 즉, 반도체 집적 회로와 신호를 교환하는 모든 신호 라인이 신호 라인 쌍으로 구현되면, 상기 EBG 패턴 영역(8)은 상기 기판(10) 전체에 해당하는 넓이를 가질 수도 있으며, 이 경우, 메모리 제어 장치(11)와 반도체 메모리 장치(12)의 하층부에 EBG 패턴 영역이 구비되어도, 메모리 제어 장치(11)와 반도체 메모리 장치(12) 내부의 회로들은 EBG 패턴의 영향을 받지 않는다는 것이 잘 알려진 사실이다.

도 3은 도 2에 도시한 기판을 확대한 도면이다.

도시한 바와 같이, 상기 반도체 메모리 장치(12)는 상기 기판(10) 상에 배치되며, 상기 차동 신호 라인 쌍(9)을 통해 차동 신호 쌍을 전송 받는다. 상기 차동 신호 라인 쌍(9)의 하층부에는 상기 EBG 패턴 영역이 구비된다.

상기 반도체 메모리 장치(12)는 상기 차동 신호 라인 쌍(9)으로부터 전송되는 상기 차동 신호 쌍을 서로 비교하여 버퍼링하는 입력 버퍼(13)를 포함한다.

상기 입력 버퍼(13)는 상기 차동 신호 쌍을 각각의 기준 전압과 비교하지 않고, 상기 차동 신호 쌍을 서로 비교하는 동작을 수행하여 버퍼링 동작하는 버퍼일 수 있다.

상술한 바와 같이, 본 발명의 반도체 집적 회로 모듈은, 차동 신호 라인 쌍의 하층부의 전원 층에 EBG 패턴 영역을 포함함으로써, GBN과 같은 노이즈의 영향을 감소시킬 수 있다. 이로 인해, 반도체 집적 회로 칩에 입출력되는 신호 쌍의 손실의 원인이 되는 노이즈를 감소시킴으로써, EMI로 인한 반도체 집적 회로의 안정성 저하를 방지할 수 있게 된다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 모듈의 단면도,

도 2는 본 발명에 따른 반도체 집적 회로 모듈의 배치도,

도 3은 도 2에 도시한 기판을 확대한 도면이다.

<도면의 주요 부분에 대한 부호 설명>

1 : 제 1 신호 라인 층 2 : 제 1 전원 층

7 : 절연 층 8 : EBG 패턴 영역

9 : 기판 10 : 차동 신호 라인 쌍

11 : 메모리 제어 장치 12 : 반도체 메모리 장치

Claims (9)

1. 반도체 집적 회로 칩 상부에 배치되며, 차동 신호 쌍을 제공하는 차동 신호 라인 쌍을 구비하는 신호 라인 층;

   상기 신호 라인 층의 상부 또는 하부에 상기 차동 신호 라인 쌍과 마주하도록 배치되는 EBG(Electromagnetic Bandgap) 패턴 층; 및

   상기 신호 라인 층과 상기 EBG 패턴 층 사이에 배치되는 절연 층을 포함하며,

   상기 EBG 패턴은 도전층의 표면에 매립되어 구성되며,

   상가 EBG 패턴은 상기 도전층의 표면과 일치하는 표면을 갖는 것을 특징으로 하는 PCB(Printed Circuit Board) 장치.
2. 제 1 항에 있어서,

   상기 EBG 패턴 층이 매립되는 도전층은 상기 반도체 집적 회로 칩에 전원을 공급하는 전원 층인 것을 특징으로 하는 PCB 장치.
3. 제 1 항에 있어서,

   상기 EBG 패턴 층은 상기 신호 라인 쌍의 폭에 비해 2배 내지 6배의 폭을 갖는 것을 특징으로 하는 PCB 장치.
4. 차동 신호 쌍을 생성하여 출력하는 메모리 제어 장치;

   상기 차동 신호 쌍을 전송하는 차동 신호 라인 쌍;

   상기 차동 신호 라인 쌍으로부터 상기 차동 신호 쌍을 공급받는 반도체 메모리 장치; 및

   상기 메모리 제어 장치, 상기 차동 신호 라인 쌍 및 상기 반도체 메모리 장치가 집적되는 기판;

   을 포함하며, 상기 기판은 상기 차동 신호 라인 쌍이 배치되는 영역과 마주하는 부분에 상기 차동 신호 라인 쌍의 일부분과 오버랩될 수 있는 형태의 EBG(Electromagnetic Bandgap) 패턴 영역이 매립되어 있는 전원층을 포함하며,

   상가 EBG 패턴은 상기 전원층의 표면과 일치하는 표면을 갖는 것을 특징으로 하는 반도체 집적 회로 모듈.
5. 제 4 항에 있어서,

   상기 EBG 패턴 영역은 상기 차동 신호 라인 쌍의 폭에 비해 2배 내지 6배의 폭을 갖는 것을 특징으로 하는 반도체 집적 회로 모듈.
6. 제 4 항에 있어서,

   상기 차동 신호 쌍은, 클럭 쌍, 데이터 쌍, 커맨드 쌍 및 어드레스 쌍 중 적어도 어느 하나인 것을 특징으로 하는 반도체 집적 회로 모듈.
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