TWI362235B - Circuit board and semiconductor integrated circuit module including the same - Google Patents

Description

1362235 六、發明說明： 【發明所屬之技術領域】 树明係關於半導體積體電路設備，尤其係關於其上 固定半導體模組之電路板。 【先前技術】 - 一般而言，半導體封裴包含固定在電路板上的半導體 晶片，像是主機板或印刷電路板(pCB，“printed circuit • board”)來構成積體電路模組。在此，電路板包含一個絕緣 基板和複數個位於該絕緣層上用來在半導體晶片之間提 供電子通訊的信號線層。 隨著半導體積體設備的操作頻率增加，地面反彈雜訊 (GBN，“ground bound noise”)在包含半導體積體設備的半 導體積體電路模組内就變得相當重要。例如：GBN在半導 體積體電路模組内的相鄰電源供應層與信號線層之間產 生共振’因此導致電磁干擾（EMI，“electromagnetic • interference”)並且降低半導體積體電路模組之間進出的電 子通訊品質。因此，通常在半導體積體電路模組内併入耦 合電容器，以便抑制GBN。 不過，因為半導體積體電路模組的結構很容易受電子 雜訊影響，像是GBN，所以難以確保傳送通過半導體積體 電路模組上信號線之信號的信號穩定性。尤其是，若像是 時脈信號、資料信號、指令信號以及位址信號這些經常傳 輸通過半導體積體電路模組上信號線的信號因為電子雜 訊而遺失或失真，半導體積體設備就無法正常運作。 3 1362235 【發明内容】 在此揚露一種可確保穩定雜訊傳輸的電路板以及包 含該電路板的半導體積體電路模組。 在一種態樣中，電路板包含複數個差動信號線對以及 複數個電磁能隙(EBG，“electromagnetic bandgap”）圖案，每 一都配置成重疊複數個差動信號線對，其中EBG圖案與 差動信號線對電絕緣。 在其他態樣内’一電路板包含複數個信號線層，其配 置成包含複數個差動信號線對，來提供差動信號對給一半 導體積體電路晶片，複數個電磁能隙（EBG)圖案，其配置 成與每一該差動信號線對相鄰放置；以及複數個絕緣層， 其配置成放置在該複數個信號線眉r與該複數個Ebg圖案 之間。 ^ 在其他態樣内，一半導體積體電路模組包含一電路 板；一記憶體控制裝置，其配置成固定在該電路板上，並 且產生與輸出複數個差動信號對；複數個差動信號線對'， 每一都配置成形成於電路板上並傳輸一對該複數個差動 信號對；一半導體記憶體裝置，其配置成固定在該電路板 上，並且供給沿著該複數個差動信號線對傳輸的該複數個 差動信號對；以及複數個電磁能隙(EBG)圖案，每一都配 置成安置在該電路板内，並且安置在重疊該複數個差動作 號線的位置上。 ° 在其他態樣内，一半導體積體電路模組包含複數個差 動信號線對，每一都配置成傳輸差動信號對；一輸入緩衝 4 器’其配置成比較检 ^ 母一該複數個差動信號線對傳輸來的 該差動彳§號對，並H批一、 ,,„ ^ 執行該差動信號對的信號缓衝操作； 以及一電路板，苴西 /、此置成包含複數個電磁能隙（EBG)圖 案’其中該魏個差動信號線對放置在該電路板的一第一 側上’並且該EBG圖案職供找電路板的-第二側上。 底下將參閱「實施方式」⑨落來說明這些與其他特 色、態樣以及實施例。 【實施方式】 第一圖為根據一個實施例的例示電路板之剖面圖。在 第一圖内，一電路板100可配置成包含複數個信號線層 10、30、40和60、複數個電源供應層20和50、複數個絕 緣層70a至70e、複數個電磁能隙(EBG)圖案80以及複數 個差動信號線對90。 ‘複數個信號線層1〇、30、40和60以預定間隙堆疊起 來，使其彼此並無電連接。雖然第一圖内顯示的電路板1〇〇 包含四個信號線層10、30、40和60，不過電路板1〇〇的 結構可擁有超過或少於四個信號線層1〇、30、40和60。 在此，最上信號線層10和最下信號線層60暴露在電路板 100的外侧部分。另外，只有最上信號線層1〇和最下信號 線層60露出，即是最上信號線層1〇和最下信號線層6〇 可用額外信號線層或組件装置部分覆蓋。 在第一圖内，複數個電源供應層20和50可配置成包 含第一和第二電源供應層20和50。例如：第一和第二電 源供應層20和50每一都可接收來自電路板1〇〇外部的電 1362235 源，及/或每一都可透過電路板10 0傳輸電源。在此，第一 和第二電源供應層20和50可插入複數個信號線層10、 30、40和60之間，如此不會導致與複數個信號線層10、 30、40和60產生電干擾。此外，雖然顯示兩個電源供應 層20和50，不過可提供額外電源供應層來傳輸與第一和 第二電源供應層20和50相同的電源，或傳輸與第一和第 、 二電源供應層20和50所傳輸電源不同的電源。 每一第一和第二電源供應層20和50都可配置成包含 | 至少一個電磁能隙（EBG)圖案80。例如：EBG圖案80可 配置成埋在每一第一和第二電源供應層20和50内。在 此，顯示出最上面一個EBG圖案80搭配一個介面，該介 面位於複數個絕緣層70a最上面一個與和差動信號線對90 最上面一個相連的第一電源供應層20之間。類似地，顯 示出最下面一個EBG圖案80搭配一個介面，該介面位於 複數個絕緣層70e最下面一個與和差動信號線對90最下 面一個相連的第二電源供應層50之間。在此，使用最上 鲁 面與最下面這些說法是考慮到相對性。不過，EBG圖案 8 0、絕緣層與電源供應層之間的介面以及差動信號線對的 相對位置不一定改變。 此外，EBG圖案80可由高導電材料形成，像是銅。 -另外，EBG圖案可由許多導電材料形成，成為同質層或多 層結構。例如：EBG圖案80可用夹在阻礙材料之間的銅 來形成，以避免銅擴散進入形成第一和第二電源供應層20 和50的材料。再者，EBG圖案80可具有將EBG圖案80 6 1362235 完全包圍與包覆的多層最外層結構，以避免擴散進入複數 個絕緣層70a至70e或進入複數個差動信號線對90。 第二圖為根據一個實施例的例示EBG圖案之平面 圖。在第二圖内，每一 ΕΒ〇·圖案80可形成一預定的幾何 形狀。例如：每一 EBG圖案80都可包含複數個子圖案 - 80a。例如：在此EBG圖案80顯示具有矩形子圖案80a . 放置在一起形成十字形。在此，EBG圖案80具有開口區 φ 80b，由子圖案80a的相對排列所圍繞。另外，EBG圖案 80可配置成使用子圖案形成其他幾何形狀，其中每一子圖 案大體上可一致或彼此不同。因此，每一 EBG圖案80都 可用來當成天線等等，並且可有效避免電子雜訊，像是地 面反彈雜訊（GBN，“ground bounce noise”）？：此外，EBG 圖 案80可使用嵌刻方法形成。 在第一圖内，埋在第一和第二電源供應層20和50内 的EBG圖案80可提供至少關於電源供應層20和50内電 • 阻、電感、與電容其中之一的阻抗。因此，EBG圖案80 每一都可在相鄰的信號線層10、30、40和60與第一和第 二電源供應層2〇和50之間產生一個耦合電容器。不過， EBG圖案80可提供於每一第一和第二電源供應層20和 - 50以外或除此之外的分層結構内。 第三圖為根據一個實施例的例示電路板主要部分之 剖面圖。在第三圖内，EBG圖案80可由某些複數個絕緣 層70a至70e形成，而非第一和第二電源供應層20和50 (第一圖内）。例如：在沿著第二個複數個絕緣層70b與相 7 鄰於差動信號線對90之—的第一個複數個絕緣層術間 之川面於第一個複數個絕緣層7〇b内提供圖案如。 因此EBG圖案8〇可在電浮動狀態中，即是無特定電偏 向。在此，EBG圖案8〇可受沿著差動信號線對％傳輸的 h號所〜a λ中利用沿著差動信號線對⑽傳輸的信號 與對應的EBG圖案8〇可形成一個電容。 在每一第一圖和第三圖内，EBG圖案80較佳地放置 成與差動信號線對90重疊。再者，每一 EBG圖案叩都 放置成盡可能#近對應的差動信號線對90,如此複數個絕 緣層70a至70e之一的至少一部分位於這之間。例如：如

第-圖和第三圖内所示’在圖案8〇與差動信號線對 90之間提供絕緣層70a的完整厚度「t」。另外：在EBG 圖案80與差動信號線對90之間可提供大於或小於的絕緣 層70a完整厚度。 在第一圖與第三圖内，每一 EBG圖案8〇與每一差動 信號線對90的相對位置都由EBG圖案8〇提供用於補償 信號損失。因此，可定穩沿著差動信號線對9〇傳輸的信 號。例如·最上面EBG圖案80關於最上面差動信號線對 90的位置可補償沿著最上面差動信號線對9〇傳輸的信號 強度損失。類似地，最下面EBG圖案80關於最下面差動 信號線對90的位置可補償沿著最下面差動信號線對卯傳 輸的信號強度損失。因此，可定穩沿著差動信號線對9〇 傳輸的信號。 ° 在第一圖内，每一 EBG圖案80都可具有寬度厂…！」， 1362235 這大約是差動信號線對90之間間隙「G」與差動信號線對 90的線寬「wl」之總長度的二到六倍。不過，當EBG圖 案80的寬度「W1」大約是差動信號線對90線寬「wl」 的三倍時就成為關鍵長度。在此，EBG圖案80的寬度「W1」 大約是差動信號線對90線寬「wl」的三倍時可將沿著差 動信號線90傳輸的信號之信號損失降至最低。因此，較 佳形成EBG圖案80具有下列關係：

Wl=3 X wl 在第一圖和第三圖内，複數個絕緣層70a至70e可分 別插入每一信號線層10、30、40和60之間，以及信號線 層10、30、40和60與第一和第二電源供應層20和50之 間，藉此讓信號線對彼此絕緣以及讓信號線層與電源供應 層絕緣。 第四圖為根據一個實施例的積體電路模組配置關係 之示意圖。在第四圖内，一積體電路模組200可配置成包 含一個電路板100、一個記憶體控制裝置110,其位於電 路板100上、一個半導體記憶體裝置120以及一個差動信 號線對90。 記憶體控制裝置110和半導體記憶體裝置120可用差 動信號線對90彼此相連，並且可將沿著差動信號線對90 傳輸的差動信號供應給半導體記憶體裝置120。此外，EBG 圖案80可位於差動信號線對90所在位置之下。雖然第四 圖顯示其中記憶體控制裝置110垂直於半導體記憶體裝置 120之配置，不過還是可實施仍舊具有EBG圖案80好處 的其他組態。 。在第四圖内，記憶體控制裝置110可提供沿著差動信 號線對90傳輸的信號輪入給半導體記憶體裝置120。例 ^ ·輸入信號可包含一時脈對信號、資料對信號、指令對 k號以及位址對信號。 〇在第四圖内，若傳輪半導體積體設備内信號的所有信 號線都實施成差動信號線對9〇之形式圖案卯 可具有大體上對應至整個電路板⑽面積的區域。在此， 即使顯示EBG圖案8〇位於記憶體控制裝置11〇與半導體· 己隐體裝置12G之下，記憶體控制裝置11()與半導體記憶 體裝置120内的内部電路並不受電性影響。 第五圖為根據-個實施例的第四圖之部分放大平面 圖。在第五圖内，EBG圖案8〇可位於差動信號線對9〇之 下:另外’ EBG圖案80可位於差動信號線對9〇之上。在 例不組態内，EBG圖案相鄰於差動信號線對，如第一圖内 所示,。因此，半導體記憶體裝置12〇可配置成包含一個輸# =緩衝器130’其可比較沿著差動信號線對9〇傳輸的差動 仏號並可緩衝該差動信號對。例如：輸入緩衝器130可 不比較差動信號對於參考電壓，但是比較差動信號對每一-個不同信號，並且執行不同信號之緩衝操作。 在第四圖内，因為半導體積體電路模組2〇〇可包含位 於差動信號線對9〇之下/之上的第—和第二電源供應層2〇 和50之上或之内的EBG圖案8〇，如此可減少沿著差動信 號線對傳輸的信號受到電雜訊的影響，像是GBN:因此， 利用減少可導致輸入半導體積體電路模組或從此輸出的 信號產生信號損失之雜訊，則可避免半導體積體設備由於 電磁干擾的影響而變成不穩定。 雖然上面已經說明特定實施例，吾人將瞭解所說明的 實施例僅當範例。因此，此處說明的裝置與方法不應受限 於所說明的實施例。而是，當與上述說明與附圖結合時， 此處說明的裝置與方法應該只受限於底下的申請專利範 圍。 【圖式簡單說明】 第一圖為根據一實施例的例示電路板之剖面圖。 第二圖為根據一實施例的例示EBG圖案之平面圖。 第三圖為根據另一實施例的例示電路板主要部分之剖面 圖。 第四圖為根據一實施例的積體電路模組配置關係之示意 圖。 第五圖為根據一實施例的第四圖之部分放大平面圖。 【主要元件符號說明】 10 信號線層 20 電源供應層 30 信號線層 40 信號線層 50 電源供應層 60 信號線層 70a-70e 絕緣層 1362235 80 電磁能隙（EBG)圖案 80a 子圖案 80b 開口區 90 差動信號線對 100 電路板 110 記憶體控制裝置 120 半導體記憶體裝置 130 輸入緩衝器 200 積體電路模組 12

Claims (1)

1362235 七、申請專利範圍： 1. 一種電路板，包含： 複數個差動信號線對；以及 ' 複數個電磁能隙(EBG)圖案，每一都配置成與該複數個 差動信號線對重疊放置； . 其中該等EBG圖案與該等差動信號線之間係電絕緣。 2. 如申請專利範圍第1項之電路板，進一步包含複數個絕緣 ^ 層，每一都配置成放置在該等複數個信號線對與該等複數個 EBG圖案之間。 3. 如申請專利範圍第2項之電路板，其中該複數個EBG圖案 最上面之一位於該等複數個絕緣層的第二之内，並且與該等 •複數個差動信號線對之間相隔第一該等複數個絕緣層’。 4. 如申請專利範圍第3項之電路板，其中沿著該等複數個絕緣 層的第二與該等複數個絕緣層的第一之間一介面内提供該 等複數個EBG圖案最上面之一。 • 5.如申請專利範圍第2項之電路板，其中該等複數個EBG圖 案最下面之一位於該等複數個絕緣層的倒數第二之内，並且 與該等複數個差動信號線對之間相隔最後一該複數個絕緣 _ 層。 - 6.如申請專利範圍第5項之電路板，其中沿著該等複數個絕緣 層倒數第二與該等複數個絕緣層倒數第一之間一介面内，提 供該等複數個EBG圖案最下面之一。 7.如申請專利範圍第1項之電路板，進一步包含配置成包含該 等複數個差動信號線對的複數個信號線層。 13 1362235 8. 如申請專利範圍第1項之電路板，進一步包含配置成包含該 等複數個EBG圖案的複數個電源供應層。 9. 如申請專利範圍第8項之電路板，其中沿著該等複數個絕緣 層最上面之一與相鄰於該等複數個差動信號線對最上面之 一的該等複數個電源供層最上面之一之間的一介面内提供 該等複數個EBG圖案最上面之一。 10. 如申請專利範圍第9項之電路板，其中沿著該複數個絕緣 層最下面之一與相鄰於該等複數個差動信號線對最下面之 一的該等複數個電源供層最下面之一之間的一介面内，提 供該等複數個EBG圖案最下面之一。 11. 如申請專利範圍第1項之電路板，其中每一該等複數個 EBG圖案都配置成具有一寬度，其大約是每一該等複數個 差動信號線對的信號線之間間隙與每一該等複數個差動信 號線對的一線寬之總長度的二到六倍寬。 12. 如申請專利範圍第11項之電路板，其中每一該等複數個 EBG圖案都配置成具有一寬度，其大約是每一該等複數個 差動信號線對的該線寬之三倍寬。 13. 如申請專利範圍第1項之電路板，其中每一該等複數個 EBG圖案包含導電材料。 14. 如申請專利範圍第13項之電路板，其中每一該等複數個 EBG_圖案包含銅。 15. —種電路板，包含： 複數個信號線層，其配置成包含複數個差動信號線對 來提供差動信號對給一半導體積體電路晶片； 1362235 複數個電磁能隙(EBG)圖案，其配置成與每一該等複數 個差動信號線對相鄰放置；以及 ' 複數個絕緣層，其配置成放置在該等複數個信號線層 ' 與該等複數個EBG圖案之間。 16. 如申請專利範圍第15項之電路板，其中該等複數個EBG - 圖案最上面之一位於該等複數個絕緣層的第二之内，並且 . 與該等複數個差動信號線對最上面之一相隔有該等複數個 | 絕緣層之第一者。 17. 如申請專利範圍第16項之電路板，其中沿著該等複數個絕 緣層的第二與該等複數個絕緣層的第一之間一介面内提供 該等複數個EBG圖案最上面之一。 18:如申請專利範圍第15項之電路板，淇中該等複數個EBG 圖案最下面之一位於該等複數個絕緣層的倒數第二之内， 並且與該等複數個差動信號線對最下面之一相隔著該等複 數個絕緣層之最後一者。 • 19.如申請專利範圍第18項之電路板，其中沿著該等複數個絕 緣層倒數第二者與該等複數個絕緣層倒數第一者之間一介 面内提供該等複數個EBG圖案最下面之一。 20. 如申請專利範圍第15項之電路板，進一步包含供應電源給 - 該半導體積體電路晶片的複數個電源供應層。 21. 如申請專利範圍第20項之電路板，其中每一該等複數個 EBG圖案都配置成提供在該等複數個電源供應層内。 22. 如申請專利範圍第21項之電路板，其中沿著該等複數個絕 緣層最上面之一與相鄰於該等複數個差動信號線對最上面 15 1362235 之一的該等複數個電源供層最上面之一之間一介面内提供 該等複數個EBG圖案最上面之一。 23. 如申請專利範圍第22項之電路板，其中沿著該等複數個絕 — 緣層最下面之一與相鄰於該等複數個差動信號線對最下面 之一的該等複數個電源供層最下面之一之間一介面内提供 該等複數個EBG圖案最下面之一。 . 24. 如申請專利範圍第15項之電路板，其中每一該等複數個 EBG圖案都配置成具有一寬度，其大約是每一該等差動信 0 號線對的信號線之間間隙與每一該等複數個差動信號線對 的一線寬之總長度的二到六倍寬。 25. 如申請專利範圍第24項之電路板，其中每一該複數個EBG 圖案都配置成具有一寬度，其大約是每一該等複數個差動 信號線對的該線寬之三倍寬。 26. 如申請專利範圍第15項之電路板，其中每一該等複數個 EBG圖案包含導電材料。 27. 如申請專利範圍第26項之電路板，其中每一該等複數個 · EBG圖案包含銅。 28. —種半導體積體電路模組，其包含： 一電路板； 一記憶體控制裝置，其配置成固定在該電路板上，並 -且產生與輸出複數個差動信號對； 複數個差動信號線對，每一都配置成形成於電路板上 並傳輸一對該等複數個差動信號對； 一半導體記憶體裝置，其配置成固定在該電路板上， 1362235 並且供給沿著該等複數個差動信號線對傳輸的該等複數個 差動信號對；以及 複數個電磁能隙（EBG)圖案，每一都配置成安置在該電 路板内，並且安置在重疊該等複數個差動信號線對的位置 上。 29. 如申請專利範圍第28項之半導體積體電路模組，其中每一 該等複數個EBG圖案都配置成具有一寬度，其大約是每一 該等差動信號線對的信號線之間間隙與每一該複數個差動 信號線對的一線寬之總長度的二到六倍寬。 30. 如申請專利範圍第29項之半導體積體電路模組，其中每一 該等複數個EBG圖案都配置成具有一寬度，其大約是每一 該等複數個差動信號線對的該線寬之三倍寬’。， 31. 如申請專利範圍第28項之半導體積體電路模組，其中每一 該等複數個EBG圖案包含導電材料。 32. 如申請專利範圍第31項之半導體積體電路模組，其中每一 該等複數個EBG圖案包含銅。 33. 如申請專利範圍第28項之半導體積體電路模組，其中每一 該等複數個差動信號對都配置成包含至少一時脈信號對、 一資料信號對、一指令信號對以及一位址信號對其中之一。 34. —種半導體積體電路模組，其包含： 複數個差動信號線對，每一都配置成傳輸差動信號對； 一輸入緩衝器，其配置成比較從每一該等複數個差動 信號線對傳輸來的該等差動信號對，並且執行該差動信號 對的信號緩衝操作；以及 17 1362235 一板子，其配置成包含複數個電磁能隙（EBG)圖案， 其中該等複數個差動信號線對放置在該板的一第一側 上，並且該等EBG圖案則提供在該板的一第二側上。 · 35. 如申請專利範圍第34項之半導體積體電路模組，其中每一 ‘ 該等複數個EBG圖案都配置成具有一寬度，其大約是每一 該等複數個差動信號線對的信號線之間間隙與每一該等複 、 數個差動信號線對的一線寬之總長度的二到六倍寬。 36. 如申請專利範圍第35項之半導體積體電路模組，其中每一 $ 該等複數個EBG圖案都配置成具有一寬度，其大約是每一 該等複數個差動信號線對的該線寬之三倍寬。 37. 如申請專利範圍第34項之半導體積體電路模組，其中每一 該等複數個EBG圖案包含導電材料。 38. 如申請專利範圍第37項之半導體積體電路模組，其中每一 該等複數個EBG圖案包含銅。 39. 如申請專利範圍第34項之半導體積體電路模組，其中該等 差動信號對都配置成包含至少一時脈信號對、一資料信號 · 對、一指令信號對以及一位址信號對其中之一。 18