CN114495998B

CN114495998B - 一种数据存储器以及电子装置

Info

Publication number: CN114495998B
Application number: CN202111534861.4A
Authority: CN
Inventors: 雷妍
Original assignee: Xian Unilc Semiconductors Co Ltd
Current assignee: Xian Unilc Semiconductors Co Ltd
Priority date: 2021-12-15
Filing date: 2021-12-15
Publication date: 2023-11-10
Anticipated expiration: 2041-12-15
Also published as: CN114495998A

Abstract

本申请公开了一种数据存储器以及电子装置，该数据存储器包括基板、至少两个第一存储颗粒及缓存器，至少两个第一存储颗粒及缓存器设置于基板，缓存器用于输入读写指令，至少两个第一存储颗粒用于接收读写指令，以写入或读取存储数据；缓存器至第一个第一存储颗粒以及第一个第一存储颗粒至第二个第一存储颗粒的传输路径分别为第一传输路径与第二传输路径，读写指令分别通过第一传输路径以及通过第一传输路径与第二传输路径传输至第一个第一存储颗粒与第二个第一存储颗粒；其中，第一传输路径的宽度大于第二传输路径的宽度。本申请通过增加第一传输路径的宽度，减小第一传输路径的阻抗，以改善传输信号质量。

Description

一种数据存储器以及电子装置

技术领域

本申请涉及数据存储领域，特别是涉及一种数据存储器以及电子装置。

背景技术

DIMM(Dual-Inline-Memory-Modules，双列直插式存储模块)产品需要传输DDR信号，通常采用一个缓存器与Dram芯片结合。为了保证多颗Dram芯片接收到的较好的地址信号质量，需要采用较强的缓存器输出信号，以保证信号传输路径最远的Dram芯片接收到的地址信号质量良好，保证较低的误码率。然而，拓扑中多个Dram芯片，及复杂的PCB走线方式，导致较强的缓存器输出信号会在传输系统中发生多次复杂的信号反射，通道噪声同样会非常大。Dram芯片的信号与反射信号叠加后，会导致信号质量变差，严重影响整个传输通道的带宽，对提高DDR地址信号速率，提升产品性能形成极大的阻碍。

发明内容

本申请至少提供一种数据存储器以及电子装置。

本申请第一方面提供了一种数据存储器，该数据存储器包括基板、至少两个第一存储颗粒以及缓存器，至少两个第一存储颗粒以及缓存器设置于基板，缓存器用于输入读写指令，至少两个第一存储颗粒用于接收读写指令，以写入或读取存储数据；缓存器至第一个第一存储颗粒的传输路径为第一传输路径，第一个第一存储颗粒至第二个第一存储颗粒的传输路径为第二传输路径，读写指令通过第一传输路径传输至第一个第一存储颗粒，以及通过第一传输路径与第二传输路径传输至第二个第一存储颗粒；第一个第一存储颗粒靠近缓存器，第二个第一存储颗粒位于第一个第一存储颗粒远离缓存器的一侧；其中，第一传输路径的宽度大于第二传输路径的宽度。

可选地，第二传输路径的长度小于第一传输路径的长度，且第二传输路径的长度与第一传输路径的长度的比值大于预设比值。

可选地，第一传输路径与第二传输路径之间形成第一传输节点，接收由第一传输路径传输至第二传输路径的读写指令，以及由第二传输路径传输至第一传输路径的反射信号；反射信号的信号强度小于预设信号强度，且反射信号与读写指令的信号强度差值大于预设值。

可选地，预设比值的范围为0.8-1.5。

可选地，第一传输路径的阻抗小于第二传输路径的阻抗。

可选地，基板包括至少一层印制板，第一传输路径、第二传输路径与第一传输节点设置于同一层印制板。

可选地，基板还包括导通孔，导通孔用于将读写指令传输至第一传输路径，以及将读写指令传输至至少两个第一存储颗粒；

可选地，导通孔包括第一导通孔、第二导通孔以及第三导通孔；缓存器通过第一导通孔与第一传输路径信号连接；第一传输路径通过第二导通孔与第一个第一存储颗粒信号连接；第二传输路径通过第三导通孔与第二个第一存储颗粒信号连接。

可选地，第一存储颗粒数量为N，N个第一存储颗粒与缓存器设置于基板的同一侧，相邻两个第一存储颗粒之间具有第二传输路径，与缓存器相邻的第一存储颗粒与缓存器之间形成第一传输路径，靠近第一传输路径的第二传输路径大于其余第二传输路径。

可选地，数据存储器还包括至少两个第二存储颗粒，第二存储颗粒位于基板远离第一存储颗粒的一侧，且第二存储颗粒与第一存储颗粒位置对应，位置对应的第一存储颗粒与第二存储颗粒形成一组存储颗粒。

可选地，第二存储颗粒对应第一传输路径与第二传输路径的位置设置有导通孔；同一组存储颗粒中的第一存储颗粒与第二存储颗粒共用同一第一传输路径或第二传输路径实现读写指令的传输。

可选地，数据存储器包括四组存储颗粒或五组存储颗粒。

可选地，缓存器包括至少两个第一输入端口，第一存储颗粒包括至少两个第二输入端口，第二存储颗粒包括至少两个第三输入端口，至少两个第一输入端口分别连接至少两个第二输入端口和/或至少两个第三输入端口，以使第一存储颗粒和/或第二存储颗粒接收读写指令。

本申请第二方面提供了一种电子装置，该电子装置包括如上述的数据存储器以及处理器，数据存储器连接处理器，用于根据处理器输出的指令进行读写数据。

本申请的有益效果是：区别于现有技术，本申请通过设置第一传输路径的宽度大于第二传输路径的宽度，即增加第一传输路径的宽度，减小第一传输路径的阻抗，以改善缓存器传输信号的质量，进而提高数据存储器的传输质量。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术DDR地址信号的传输原理图；

图2(a)是信号反射原理图；

图2(b)是反射时域效果图；

图2(c)是信号多次反射原理图；

图3是本申请数据存储器一实施例的结构示意图；

图4是本申请数据存储器另一实施例的结构示意图；

图5是本申请数据存储器又一实施例的结构示意图；

图6(a)是本申请数据存储器第一实施例的输出眼图；

图6(b)是本申请数据存储器第二实施例的输出眼图；

图6(c)是本申请数据存储器第三实施例的输出眼图；

图7是本申请电子装置一实施例的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请所提供的数据存储器以及电子装置做进一步详细描述。可以理解的是，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

本申请提供一种数据存储器，以改善缓存器传输信号的质量，进而提高数据存储器的传输质量。

请参阅图3，图3是本申请数据存储器一实施例的结构示意图。如图3所示，数据存储器1包括基板30(Printed Circuit Board，印制电路板)、至少两个第一存储颗粒21以及缓存器10。

其中，至少两个第一存储颗粒21以及缓存器10设置于基板30，进一步设置于基板30的同一侧，缓存器10用于输入读写指令，至少两个第一存储颗粒21用于接收读写指令，以根据读写指令写入或读取存储数据。可选地，第一存储颗粒21可为DRAM颗粒。

缓存器10包括至少两个第一输入端口11，第一存储颗粒21包括至少两个第二输入端口211，至少两个第一输入端口11分别连接至少两个第二输入端口211，以第一使存储颗粒21通过第二输入端口211接收缓存器10输出的读写指令。

具体地，数据存储器1适用于DIMM(Dual-Inline-Memory-Modules，双列直插式存储模块)产品，本实施例缓存器10包括五个第一输入端口11，第一存储颗粒21包括五个第二输入端口211，在数据存储器1工作时，五个第一输入端口11中的第二个与第三个第一输入端口11使能，五个第二输入端口211中的第三个与第四个第二输入端口211使能，缓存器10通过第二个与第三个第一输入端口11输入读写指令，第一存储颗粒21通过第三个与第四个第二输入端口211接收读写指令。

可选地，在其他实施例中，缓存器10与第一存储颗粒21还可选择其它任意两个第一输入端口11与第二输入端口211作为使能端口。其中，缓存器10的使能端口可为相邻的第一输入端口11或不相邻的第一输入端口11，第一存储颗粒21的使能端口可为相邻的第二输入端口211或不相邻的第二输入端口211。例如，选取第一个与第四个第一输入端口11作为使能端口，选取第一个与第二个第二输入端口211作为使能端口。

可选地，在其他实施例中，缓存器10与第一存储颗粒21可包括多个第一输入端口11与第二输入端口211。例如，缓存器10包括6个、7个或8个第一输入端口11等等，第一存储颗粒21包括6个、7个或8个第二输入端口211等等。其中，第一输入端口11与第二输入端口211的数量可相等或不相等。

可选地，应用于其他产品，缓存器10与第一存储颗粒21可通过一个或多个第一输入端口11与第二输入端口211输入或接收读写指令，例如1个或3个等等。

如图3所示，缓存器10至第一个第一存储颗粒21的传输路径为第一传输路径32，第一个第一存储颗粒21至第二个第一存储颗粒21的传输路径为第二传输路径33，缓存器10输入的读写指令通过第一传输路径32传输至第一个第一存储颗粒21，以及通过第一传输路径32与第二传输路径33传输至第二个第一存储颗粒21。

其中，第二传输路径33的长度小于第一传输路径32的长度，且第二传输路径33的长度与第一传输路径32的长度的比值大于预设比值。可选地，本实施例预设比值的范围为0.8-1.5。可选地，在其他实施例中，预设比值的范围还可为0.8-1.0，或1.0-1.5，或0.9-1.2等等。优选地，预设比值为0.8。可选地，在其他实施例中，预设比值还可为0.9或1等等。

第一传输路径32与第二传输路径33之间形成第一传输节点341，接收由第一传输路径32传输至第一传输节点341的读写指令，以及由第二传输路径33传输至第一传输节点341的反射信号。

结合图3，请参阅图1，图1是现有技术DDR地址信号的传输原理图。如图1所示，DIMM产品通常采用1*Register ton*Dram，Register(缓存器)端S1需要经过Package、PCB等传输线，依次将DDR Address信号传输到多个Dram颗粒S2。以8个Dram颗粒为例，Register(缓存器)端S1依次将DDR Address信号传输到T/B-DRAM1、T/B-DRAM2、T/B-DRAM3以及T/B-DRAM4。

其中，Register(缓存器)端S1至T/B-DRAM1的线路长度为LT1，T/B-DRAM1至T/B-DRAM2的线路长度为LT1，T/B-DRAM2至T/B-DRAM3的线路长度为LT3，T/B-DRAM3至T/B-DRAM4的线路长度为LT4。目前的PCB设计线路长度通常为LT1>>LT2＝LT3＝LT4。

在现有技术中，LT1的长度通常为21-27mm，LT2的长度通常为14-15mm。也就是说，LT2的长度与LT1的长度的比值的范围为51％-71％。对比可知，本申请增加第二传输路径33的长度，以使第二传输路径33的长度与第一传输路径32的长度的比值大于预设比值，且预设比值大于现有技术中的LT2与LT1长度比值的范围。

DDR Address信号从Register出发，通过PCB传输线到达各Dram过程中，会经过PCB走线分叉，Dram等多个阻抗突变点，造成传输系统中会发生多次复杂的信号反射。结合图1，进一步参阅图2(a)-图2(c)，分别为现有技术中反射信号的原理图、反射时域效果图以及信号多次反射的原理图。

图2(a)是信号反射原理图，如图2(a)所示，输入信号V_incident在阻抗突变点的反射，产生继续向前传输的V_transmitted以及反射信号V_reflected。其中，反射系数ρ可通过公式一计算得到：

其中，Z₂是输入阻抗，Z₁是输出阻抗。

图2(b)是反射时域效果图，输入信号V_incident与反射信号V_reflected叠加后的传输信号如图2(b)所示，在一个周期内，传输信号的变化趋势呈过冲振铃。

图2(c)是信号多次反射原理图，如图2(c)所示，反射信号与传输信号在传输系统的阻抗突变点处发生的多次反射现象。

其中，本实施例通过增加第二传输路径33的长度，以使得反射信号传输一个周期的时间变强，同时减小反射信号的振幅，以降低反射信号对数据存储器1的传输信号的影响。

具体地，由于现有技术采用如图1所示的传输方式，同时第一传输路径与第二传输路径在基板上的布线以及布局复杂，使得第一传输路径的路径远大于第二传输路径。本实施例可通过改变第一传输路径32与第二传输路径33的布线和布局，以使第二传输路径33的长度大于预设比例的第一传输路径32的长度。例如，调整第一传输路径32在基板30上的布线，以缩短第一传输路径32的长度；或，调整基板30设置有第一传输路径32的对应层的布局，以缩短第一传输路径32的长度等等。

本实施例通过设置第二传输路径33的长度小于第一传输路径32的长度，且大于预设比例的第一传输路径32的长度，以减小传输路径的发射，进而减小反射信号的信号强度，增加反射信号与读写指令的信号强度差值，使反射信号的信号强度远小于读写指令的信号强度，从而提高传输的输入指令的信号质量。可选地，反射信号的信号强度小于预设信号强度，且反射信号与读写指令的信号强度差值大于预设值。

如图3所示，基板30包括至少一层印制板31，第一传输路径32、第二传输路径33与第一传输节点341设置于同一层印制板31。具体地，本实施例基板30包括六层印制板31，第一传输路径32、第二传输路径33与第一传输节点341设置于第二层印制板31上。

可选地，在其他实施例中，第一传输路径32、第二传输路径33与第一传输节点341设置于第三层印制板31或第五层印制板31上等等。可选地，在其他实施例中，基板30还可包括七层印制板31或八层因印制板31等等。

基板30还包括导通孔35，导通孔35用于将读写指令传输至第一传输路径32，以及将读写指令传输至至少两个第一存储颗粒21。

可选地，在本实施例中，导通孔35可包括第一导通孔、第二导通孔以及第三导通孔，数据存储器1包括两个第一存储颗粒21，缓存器10通过第一导通孔与第一传输路径32信号连接，第一传输路径32通过第二导通孔与第一个第一存储颗粒21信号连接，第二传输路径33通过第三导通孔与第二个第一存储颗粒21信号连接。具体地，第一导通孔用于连接第一输入端口11与第一传输路径32，第二导通孔用于连接第一传输路径32与第二输入端口211，第三导通孔用于连接第二传输路径33与第二输入端口211。

可选地，导通孔35的长度远小于第一传输路径32与第二传输路径33的长度，读写指令从缓存器10传输至第一个第一存储颗粒21与第二个第一存储颗粒21时，主要传输路径为第一传输路径32与第二传输路径33，可忽略导通孔35的传输长度，因此，第一个第一存储颗粒21接收的读写指令的传输长度为第一传输路径32的长度，第二个第一存储颗粒21接收的读写指令的传输长度为第一传输路径32的长度加第二传输路径33的长度。

结合图3，进一步参阅图4，图4是本申请数据存储器另一实施例的结构示意图。如图4所示，在上述实施例的基础上，数据存储器1包括N个第一存储颗粒21，N个第一存储颗粒21与缓存器10设置于基板30的同一侧，相邻两个第一存储颗粒21之间依次形成第二传输路径33，相邻两个第二传输路径33之间形成第二传输节点342。与缓存器10相邻的第一存储颗粒21与缓存器10之间形成第一传输路径32，靠近第一传输路径32的第二传输路径33大于其余第二传输路径33。

具体地，在本实施例中，数据存储器1包括四个第一存储颗粒21，第两个第一存储颗粒21与第三个第一存储颗粒21之间形成第二个第二传输路径33，第三个第一存储颗粒21与第四个第一存储颗粒21之间形成第三个第二传输路径33。

其中，第一个第二传输路径33的长度大于第二个第二传输路径33的长度，同时大于第三个第二传输路径33的长度。可选地，第二个第二传输路径33的长度可与第三个第二传输路径33的长度相等或不相等。

第一个第二传输路径33与第二个第二传输路径33之间形成第一个第二传输节点342，第二个第二传输路径33与第三个第二传输路径33之间形成第二个第二传输节点342。

其中，第一个第二传输节点342连接第二个第一存储颗粒21的第二输入端口211，以将经过第一传输路径32以及第二传输路径33读写指令通过导通孔35传输至第二个第一存储颗粒21；第二个第二传输节点342连接第三个第一存储颗粒21的第二输入端口211，以将经过第一传输路径32以及两个第二传输路径33的读写指令通过导通孔35传输至第三个第一存储颗粒21；第四个第一存储颗粒21进一步通过第二输入端口211接收经过第一传输路径32以及三个第二传输路径33的读写指令。

可选地，在其他实施例中，数据存储器1还可包括五个第一存储颗粒21，第五个第一存储颗粒21与第四个第一存储颗粒21之间形成第四个第二传输路径33，第三个第二传输路径33与第四个第二传输路径33之间形成第三个第二传输节点342，第五个第一存储颗粒21进一步通过第二输入端口211接收经过第一传输路径32以及四个第二传输路径33的读写指令。

其中，第一个第二传输路径33的长度大于第四个第二传输路径33的长度，第四个第二传输路径33的长度可与第三个第二传输路径37的长度相等或不相等，可与第二个第二传输路径33的长度相等或不相等。

结合图3-4，进一步参阅图5，图5是本申请数据存储器又一实施例的结构示意图。如图5所示，在上述实施例的基础上，数据存储器1还包括至少两个第二存储颗粒22，第二存储颗粒22位于基板30远离第一存储颗粒21的一侧，且第二存储颗粒22与第一存储颗粒21位置对应，位置对应的第一存储颗粒21与第二存储颗粒22形成一组存储颗粒，至少两组存储颗粒依次设置于基板30。

第二存储颗粒22包括至少两个第三输入端口221，至少两个第一输入端口11分别连接至少两个第二输入端口211以及至少两个第三输入端口221，以第一存储颗粒21通过第二输入端口211接收缓存器10输出的读写指令，且第二存储颗粒22通过第三输入端口221接收缓存器10输出的读写指令。

其中，第二存储颗粒22对应第一传输路径32与第二传输路径33的位置设置有导通孔，同一组存储颗粒中的第一存储颗粒21与第二存储颗粒22共用同一第一传输路径32或第二传输路径33实现读写指令的传输。具体地，缓存器10输出的读写指令传输至第一传输节点341或第二传输节点342，并通过向上传输及向下传输的导通孔将读写指令传输至同一组存储颗粒中的第一存储颗粒21与第二存储颗粒22。

具体地，在本实施例中，数据存储器1包括四组存储颗粒。其中，第一组的第一存储颗粒21与第二存储颗粒22通过导通孔35，接收由第一传输节点341传输的读写指令；第二组的第一存储颗粒21与第二存储颗粒22通过导通孔35，接收由第一个第二传输节点342传输的读写指令；第三组的第一存储颗粒21与第二存储颗粒22通过导通孔35，接收由第二个第二传输节点342传输的读写指令；第四组的第一存储颗粒21与第二存储颗粒22通过导通孔35，接收由经过第一传输路径32以及三个第二传输路径33的读写指令。

可选地，在其他实施例中，数据存储器1还可包括五组存储颗粒。其中，第五组的第一存储颗粒21与第二存储颗粒22通过导通孔35，接收经过第一传输路径32以及四个第二传输路径33传输的读写指令。

其中，不同实施例中的第一传输路径32以及多个第二传输路径33的长度均可不同，使得不同实施例的数据存储器1的传输信号的信号质量也不相同。本申请提供三种实施例下的数据存储器1的输出眼图，以探究不同长度的传输路径对数据存储器1的传输信号的信号质量的影响。进一步参阅图6(a)-图6(c)，分别为第一实施例、第二实施例以及第三实施例下数据存储器1的输出眼图。

在第一实施例中，第一传输路径32的长度为24mm，第一个第二传输路径33的长度为11mm，第二个第二传输路径33的长度为14.5mm，第三个第二传输路径33的长度为14.5mm。如图6(a)所示，数据存储器1的输出眼宽为530ps，同时，输出眼高小于0.4V。

在第二实施例中，第一传输路径32的长度为24mm，第一个第二传输路径33的长度为21mm，第二个第二传输路径33的长度为14.5mm，第三个第二传输路径33的长度为14.5mm。如图6(b)所示，数据存储器1的输出眼宽为521ps，同时，输出眼高大于0.4V，且小于0.6V。

在第三实施例中，第一传输路径32的长度为18mm，第一个第二传输路径33的长度为21mm，第二个第二传输路径33的长度为14.5mm，第三个第二传输路径33的长度为14.5mm。如图6(c)所示，数据存储器1的输出眼宽为549ps，同时，输出眼高大于0.6V，且小于0.8V。

对比图6(a)、图6(b)以及图6(c)可知，当第二传输路径33的长度相较于第一传输路径32的长度逐渐增加时，数据存储器1的输出眼宽逐渐增加，输出眼高也逐渐增加，同时输出信号更稳定，因此能够提高输出信号的信号质量，有效优化输出信号的信号质量。

进一步地，在上述实施例的基础上，本申请还增加第一传输路径32的线路宽度，以使得第一传输路径32的宽度大于第二传输路径33的宽度，减小第一传输路径32的阻抗，进而使第一传输路径32的阻抗小于第二传输路径33的阻抗，减小第一存储颗粒21和/或第二存储颗粒21的容性负载效应，减小通道反射带来的噪声，提高信道带宽，提高信号完整性。其中，第一传输路径32可采用40-45Ω设计，第二传输路径33可采用50-55Ω设计。

其中，多个第二传输路径33的宽度可相同或不相同，但每个第二传输路径33的宽度均小于第一传输路径32的宽度。

本申请数据存储器1通过调和基板30上的布线与布局，使得第二传输路径33的长度小于第一传输路径32的长度，且大于预设比例的第一传输路径32的长度，不需要增加基单板面积，不需要增加匹配器，不需要采用复杂工艺的埋容端接，避免采用更多的颗粒端端接来吸收反射信号，节省空间，节省成本，可实现性强；同时，减小传输路径的发射，使反射信号的信号强度小于读写指令的信号强度，进而提高传输的输入指令的信号质量，提高系统支持的最高传输速率，提升数据存储器1的性能。

另一方面，本申请数据存储器1增加第一传输路径32的宽度，减小第一传输路径32的阻抗，减小通道反射带来的噪声，提高信道带宽，提高信号完整性。

本申请还提供一种电子装置，请参阅图7，图7是本申请电子装置一实施例的结构示意图。如图7所示，电子装置2包括数据存储器201以及处理器202。其中，数据存储器201为上述实施例所揭示的数据存储器1，在此不再赘述。

具体地，数据存储器201连接处理器202，数据存储器201接收处理器202输出的指令，并根据进行相应的读写操作，实现读取数据或写入数据。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims

1.一种数据存储器，其特征在于，所述数据存储器包括基板、至少两个第一存储颗粒以及缓存器，所述至少两个第一存储颗粒以及所述缓存器设置于所述基板，所述缓存器用于输入读写指令，所述至少两个第一存储颗粒用于接收所述读写指令，以写入或读取存储数据；

所述缓存器至第一个所述第一存储颗粒的传输路径为第一传输路径，第一个所述第一存储颗粒至第二个所述第一存储颗粒的传输路径为第二传输路径，所述读写指令通过所述第一传输路径传输至第一个所述第一存储颗粒，以及通过所述第一传输路径与所述第二传输路径传输至第二个所述第一存储颗粒；所述第一个所述第一存储颗粒靠近所述缓存器，所述第二个所述第一存储颗粒位于所述第一个所述第一存储颗粒远离所述缓存器的一侧；其中，所述第一传输路径的宽度大于所述第二传输路径的宽度。

2.根据权利要求1所述的数据存储器，其特征在于，所述第二传输路径的长度小于所述第一传输路径的长度，且所述第二传输路径的长度与所述第一传输路径的长度的比值大于预设比值。

3.根据权利要求2所述的数据存储器，其特征在于，所述第一传输路径与所述第二传输路径之间形成第一传输节点，接收由所述第一传输路径传输至所述第二传输路径的所述读写指令，以及由所述第二传输路径传输至所述第一传输路径的反射信号；

所述反射信号的信号强度小于预设信号强度，且所述反射信号与所述读写指令的信号强度差值大于预设值。

4.根据权利要求3所述的数据存储器，其特征在于，所述预设比值的范围为0.8-1.5。

5.根据权利要求1-4任一项所述的数据存储器，其特征在于，所述第一传输路径的阻抗小于所述第二传输路径的阻抗。

6.根据权利要求5所述的数据存储器，其特征在于，所述基板包括至少一层印制板，所述第一传输路径、所述第二传输路径与所述第一传输节点设置于同一层所述印制板。

7.根据权利要求6所述的数据存储器，其特征在于，所述基板还包括导通孔，所述导通孔用于将所述读写指令传输至所述第一传输路径，以及将所述读写指令传输至所述至少两个第一存储颗粒。

8.根据权利要求7所述的数据存储器，其特征在于，所述导通孔包括第一导通孔、第二导通孔以及第三导通孔；

所述缓存器通过所述第一导通孔与所述第一传输路径信号连接；

所述第一传输路径通过所述第二导通孔与第一个所述第一存储颗粒信号连接；

所述第二传输路径通过所述第三导通孔与第二个所述第一存储颗粒信号连接。

9.根据权利要求5所述的数据存储器，其特征在于，所述第一存储颗粒数量为N，N个所述第一存储颗粒与所述缓存器设置于所述基板的同一侧，相邻两个所述第一存储颗粒之间具有所述第二传输路径，与所述缓存器相邻的所述第一存储颗粒与所述缓存器之间形成所述第一传输路径，靠近所述第一传输路径的所述第二传输路径的长度大于其余所述第二传输路径的长度。

10.根据权利要求5所述的数据存储器，其特征在于，所述数据存储器还包括至少两个第二存储颗粒，所述第二存储颗粒位于所述基板远离所述第一存储颗粒的一侧，且所述第二存储颗粒与所述第一存储颗粒位置对应，位置对应的所述第一存储颗粒与所述第二存储颗粒形成一组存储颗粒。

11.根据权利要求10所述的数据存储器，其特征在于，所述第二存储颗粒对应所述第一传输路径与所述第二传输路径的位置设置有导通孔；

同一组所述存储颗粒中的所述第一存储颗粒与所述第二存储颗粒共用同一所述第一传输路径或所述第二传输路径实现所述读写指令的传输。

12.根据权利要求10所述的数据存储器，其特征在于，所述数据存储器包括四组所述存储颗粒或五组所述存储颗粒。

13.根据权利要求10所述的数据存储器，其特征在于，所述缓存器包括至少两个第一输入端口，所述第一存储颗粒包括至少两个第二输入端口，所述第二存储颗粒包括至少两个第三输入端口，所述至少两个第一输入端口分别连接所述至少两个第二输入端口和/或所述至少两个第三输入端口，以使所述第一存储颗粒和/或所述第二存储颗粒接收所述读写指令。

14.一种电子装置，其特征在于，包括如权利要求1-13任一项所述的数据存储器以及处理器，所述数据存储器连接所述处理器，用于根据所述处理器输出的指令进行读写数据。