JP2023514986A - パッケージ基板及びパッケージ構造 - Google Patents

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Abstract

本願はパッケージ基板及びパッケージ構造に関する。パッケージ基板は、基材の上面に位置し、チップに電力を供給する電源ラインとチップに信号を供給する信号ラインとを含む第１導電層と、基材の底面に位置し、第１パッドと部分相互接続ラインとを含み、第１パッドが信号ラインに電気的に接続され、関連する複数の第１パッドが部分相互接続ラインを介して電気的に接続される第２導電層とを含む。【選択図】図１

Description

本願は半導体の技術分野に関し、特にパッケージ基板及びパッケージ構造に関する。
本願は２０２１年１月２１日に中国特許庁に提出された、出願番号２０２１１００８２９２９３、発明の名称「パッケージ基板及びパッケージ構造」である中国特許出願の優先権を主張しており、その全内容が援用により本願に組み込まれる。
パッケージは各種の集積回路に適用されるチップに対して重要な役割を果たしている。チップパッケージに適用されるパッケージ基板は、チップの載置、固定、封止、保護や電熱性能向上の役割を果たす。また、それは、チップと外部回路とを接続するブリッジでもある。パッケージ技術の優劣は、チップ自体の性能の発揮やチップに接続されたプリント回路基板（ＰＣＢ）の設計及び製造に直接影響を与えるので、非常に重要なことである。
現在、一部のパッケージ基板の設計では、基材の上面にめっきリード（ｐｌａｔｉｎｇ ｂａｒ）が設けられることによって、チップに信号を供給することに関連する複数の信号ラインが接続される。このような設計では、基材の上面の多くの面積が占有され、その結果、基材の上面の各電源ラインをめっきリードを避けて配置しなければならない。それによって、通常、電源ラインは、線長が長く線幅が細くなるので、直流抵抗が高くなり、さらに、直流電圧降下が基準を超えるという問題が生じる恐れがある。
本願の各実施例に基づいて、パッケージ基板及びパッケージ構造を提供する。
本願は、チップパッケージに適用され、
チップに電力を供給する電源ラインと、前記チップに信号を供給する信号ラインと、
前記基材の底面に位置し、第１パッドと部分相互接続ラインとを含み、前記第１パッドが前記信号ラインに対応して電気的に接続され、複数の前記第１パッドが前記部分相互接続ラインを介して電気的に接続される第２導電層とを含む、パッケージ基板を提供する。
本願のパッケージ基板及びパッケージ構造は下記の有益な効果を有する。
本願のパッケージ基板及びパッケージ構造では、基材の底面の第１パッドは基材の上面の信号ラインに電気的に接続される。部分相互接続ラインを介して関連する第１パッドが接続されることによって、関連する複数の信号ラインが接続され、これによって、基材の上面にめっきリードを設けることが不要になる。
本願の実施例又は従来技術の技術案をより明確に説明するために、以下、実施例又は従来技術の説明に使用される図面を簡単に説明するが、以下で説明する図面は本願のいくつかの実施例に過ぎず、当業者であれば、創造的な工夫なしに、これらの図面に基づいて他の図面を取得することもできることは明らかである。
一実施例で提供されるパッケージ構造の構造概略図である。 一実施例で提供されるパッケージ構造の断面概略図である。 一実施例で提供されるパッケージ基板の１つの視角からの構造概略図である。 一実施例で提供されるパッケージ基板の別の視角からの構造概略図である。 一実施例で提供される第２導電層の部分構造の正面概略図である。 一実施例で提供されるパッケージ基板の断面構造の部分概略図である。 従来技術のパッケージ基板の正面構造概略図である。
本願を理解しやすくするために、以下、関連する図面を参照しながら本願をより包括的に説明する。図面には本願の最適な実施例が示されている。ただし、本願は、多くの異なる形態で実現されてもよく、本明細書に記載される実施例に限定されるものではない。これらの実施例は、本願の開示をより明確かつ完全にすることを目的として提供されるものである。
特に定義しない限り、ここで使用される全ての技術的用語及び科学的用語は当業者が通常理解するものと同義である。本明細書では、本願の明細書に使用される用語は特定の実施例を説明することにのみ使用され、本願を限定することを意図していない。
なお、構成要素又は層が他の構成要素又は層の「・・・上にある」、「・・・に隣接する」、「に接続される」又は「に結合される」ことが記載される場合、他の構成要素又は層上に直接位置してもよく、他の構成要素又は層に隣接し、接続又は結合されてもよく、又は、中間構成要素又は層が存在してもよい。一方、構成要素が他の構成要素又は層の「直接・・・上にある」、「・・・に直接隣接する」、「に直接接続される」又は「直接結合される」ことが記載される場合、中間にある構成要素又は層が存在しない。なお、第１、第２、第３などの用語により各種の構成要素、部材、エリア、層、ドーピングタイプ及び／又は部分を説明することができるに関わらず、これらの構成要素、部材、エリア、層、ドーピングタイプ及び／又は部分はこれらの用語により限定されるものではない。これらの用語は、１つの構成要素、部材、エリア、層、ドーピングタイプ又は部分を別の構成要素、部材、エリア、層、ドーピングタイプ又は部分と区別するために使用されるものに過ぎない。このため、本願の教示から逸脱せずに、以下で検討する第１構成要素、部材、エリア、層、ドーピングタイプ又は部分は、第２構成要素、部材、エリア、層又は部分として表されてもよく、一例として、第１導電プラグを第２導電プラグに置き換えてもよく、同様に、第２導電プラグを第１導電プラグに置き換えてもよい。
空間関係に関する用語、例えば「・・・下にある」、「・・・よりも下にある」、「下方の」、「・・・の下にある」、「・・・の上にある」、「上方の」などは、ここでは図に示される１つの構成要素又は特徴と他の構成要素又は特徴との関係を説明するために用いられることができる。なお、図に示される方向に加えて、空間関係に関する用語は使用や操作の時のデバイスの様々な方向も含む。例えば、図面におけるデバイスが反転した場合、「他の構成要素の下方にある」又は「その下にある」又は「下にある」のように記載された構成要素又は特徴は、他の構成要素又は特徴「の上」にあるように方向を決定する。したがって、「・・・の下方にある」及び「・・・の下にある」という例示的な用語は上と下の２つの方向を含んでもよい。さらに、デバイスはそれ以外の方向（例えば、９０度回転したものや他の方向）を含んでもよく、ここで使用される空間説明用語は対応して解釈される。
ここで使用される際には、単数形の「一」、「１つ」及び「前記／該」は、文脈において他の態様が明らかに記載されていない限り、複数形も含む。なお、「構成」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、操作、構成要素及び／又は部材の存在を確定できるが、１つ又はより多くの他の特徴、整数、ステップ、操作、構成要素、部材及び／又は組の存在又は追加を排除するわけではない。また、ここで使用される場合、「及び／又は」という用語はリストされている関連の任意及び全ての組み合わせを含む。
回路構造では、通常、それら電流が大きな配線ネットワークだけが注目されており、電流が小さく見える一部の配線ネットワークが無視されてしまう。ただし、本発明者は、一部の細長い配線ネットワークでは、高い直流抵抗により、流れる電流が極めて小さいとしても、直流電圧降下が基準を超えるという問題が発生する場合があることを見出した。
図７を参照すると、背景技術に記載のとおり、一部のパッケージ基板の設計（例えば低電力ダブルデータレート（ＬＰＤＤＲ：ｌｏｗ ｐｏｗｅｒ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）パッケージ基板設計）では、パッケージ基板の基材の上面にめっきリード１０が設けられることによって、関連する複数の信号ライン２２２が接続される。ただし、このような設計では、同じく基材の上面に位置する電源ライン２２１をめっきリード１０を避けて設けなければならない。その結果、パッケージ基板上の電源ライン２２１が全て分散してしまうので、細長い配線ネットワークとなり、さらに、直流電圧降下が基準を超えるという問題が生じる恐れがある。
このことに鑑み、本願は、直流電圧降下が基準を超えるという問題を防止できるパッケージ基板及びパッケージ構造を提案している。
一実施例では、図１に示すように、チップ１００と、パッケージ基板２００と、引き出し線３００とを含むパッケージ構造が提供されている。引き出し線３００は金属線などであってもよく、一端がチップ１００に接続されるとともに、他端がパッケージ基板２００に接続される。
チップ１００は各種の集積回路に適用されるチップであってもよい。同一パッケージ構造では、チップ１００の数は１つであってもよいし、複数であってもよい。
一例として、図２に示すように、チップ１００の数が複数である場合、複数のチップ１００は積層して設けられてもよく、これにより、パッケージ構造の集積密度が向上する。
この場合、パッケージ構造は粘着膜層４００をさらに含むように設定されてもよい。粘着膜層４００は、隣接する２つのチップ１００及びパッケージ基板２００とチップ１００とを接続する。図２に示すように、パッケージ基板２００と最底部のチップ２００との間も、隣接する２つのチップ１００同士の間も、粘着膜層４００を介して接続される。
さらに、複数チップはずれて積層され、隣接する２つのチップ１００はそれぞれ対向する両側で引き出し線３００を介してパッケージ基板２００に電気的に接続されるように設定されてもよい。
具体的には、図２に示すように、パッケージ基板２００においては、下から上へ順次設けられた各チップ１００のうち、第１チップ、第３チップ及び第５チップは、チップの左側で引き出し線３００を介してパッケージ基板２００に電気的に接続され、一方、第２チップ、第４チップ及び第６チップは、チップの右側で引き出し線３００を介してパッケージ基板２００に電気的に接続される。
この場合、引き出し線の密度は効果的に低減されるので、引き出し線のプロセスの難度が低減される。そして、引き出し線の密度低下により、各引き出し線同士間の相互干渉を効果的に防止できるため、パッケージ構造の信頼性が向上する。
これに加えて、パッケージ構造はラミネート層５００をさらに含んでもよい。ラミネート層５００はチップ１００を覆い、それによってチップを外界から隔離して、空気中の異物がチップの回路を腐食してチップの電気的性能低下を招くことを防止する。一方、ラミネート層５００でパッケージされたチップの取り付けや輸送が容易になる。
一実施例では、図３及び図４に示すように、パッケージ基板２００は、基材２１０と、第１導電層２２０と、第２導電層２３０とを含む。第１導電層２２０は基材２１０の上面に位置する。第２導電層２３０は基材２１０の底面に位置する。
第１導電層２２０及び第２導電層２３０は金属層であってもよいが、これに限定されるものではない。
第１導電層２２０は、電源ライン２２１と、信号ライン２２２とを含む。電源ライン２２１はチップ１００に電力を供給するためのものである。具体的には、電源ライン２２１はＶＤＤＱ、ＶＰＰ、ＶＤＤなどの電源電圧を供給する様々なタイプの電源ライン２２１を含んでもよい。信号ライン２２２はチップ１００に信号を供給するためのものである。具体的には、信号ライン２２２は、ＤＱ、ＤＱＳなどの信号を伝送する様々なタイプの信号ラインを含んでもよい。
第２導電層２３０は第１パッド２３１を含む。第１パッド２３１上には第１はんだボール（未図示）が形成されて、外部回路に電気的に接続されてもよい。第１はんだボールは錫ボールであってもよいが、これに限定されるものではない。
また、第１パッド２３１は、信号ライン２２２に対応して電気的に接続されて、信号ライン２２２に信号を供給する。
また、本実施例では、第２導電層２３０は部分相互接続ライン２３２をさらに含む。部分相互接続ライン２３２は関連する複数の第１パッド２３１を接続する。
第１パッド２３１が信号ライン２２２に電気的に接続されるので、関連する複数の第１パッド２３１が接続されるだけで、関連する複数の信号ライン２２２の接続が実現され得る。
ここでの「複数」は、２つ以上を表すと解釈される。「関連する複数の信号ライン」は、即ち、「電気的に接続されるべき同一のタイプの複数の信号ライン」のことであり、「関連する複数の第１パッド」は、即ち、「関連する複数の信号ラインに電気的に接続される複数の第１パッド」のことである。
本実施例では、部分相互接続ライン２３２を介して関連する第１パッド２３１が接続されることによって、関連する複数の信号ライン２２２が接続され、これにより、基材２１０の上面においてｐｌａｔｉｎｇ ｂａｒ（即ち、めっきリード１０）が不要になる。
このようにして、基材２１０の上面の空間が大幅に節約されて、電源ライン用の配線空間が残され、それにより電源ラインは迂回される必要がなくなる。そのため、本実施例では、電源ラインの線幅が効果的に大きくされ、横断面が効果的に増大することにより、電源ラインの直流抵抗インピーダンスが効果的に低下して、直流電圧降下が基準を超えるという問題を効果的に防止することができる。
一実施例では、図５に示すように、第１パッド２３１は、部分相互接続ライン２３２を介して対応する信号ライン２２２に電気的に接続される。即ち、部分相互接続ライン２３２は、一端が信号ライン２２２に電気的に接続され、他端が第１パッド２３１に電気的に接続され、これにより、第１パッド２３１と対応する信号ライン２２２との電気的な接続が実現される。この場合、第１パッド２３１の配列が柔軟になり得る。
もちろん、第１パッド２３１と信号ライン２２２を電気的に接続する方式についてこれらに限定するものではなく、例えば、第１パッド２３１は対応する導電プラグを介して信号ライン２２２に直接接続されてもよい。
一実施例では、第２導電層２３０は配線層とパッド層とを含む。部分相互接続ライン２３２は配線層に位置し、第１パッド２３１はパッド層に位置する。しかも、パッド層は配線層上に形成される。
即ち、本実施例では、部分相互接続ライン２３２及び第１パッド２３１は異なる膜層に形成される。かつ、パッド層の配線層形成よりも先に形成される。
この場合、部分相互接続ライン２３２及び第１パッド２３１の実際のニーズに応じて、様々なプロセスによって部分相互接続ライン２３２及び第１パッド２３１が形成されてもよい。
本実施例では、第１パッド２３１下に形成された部分相互接続ライン２３２は関連する複数の異なる第１パッド２３１を接続する。このため、部分相互接続ライン２３２においては、第１パッド２３１により覆われた部分も、第１パッド２３１により覆われていない部分もある。
部分相互接続ライン２３２のうち第１パッド２３１により覆われていない部分は折り曲げ角を有してもよい。この場合、さらに、折り曲げ角は鈍角とされてもよく、これにより、部分相互接続ライン２３２が折り曲げ部で信号を送信して、電気信号の伝送に影響を与えることが防止される。
一例として、配線層は電気めっきプロセスによって形成されてもよい。この場合、引き続き図５に示すように、部分相互接続ライン２３２は、引入端２３２１と引入端２３２１に接続された少なくとも２つの相互接続ライン２３２２とを含んでもよい。電気めっきプロセスにおいて、電気めっき液が引入端２３２１の位置から導入されて、各相互接続ライン２３１２の位置に流れることで、引入端２３２１と相互接続ライン２３２２とを含む部分相互接続ライン２３２が形成される。
もちろん、実施例では、配線層は必ずしも上記電気めっきプロセスによって形成されるわけではない。
或いは、いくつかの実施例では、第２導電層２３０の配置形態は配線層とパッド層とを含む形態とされてもよいが、これに限定されるものではない。
例えば、部分相互接続ライン２３２及び第１パッド２３１は同一の導電膜層に形成されてもよい。この場合、第１パッド２３１は部分相互接続ライン２３２を介して対応する信号ライン２２２に電気的に接続されてもよい。もちろん、第１パッド２３１は、対応する導電プラグなどを介して対応する信号ライン２２２に直接電気的に接続されてもよい。
或いは、第２導電層２３０はより多くの導電機能膜層を含んでもよく、本願では、これらについていずれも限定していない。
一実施例では、引き続き図３に示すように、第１導電層２２０は第１溶接点２２３と第２溶接点２２４とをさらに含む。第１溶接点２２３及び第２溶接点２２４の両方が引き出し線３００を介してチップ１００に電気的に接続される。
さらに、第１溶接点２２３は信号ライン２２２に接続され、これにより、信号ライン２２２はチップに信号を供給する。第２溶接点２２４は電源ライン２２１に接続され、これにより、電源ライン２２１はチップに電力を供給する。
第１溶接点２２３及び第２溶接点２２４は、引き出し線３００に接続されるための導電領域であることが分かる。また、チップ１００上には、通常、第１溶接点２２３及び第２溶接点２２４に対応し、引き出し線３００に接続されるためのチップ溶接点がさらに設けられている。
各引き出し線３００は、通常、配線プロセスによって、チップのチップ溶接点及び第１溶接点２２３又は第２溶接点２２３にそれぞれ接続される。
第１溶接点２２３及び第２溶接点２２４が設けられることによって、引き出し線３００の接続が容易になる。もちろん、本願では、第１導電層２２０の配置形態はこれに限定されるものではない。
例えば、いくつかの実施例では、電源ライン２２１の線幅が大きいため、引き出し線３００は第２溶接点２２４に設けられるのではなく、電源ライン２２１に直接接続されてもよい。
或いは、同一の実施例では、異なる引き出し線３００は、異なる方式で電源ラインに電気的に接続されてもよい。具体的には、引き出し線３００の一部が第２溶接点２２４に接続されて、電源ライン２２１に電気的に接続され、引き出し線３００の一部が電源ライン２２１に直接接続されるように設定されてもよい。
一実施例では、同一の電源ライン２２１が複数の第２溶接点２２４に接続されるように設定されてもよい。この場合、基材２１０の上面において複数の第２溶接点２２４に接続される同タイプの電源ライン２２１は完全な平面をなしてもよく、これにより、電源ライン２２１のインピーダンスがさらに低下し、第１導電層２２０の構造が簡素化されるため、第１導電層２２０の加工形成が容易になる。
一実施例では、電源ライン２２１は、ライン本体２２１１と、接続部２２１２とを含む。接続部２２１２は、ライン本体２２１１と第２溶接点２２４とを接続する。
本実施例では、電源ライン２２１がライン本体２２１１と接続部２２１２に分割されることにより、ライン本体の線幅が相対的に広く設定されやすくなるため、直流インピーダンスが低下する。また、接続部２２１２が設けられることにより、同一の電源ライン２２１が複数の第２溶接点２２４に接続される場合、第１溶接点２２３と第２溶接点２２４は一列に配列されやすく、これにより、プロセスによる加工が容易になる。
一実施例では、図６に示すように、パッケージ基板２００は、第３導電層２４０と、第１導電プラグ２５０とをさらに含む。第３導電層は金属層であってもよいが、これに限定されるものではない。
第３導電層２４０は、第１導電層２２０と第２導電層２３０との間に位置する。
さらに、第３導電層２４０は第１接続ライン２４１を含む。第１接続ライン２４１は、第１導電プラグ２５０を介して信号ライン２２２及び第１パッド２３１にそれぞれ電気的に接続され、これにより、信号ライン２２２は対応する第１パッド２３１に電気的に接続される。
具体的には、同一の第１接続ライン２４１が、一端が第１導電層２２０と第３導電層２４０との間の第１導電プラグ２５０を介して信号ライン２２２に電気的に接続されるとともに、他端が第２導電層２３０と第３導電層２４０との間の第１導電プラグ２５０を介して第１パッド２３１に電気的に接続される。
本実施例では、第３導電層２４０が設けられることによって、信号ライン２２２に接続される第１パッド２３１の配列が柔軟になり、信号ライン２２２の位置による影響を受けずに済む。
より具体的には、第１パッド２３１が部分相互接続ライン２３２を介して対応する信号ライン２２２に電気的に接続される場合、同一の第１接続ライン２４１が、一端が第１導電層２２０と第３導電層２４０との間の第１導電プラグ２５０を介して信号ライン２２２に電気的に接続されるとともに、他端が第２導電層２３０と第３導電層２４０との間の第１導電プラグ２５０を介して部分相互接続ライン２３２に電気的に接続され（図５参照）、これにより、第１パッド２３１との電気的接続が達成される。
もちろん、本願はこれに限定されるものではなく、いくつかの実施例では、第３導電層２４０が設けられなくてもよい。この場合、各信号ライン２２２は直接第１導電プラグ２５０を介して対応する第１パッド２３１に接続されてもよい。
一実施例では、図４に示すように、第２導電層２３０は第２パッド２３３をさらに含む。第２パッド２３３上に第２はんだボール（未図示）が形成されて、外部回路に電気的に接続されてもよい。第２はんだボールは、錫ボールであってもよいが、これに限定されるものではなく、第１はんだボールと同一の工程で形成され得る。
また、第２パッド２３３は電源ライン２２１に対応して電気的に接続されることで、電源ライン２２１に電力を供給する。
第２導電層２３０が配線層とパッド層とを含む場合、第２パッド２３３及び第１パッド２３１がともにパッド層に位置し（即ち、両方が同層に形成され得る）、一方、部分相互接続ライン２３２が配線層に位置するように設定されてもよい。
さらに、パッケージ基板は第２導電プラグ２６０をさらに含んでもよく、それにより、第２パッド２３３は第２導電プラグ２６０を介して電源ライン２２１に電気的に接続されやすくなる。
一実施例では、図６に示すように、パッケージ基板は第３導電層２４０を含み、第３導電層は第１導電層２２０と第２導電層２３０との間に位置する。
さらに、第３導電層２４０は第２接続ライン２４２を含む。第２接続ライン２４２は第２導電プラグ２６０を介して電源ライン２２１及び第２パッド２３３にそれぞれ電気的に接続される。
具体的には、同一の第２接続ライン２４２が、一端が第１導電層２２０と第３導電層２４０との間の第２導電プラグ２６０を介して電源ライン２２１に電気的に接続されるとともに、他端が第２導電層２３０と第３導電層２４０との間の第２導電プラグ２６０を介して第２パッド２３３に電気的に接続される。
ここでは、第２接続ライン２４２の他端が第２導電層２３０と第３導電層２４０との間の第２導電プラグ２６０を介して第２パッド２３３に電気的に接続されるということは、第２導電プラグ２６０が第２パッド２３３に直接接続されてもよいし、第２導電プラグ２６０が他の導電構造を介して第２パッド２３３に接続されてもよく、本願では、これについて限定していない。
本実施例では、第３導電層２４０が設けられることによって、電源ライン２２１に接続される第２パッド２３３の配列が柔軟になり、電源ライン２２１の位置による影響を受けずに済む。
この場合、さらに、第１パッド２３１及び第２パッド２３３は、基材２１０の底面にアレイ状に配列されるように設定されてもよく、これにより、基材２１０の底面の空間が効率的に利用され、パッケージ基板の信頼性を向上することができる。
ここで、具体的には、図４に示すように、第１パッド２３１及び第２パッド２３３は、基材２１０の底面において複数のアレイとして配列されてもよい（例えば図４には、４つのアレイが配列されている）。さらに、複数のアレイの間にある空白領域には部分相互接続ライン２３２が設けられてもよく、これにより、部分相互接続ライン２３２の配置空間がより増大して、第２導電層２３０への部分相互接続ライン２３２の配置がより柔軟になり得る。
この場合、信号ライン２２２と第１パッド２３１とを電気的に接続する第１導電プラグ２５０が部分相互接続ライン２３２に接続される場合、部分相互接続ライン２３２に接続された第１導電プラグ２５０の一部分もアレイ間の空白領域に設けられてもよく、このようにして、第１導電プラグ２５０のレイアウトが容易になる。
具体的には、この場合、第３導電層２４０においては、第１接続ライン２４１及び第２接続ライン２４２がともに設けられてもよい。第１接続ライン２４１は、第１導電プラグ２５０を介して、信号ライン２２２及び第１パッド２３１にそれぞれ電気的に接続される。第２接続ライン２４２は、第２導電プラグ２６０を介して、電源ライン２２１及び第２パッド２３３にそれぞれ電気的に接続され、これにより、第１パッド２３１及び第２パッド２３３は基材２１０の底面においてアレイ状に配列される。
一実施例では、図２に示すように、基材２１０の上面に設けられた電源ライン２２１の配置空間が十分であるので、同一の電源ライン２２１が複数の第２導電プラグ２６０に接続されるように設定され、これにより、接続ビアの領域が効果的に増大して、より良好なリフローとなり、直流電圧降下を減少させることができる。
一例として、電源ライン２２１の長さ方向及び幅方向の両方において複数の第２導電プラグ２６０が設けられてもよく、これにより、リフローをより良好なものとし、直流電圧降下をさらに減少させることができる。
一例として、パッケージ基板が第３導電層２４０を含む場合、同一の電源ライン２２１が複数の第２導電プラグ２６０を介して第３導電層２４０の第２接続ライン２４２に接続されてもよい。或いは、パッケージ基板が第３導電層２４０を含まない場合、同一の電源ライン２２１が複数の第２導電プラグ２６０を介して第２導電層２３０の複数の第２パッド２３３に接続されてもよい。
上記した通り、本願で提供されるパッケージ基板及びパッケージ構造では、基材の底面にある第１パッドは基材の上面にある信号ラインに電気的に接続される。部分相互接続ラインが関連する第１パッドに接続されることによって、関連する複数の信号ラインは接続され、これにより、基材の上面においてｐｌａｔｉｎｇ ｂａｒの配置が不要になる。
このようにして、基材の上面の空間が大幅に節約されて、電源ライン用の配線空間が残され、それにより電源ラインを迂回する必要がなくなる。そのため、本願では、電源ラインの線幅が効果的に大きくされ、横断面が効果的に増大することにより、電源ラインの直流抵抗インピーダンスが効果的に低下して、直流電圧降下が基準を超えるという問題を効果的に防止することができる。
上記の実施例の各技術的特徴は任意に組み合わせられてもよいが、説明の便宜上、上記実施例の各技術的特徴の全ての可能な組み合わせを網羅して説明していないものの、これらの技術的特徴の組み合わせは、矛盾しない限り、本明細書に記載される範囲であるとみなすべきである。
以上の実施例は、あくまでも本願のいくつかの実施形態を示すものであり、具体的かつ詳細に説明したが、それによって出願の特許範囲を制限するものとして理解すべきではない。なお、当業者であれば、本願の趣旨を逸脱することなく、いくつかの変形や改良を行うこともでき、これらは全て本願の特許範囲に属する。このため、本願の特許の特許範囲は添付の特許請求の範囲に準じるものとする。
１００ 基体
２００ パッケージ基板
２１０ 基材
２２０ 第１導電層
２２１ 電源ライン
２２２ 信号ライン
２２３ 第１溶接点
２２４ 第２溶接点
２３０ 第２導電層
２３１ 第１パッド
２３２ 部分相互接続ライン
２３２１ 引入端
２３２２ 相互接続ライン
２３３ 第２パッド
２４０ 第３導電層
２４１ 第１接続ライン
２４２ 第２接続ライン
２５０ 第１導電プラグ
２６０ 第２導電プラグ
３００ 引き出し線
本願は、チップパッケージに適用され、
基材の上面に位置し、チップに電力を供給する電源ラインと、前記チップに信号を供給する信号ラインとを含む第１導電層と、
前記基材の底面に位置し、第１パッドと部分相互接続ラインとを含み、前記第１パッドが前記信号ラインに対応して電気的に接続され、複数の前記第１パッドが前記部分相互接続ラインを介して電気的に接続される第２導電層とを含む、パッケージ基板を提供する。
この場合、パッケージ構造は粘着膜層４００をさらに含むように設定されてもよい。粘着膜層４００は、隣接する２つのチップ１００及びパッケージ基板２００とチップ１００とを接続する。図２に示すように、パッケージ基板２００と最底部のチップ１００との間も、隣接する２つのチップ１００同士の間も、粘着膜層４００を介して接続される。
一例として、配線層は電気めっきプロセスによって形成されてもよい。この場合、引き続き図５に示すように、部分相互接続ライン２３２は、引入端２３２１と引入端２３２１に接続された少なくとも２つの相互接続ライン２３２２とを含んでもよい。電気めっきプロセスにおいて、電気めっき液が引入端２３２１の位置から導入されて、各相互接続ライン２３２２の位置に流れることで、引入端２３２１と相互接続ライン２３２２とを含む部分相互接続ライン２３２が形成される。
各引き出し線３００は、通常、配線プロセスによって、チップのチップ溶接点及び第１溶接点２２３又は第２溶接点２２４にそれぞれ接続される。

Claims (17)

  1. チップパッケージに適用され、
    基材の上面に位置し、チップに電力を供給する電源ラインと、前記チップに信号を供給する信号ラインとを含む第１導電層と、
    前記基材の底面に位置し、第１パッドと部分相互接続ラインとを含み、前記第１パッドが前記信号ラインに対応して電気的に接続され、関連する複数の前記第１パッドが前記部分相互接続ラインを介して電気的に接続される第２導電層とを含む、ことを特徴とするパッケージ基板。
  2. 前記第１パッドは、前記部分相互接続ラインを介して対応する前記信号ラインに電気的に接続される、ことを特徴とする請求項１に記載のパッケージ基板。
  3. 前記第２導電層は配線層とパッド層とを含み、前記部分相互接続ラインは前記配線層に位置し、前記第１パッドは前記パッド層に位置し、前記パッド層は前記配線層上に形成され、前記部分相互接続ラインのうち前記第１パッドにより覆われていない部分が鈍角の折り曲げ角を有する、ことを特徴とする請求項２に記載のパッケージ基板。
  4. 前記第１導電層は第１溶接点と第２溶接点とをさらに含み、前記第１溶接点及び前記第２溶接点の両方が前記チップに電気的に接続されるものであり、前記信号ラインは前記第１溶接点に接続され、前記電源ラインは前記第２溶接点に接続される、ことを特徴とする請求項１に記載のパッケージ基板。
  5. 同一の前記電源ラインが複数の前記第２溶接点に接続される、ことを特徴とする請求項４に記載のパッケージ基板。
  6. 前記電源ラインは、ライン本体と、前記ライン本体と前記第２溶接点とを接続する接続部とを含む、ことを特徴とする請求項５に記載のパッケージ基板。
  7. 第３導電層と第１導電プラグとをさらに含み、
    前記第３導電層は前記第１導電層と前記第２導電層との間に位置し、かつ第１接続ラインを含み、前記第１接続ラインは第１導電プラグを介して前記信号ライン及び前記第１パッドにそれぞれ電気的に接続される、ことを特徴とする請求項１に記載のパッケージ基板。
  8. 前記第２導電層は、前記電源ラインに対応して電気的に接続される第２パッドをさらに含む、ことを特徴とする請求項１に記載のパッケージ基板。
  9. 第２導電プラグをさらに含み、前記第２パッドは前記第２導電プラグを介して前記電源ラインに電気的に接続される、ことを特徴とする請求項８に記載のパッケージ基板。
  10. 第３導電層をさらに含み、
    前記第３導電層は前記第１導電層と前記第２導電層との間に位置し、かつ第２接続ラインを含み、前記第２接続ラインは第２導電プラグを介して前記電源ライン及び前記第２パッドにそれぞれ電気的に接続される、ことを特徴とする請求項９に記載のパッケージ基板。
  11. 同一の前記電源ラインが複数の第２導電プラグに接続される、ことを特徴とする請求項９に記載のパッケージ基板。
  12. 前記電源ラインの長さ方向及び幅方向の両方に複数の第２導電プラグが設けられる、ことを特徴とする請求項１１に記載のパッケージ基板。
  13. 前記第１パッド及び前記第２パッドは前記基材の底面にアレイ状に配列される、ことを特徴とする請求項１０に記載のパッケージ基板。
  14. チップと、引き出し線と、請求項１に記載のパッケージ基板とを含み、前記引き出し線は、一端が前記チップに接続されるとともに、他端が前記パッケージ基板に接続される、ことを特徴とするパッケージ構造。
  15. 前記チップの数が複数であり、複数の前記チップは積層して設けられ、
    隣接する２つの前記チップ及び前記パッケージ基板と前記チップを接続する粘着膜層をさらに含む、ことを特徴とする請求項１４に記載のパッケージ構造。
  16. 複数の前記チップはずれて積層され、隣接する２つの前記チップは対向する両側のそれぞれで前記引き出し線を介して前記パッケージ基板に電気的に接続される、ことを特徴とする請求項１５に記載のパッケージ構造。
  17. 前記チップを覆うラミネート層をさらに含む、ことを特徴とする請求項１４に記載のパッケージ構造。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8031484B2 (en) * 2006-06-16 2011-10-04 Hong Kong Applied Science And Technology Research Institute Co., Ltd. IC packages with internal heat dissipation structures
JP5548342B2 (ja) * 2007-10-23 2014-07-16 パナソニック株式会社 半導体装置
US8018037B2 (en) * 2009-04-16 2011-09-13 Mediatek Inc. Semiconductor chip package
JP2010278318A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
KR101686553B1 (ko) * 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
JP6207422B2 (ja) * 2014-02-19 2017-10-04 ルネサスエレクトロニクス株式会社 電子装置
CN207166845U (zh) * 2017-07-06 2018-03-30 新华三技术有限公司 一种电路板及电路板组件
CN110112116B (zh) * 2018-02-01 2023-06-06 爱思开海力士有限公司 半导体封装件和形成半导体封装件的方法
CN110313881B (zh) * 2018-03-30 2021-10-26 上海微创医疗机器人（集团）股份有限公司 焊盘转接结构及电子内窥镜头端结构
KR20200011820A (ko) * 2018-07-25 2020-02-04 삼성전자주식회사 반도체 패키지
KR102573307B1 (ko) * 2018-09-28 2023-08-31 삼성전자 주식회사 반도체 패키지
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
CN111739807B (zh) * 2020-08-06 2020-11-24 上海肇观电子科技有限公司 布线设计方法、布线结构以及倒装芯片
CN112242375A (zh) * 2020-10-19 2021-01-19 Oppo广东移动通信有限公司 芯片和电子设备
CN112885808B (zh) * 2021-01-21 2022-03-08 长鑫存储技术有限公司 封装基板以及封装结构

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