JPS5915500Y2 - 半導体記憶装置 - Google Patents

Description

【考案の詳細な説明】 この考案は、半導体記憶装置に関し、特に半導体記憶集
積回路素子のプリント基板への装着密度の改善に関する
ものである。

従来から、電子計算機の半導体記憶装置として、プリン
ト基板に同一機能を有する多数の半導体記憶集積回路素
子を取付けたものが使用されている。

そしてこの記憶装置の半導体記憶集積回路素子としては
、一般に平形の外装を有し、且つその相対する両側面か
ら各々一列に並べられた複数の外部端子を導出する形式
のパッケージ、いわゆるデュアルインライン形パッケー
ジが使用されている。

このようなデュアルインライン形パッケージは、外部端
子が対向する両側面から導出される形式であるため比較
的製造しやすいが、取付に要する面積が大きくなるとい
う欠点がある。

一方、デュアルインラインパッケージに対してシングル
インラインパッケージと呼ばれ、パッケージの一方の側
面からのみ外部端子を導出した構造のパッケージがあり
、このパッケージは、前記テ゛ユアルインラインパッケ
ージよりも取付に要する面積が格段に小さくなるという
利点がある。

しかしながら、シングルインラインパッケージは、外部
端子が同数のデュアルインラインパッケージよりも外部
端子間ピッチが狭くなり、製造が困難になったり、はん
だ付の際ショート不良が発生するという問題がある。

以下第１図〜第３図を用いて従来のデュアルインライン
形半導体記憶集積回路素子を説明する。

第１図は、従来のデュアルインライン形半導体集積回路
素子を示す斜視図、第２図は従来の半導体記憶装置を示
す斜視図、第３図は、その配線を示す斜視図である。

図において１は互に対向する両側面から一列に複数の外
部端子が導出された平形の外装、いわゆるデュアルイン
ライン形半導体記憶集積回路素子本体である。

２ａ、２ｂはデュアルインライン形半導体記憶集積回路
素子本体１の互に対向する両側面から導出された複数の
外部端子であり、２ａは素子選択用の第１外部端子、２
ｂは読み出し書き込み入力外部端子、番地指定外部端子
、情報出力外部端子、情報入力外部端子、電源外部端子
、接地外部端子等の第２外部端子である。

３は前記本体１、外部端子２ａ、２ｂからなるデュアル
インライン形半導体記憶集積回路素子（以下メモＩＪ
ＩＣと呼ぶ）、４はメモリＩＣ３がその外部端子２ａ、
２ｂを貫通穴４Ｃに挿入し、かつ各々のメモリＩＣ３の
外部端子２ ａ 、２ ｂの配列方向に同一になるよう
に並設される絶縁基板である。

５ａ〜５Ｃは該絶縁基板４の第２の主面４ｂに形成され
た複数の配線であり、５ａは各メモリＩＣ３の第１外部
端子２ａに夫々接続される専用配線、５ｂは各メモリＩ
Ｃ３の複数の第２外部端子２ｂに夫々接続される引出し
配線、５Ｃは各メモリＩＣ３に夫々接続された引出し配
線５ｂの互に対応するものを相互に接続する共通配線で
ある。

６は前記絶縁基板４、各配線５ａ〜５Ｃからなるプリン
ト基板である。

このような従来の半導体記憶装置はテ゛ユアルインライ
ンパッケージ形の複数のメモリＩＣ３が、その主面３ａ
がプリント基板６の第１の主面４ａに対して並行になる
ようにプリント基板６に装着されるので、メモリＩＣ３
の一個単位のプリント基板６の占有面積は、大きくなり
、さらに各メモリＩＣ３の複数の第２外部端子２ｂに夫
々、専用の引出配線５ｂを要することや、前記メモリＩ
Ｃ３のプリント基板６の占有面積が大きいことに起因し
て配線５が長くなり、またこれによりこの配線５のプリ
ント基板６の占有面積も大きくなる。

したがって従来の半導体記憶装置は半導体記憶集積回路
素子の収容能力が小さく、かつ配線が長くなることに起
因して高い繰返し周波数の信号による動作時に線間誘導
が生じ、信号に歪が生ずるという問題があった。

また、従来、デュアルインラインパッケージの装着密度
を向上できるようにしたものとして、特開昭５１−４９
６８３号公報に記載されているように、デュアルインラ
インパッケージの一辺に配設される端子群と、これど対
称位置の辺に配設される端子群とを、互に端子間隙の士
だけずらして配設したもので゛あったが、このようにし
てもパッケージ自体のプリント基板の占有面積は大きい
ままであり、上記装着密度はそれほど向上しないもので
あった。

この考案は上記のような従来の半導体記憶装置の問題を
取除くためになされたものであり、その一側面に複数の
外部端子が千鳥状に配設されたシングルインラインパッ
ケージを複数、絶縁基板上に各々主面が平行となり、か
つ対応する外部端子が直線上に位置するよう配設し、該
対応する外部端子を複数の直線配線により共通接続する
ことにより、製造、組立が困難となることなく、シング
ルインラインパッケージの装着密度を増大でき、かつ高
速動作を可能にする半導体記憶装置を提供するものであ
る。

第４図はこの考案の一実施例に使用されるシングルイン
ラインパッケージであるメモリＩＣを示す斜視図、第５
図はこの考案の一実施例を示す斜視図、第６図は、該実
施例の配線を示す配線図である。

図において、１１は一方の側面１１ ａのみから所定の
形状で複数の外部端子が導出されたシングルインライン
パッケージメモリＩＣのパッケージ本体、１２ ａ 、
１２ ｂは、一方の側面１１ ａのみから一列に導出さ
れた複数の外部端子であり、該番外部端子１２ａ、１２
はメモリＩＣが装着されるプリント基板の穴明は加工の
精度や、はんだ付の作業性を考慮して、互に隣接する外
部端子を逆方向に曲げることにより千鳥形を威すように
形成されている。

即ちより詳しくは上記外部端子１２ａ、１２ｂは、上記
側面１１ ａの中心線上の所定間隔毎の各点から交互に
第１．第２の主面１３ａに向かって相互に平行に導出し
て千鳥状に配設され、さらに該番外部端子１２ａ、１２
ｂは上記側面１１ ａの縁部において、これと直角に折
り曲げられている。

外部端子１２ ａは素子選択用の第１外部端子、外部端
子１２ ｂは読み出し書き込み入力外部端子、番地指定
外部端子、情報出力外部端子、情報入力外部端子、電源
外部端子、接地外部端子等の第２の外部端子である。

１３は前記パッケージ本体１１．第１．第２外部端子１
２ａ、１２ｂからなるメモリＩＣである。

１４は絶縁基板であり、該基板１４にはその第１の主面
１４ａに互に隣接するメモリＩＣｌ３がその外部端子１
２ａ、１２ｂを貫通穴１４Ｃに挿入し、かつ互の主面１
３ａが相互に平行になり、さらに各々のメモリＩＣｌ３
の対応する機能を有する外部端子１２ ａ 、１２ ｂ
が同一直線上に位置するように、すなわちその配列方向
が同一になるよう植立されている。

１５ ａ 、１５ ｂは、プリント基板１４の第２の主
面１４ ｂに形成された複数の配線であり、第１外部端
子１２ ａのみに、各メモリＩＣｌ３毎に専用配線１５
ａが与えられ、第２外部端子１２ｂは隣接するメモリＩ
Ｃｌ３の対応する機能を有する第２外部端子１２ ｂは
共通の直線配線１５ ｂにより接続されている。

１６は前記絶縁基板１４．各配線１５ａ〜１５ｂからな
るプリント基板である。

このような本実施例では、メモリＩＣｌ３がその一方の
側面１１ ａをプリント基板１６の第１の主面１４ ａ
に平行にして該プリント基板１６に装着され、かつ各メ
モリＩＣｌ３の第１外部端子１２ａにのみに専用配線１
５が与えられ、また第２外部端子１２ ｂは隣接するメ
モリＩＣｌ３の対応する機能を有する外部端子１２ ｂ
に各々共通の直線配線１５ｂにより接続されているので
、プリント基板１６に占めるメモリＩＣｌ３および配線
１５の占有面積は、従来の半導体記憶装置に比べて格段
に小さくなり、かつ配線１５の長さも格段に短縮される
。

特にこのようなシングルインライン形パッケージの製造
技術は最近向上し、外部端子間長手方向ピッチを２．５
４ｍｍから１．２７ｍｍと従来の÷に製造することが可
能になっている。

したがって例えば前記従来の半導体記憶装置に使用され
たデュアルインライン形メモリＩＣ３の外形寸法を長さ
２３ｍｍ、幅８ｍｍ、厚さ２ｍｍ、外部端子の長手方向
ピッチを２゜５４ ｍｍとし、一方、上記実施例になる
メモリＩＣｌ３の外形寸法を長さ、幅、厚さともに上記
従来のデュアルインライン形メモリＩＣ３と藺−とし、
外部端子の長手方向ピッチを１．２７ｍｍ、外部端子の
幅方向のピッチを２．５４ｍｍとして、上記両メモリＩ
Ｃのプリント基板占有面積を比較すれば、本実施例によ
る半導体記憶装置は上記従来の半導体記憶装置よりもそ
の素子装着面積を約キに小さくできることがわかる。

以上のように、この考案になる半導体記憶装置によれば
、複数のシングルインラインパッケージを各々の一側面
に形成された複数の外部端子を介し、各々の主面が互に
平行になり、かつ対応する機能を有する外部端子が同一
直線上に位置するよう絶縁基板上に植立し、上記各シン
グルインラインパッケージの互に対応する機能を有する
外部端子を複数の直線配線により共通に接続するように
したので、製造および組立が困難になることなく、シン
グルインラインパッケージの装着密度を高めることがで
き、かつ高速の周波数での動作が可能になるという優れ
た効果を有する。

【図面の簡単な説明】

第１図はデュアルインライン形メモリＩＣを示す斜視図
、第２図は従来の半導体記憶装置を示す斜視図、第３図
はその配線を示す配線図、第４図はこの考案の一実施例
に使用されるメモリＩＣを示す斜視図、第５図はこの考
案の一実施例を示す斜視図、第６図はこの一実施例の配
線を示す配線図である。 １２ａ、１２ｂ・・・・・・外部端子、１３・・・・・
・メモリＩＣ（シングルインラインパッケージ）、１４
・・・・・・プリント基板（絶縁基板）、１５ｂ・・・
・・・直線配線。

Claims (1)

【実用新案登録請求の範囲】
1. その一側面に、複数の外部端子が該−側面の中心線上の
   所定間隔毎の各点から交互に第１．第２の主面に向かっ
   て相互に平行に導出されて千鳥状に配設され、該番外部
   端子は該−側面の縁部において該−側面と直角に折り曲
   げられてなるシングルインラインパッケージを複数絶縁
   基板上に各々の主面が平行となりかつ対応する機能を有
   する外部端子が直線上に位置するよう配設し、該対応す
   る機能を有する外部端子を複数の直線配線により共通接
   続したことを特徴とする半導体記憶装置。