JP2019525472A - メモリモジュールの電気的結合において電子バンドギャップ(ebg)構造を提供する回路および方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 26
- 230000008878 coupling Effects 0.000 title description 4
- 238000010168 coupling process Methods 0.000 title description 4
- 238000005859 coupling reaction Methods 0.000 title description 4
- 238000012545 processing Methods 0.000 claims abstract description 27
- 238000004891 communication Methods 0.000 claims abstract description 15
- 230000001902 propagating effect Effects 0.000 claims description 12
- 230000009977 dual effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 230000009471 action Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 21
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000000758 substrate Substances 0.000 description 10
- MTCPZNVSDFCBBE-UHFFFAOYSA-N 1,3,5-trichloro-2-(2,6-dichlorophenyl)benzene Chemical compound ClC1=CC(Cl)=CC(Cl)=C1C1=C(Cl)C=CC=C1Cl MTCPZNVSDFCBBE-UHFFFAOYSA-N 0.000 description 8
- 230000000737 periodic effect Effects 0.000 description 8
- HHXNVASVVVNNDG-UHFFFAOYSA-N 1,2,3,4,5-pentachloro-6-(2,3,6-trichlorophenyl)benzene Chemical compound ClC1=CC=C(Cl)C(C=2C(=C(Cl)C(Cl)=C(Cl)C=2Cl)Cl)=C1Cl HHXNVASVVVNNDG-UHFFFAOYSA-N 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 239000004744 fabric Substances 0.000 description 4
- 239000011152 fibreglass Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000835 fiber Substances 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000004753 textile Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
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- G06F13/38—Information transfer, e.g. on bus
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- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4086—Bus impedance matching, e.g. termination
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
- H05K1/0253—Impedance adaptations of transmission lines by special lay-out of power planes, e.g. providing openings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
- H05K1/0224—Patterned shielding planes, ground planes or power planes
- H05K1/0225—Single or multiple openings in a shielding, ground or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0275—Fibers and reinforcement materials
- H05K2201/029—Woven fibrous reinforcement or textile
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10159—Memory
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Abstract
Description
[0001] 本出願は、2017年7月25日に出願された米国非仮出願第15/659,187号および2016年7月28日に出願された米国特許仮出願第62/367,836号の利益およびそれらに対する優先順位を主張し、それらの開示は、すべての適用可能な目的のために、およびあたかも全体が以下に完全に記載されるように、全体が参照によってここに組み込まれる。
[技術分野]
[0002] 本出願は、メモリモジュールの電気的結合に関し、具体的には、メモリモジュールの電気的結合における電子バンドギャップ(EBG)構造に関する。
[0019] 様々な実施形態は、メモリモジュール間の電気的結合における信号インテグリティを増加させるための回路および方法を対象とする。例えば、例示的な実施形態は、PCBに取り付けられた第1のデュアルインラインメモリモジュール(DIMM)および第2のDIMMモジュールを含む。PCB自体は、第1のDIMMモジュールおよび第2のDIMMモジュールを処理デバイスに結合するデイジーチェーン型の金属トレースを有する中間層、最上部のグランドプレーンを含み得る。第1のDIMMモジュールおよび第2のDIMMモジュールは、処理デバイスが、一度に、それらDIMMモジュールのうちの1つのみと通信するように、同じトレース上に置かれ得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
システムであって、
複数の導電トレースを有するプリント回路基板と、
前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造と、
を備える、システム。
[C2]
前記第1のメモリモジュールが第1のデュアルインラインメモリモジュール(DIMM)を備え、前記第2のメモリモジュールが第2のDIMMを備える、C1に記載のシステム。
[C3]
前記複数の導電トレースが、マルチドロップバスとして構成される、C1に記載のシステム。
[C4]
前記プリント回路基板が、第1のグランドプレーンおよび第2のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第1のグランドプレーンと前記第2のグランドプレーンとの間に配列される、C1に記載のシステム。
[C5]
前記EBG構造が、前記第1のグランドプレーンにおける複数の長方形スロットを含む、C4に記載のシステム。
[C6]
前記EBG構造が、前記第1のグランドプレーンにおける複数の正弦波形のスロットを含む、C4に記載のシステム。
[C7]
前記EBG構造が、前記導電トレースの変化のある幅のセクションを含む、C1に記載のシステム。
[C8]
前記EBG構造が、前記第1のメモリモジュールおよび前記第2のメモリモジュールの下部のエリアに物理的に配置される、C1に記載のシステム。
[C9]
前記EBG構造が、前記プリント回路基板の種々の誘電体媒体を備える、C1に記載のシステム。
[C10]
方法であって、
電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールに伝播することと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造において前記電気的な信号の反射を減衰させることと、
を備える、方法。
[C11]
反射を減衰させることが、
前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
を備える、C10に記載の方法。
[C12]
前記複数の導電トレースが、マルチドロップバスとして配列される、C10に記載の方法。
[C13]
装置であって、
データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
前記伝播手段における反射を減衰させるための手段と、
を備える、装置。
[C14]
データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、C13に記載の装置。
[C15]
前記データを記憶するおよび前記データにアクセスするための前記手段が、第1のデュアルインラインメモリモジュール(DIMM)および第2のDIMMを備える、C13に記載の装置。
[C16]
電気的な信号を伝播するための前記手段が、前記第1のDIMM、第2のDIMM、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、C15に記載の装置。
[C17]
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の長方形スロットを含む、電子バンドギャップ(EBG)構造
を備える、C13に記載の装置。
[C18]
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の正弦波形のスロットを含む、電子バンドギャップ(EBG)構造
を備える、C13に記載の装置。
[C19]
反射を減衰させるための前記手段が、
前記伝播手段の変化のある幅のセクションを含む、電子バンドギャップ(EBG)構造
を備える、C13に記載の装置。
[C20]
反射を減衰させるための前記手段が、
前記回路基板の種々の誘電体媒体
を備える、C13に記載の装置。
Claims (20)
- システムであって、
複数の導電トレースを有するプリント回路基板と、
前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造と、
を備える、システム。 - 前記第1のメモリモジュールが第1のデュアルインラインメモリモジュール(DIMM)を備え、前記第2のメモリモジュールが第2のDIMMを備える、請求項1に記載のシステム。
- 前記複数の導電トレースが、マルチドロップバスとして構成される、請求項1に記載のシステム。
- 前記プリント回路基板が、第1のグランドプレーンおよび第2のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第1のグランドプレーンと前記第2のグランドプレーンとの間に配列される、請求項1に記載のシステム。
- 前記EBG構造が、前記第1のグランドプレーンにおける複数の長方形スロットを含む、請求項4に記載のシステム。
- 前記EBG構造が、前記第1のグランドプレーンにおける複数の正弦波形のスロットを含む、請求項4に記載のシステム。
- 前記EBG構造が、前記導電トレースの変化のある幅のセクションを含む、請求項1に記載のシステム。
- 前記EBG構造が、前記第1のメモリモジュールおよび前記第2のメモリモジュールの下部のエリアに物理的に配置される、請求項1に記載のシステム。
- 前記EBG構造が、前記プリント回路基板の種々の誘電体媒体を備える、請求項1に記載のシステム。
- 方法であって、
電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールに伝播することと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造において前記電気的な信号の反射を減衰させることと、
を備える、方法。 - 反射を減衰させることが、
前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
を備える、請求項10に記載の方法。 - 前記複数の導電トレースが、マルチドロップバスとして配列される、請求項10に記載の方法。
- 装置であって、
データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
前記伝播手段における反射を減衰させるための手段と、
を備える、装置。 - データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、請求項13に記載の装置。
- 前記データを記憶するおよび前記データにアクセスするための前記手段が、第1のデュアルインラインメモリモジュール(DIMM)および第2のDIMMを備える、請求項13に記載の装置。
- 電気的な信号を伝播するための前記手段が、前記第1のDIMM、第2のDIMM、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、請求項15に記載の装置。
- 反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の長方形スロットを含む、電子バンドギャップ(EBG)構造
を備える、請求項13に記載の装置。 - 反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の正弦波形のスロットを含む、電子バンドギャップ(EBG)構造
を備える、請求項13に記載の装置。 - 反射を減衰させるための前記手段が、
前記伝播手段の変化のある幅のセクションを含む、電子バンドギャップ(EBG)構造
を備える、請求項13に記載の装置。 - 反射を減衰させるための前記手段が、
前記回路基板の種々の誘電体媒体
を備える、請求項13に記載の装置。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662367836P | 2016-07-28 | 2016-07-28 | |
US62/367,836 | 2016-07-28 | ||
US15/659,187 US10349513B2 (en) | 2016-07-28 | 2017-07-25 | Circuits and methods providing electronic band gap (EBG) structures at memory module electrical coupling |
US15/659,187 | 2017-07-25 | ||
PCT/US2017/043844 WO2018022687A1 (en) | 2016-07-28 | 2017-07-26 | Circuits and methods providing electronic band gap (ebg) structures at memory module electrical coupling |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019525472A true JP2019525472A (ja) | 2019-09-05 |
JP2019525472A5 JP2019525472A5 (ja) | 2019-10-17 |
JP6633243B2 JP6633243B2 (ja) | 2020-01-22 |
Family
ID=61010581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019504126A Active JP6633243B2 (ja) | 2016-07-28 | 2017-07-26 | メモリモジュールの電気的結合において電子バンドギャップ(ebg)構造を提供する回路および方法 |
Country Status (9)
Country | Link |
---|---|
US (1) | US10349513B2 (ja) |
EP (1) | EP3491898B1 (ja) |
JP (1) | JP6633243B2 (ja) |
KR (1) | KR102078065B1 (ja) |
CN (1) | CN109565925B (ja) |
AU (1) | AU2017302566B9 (ja) |
BR (1) | BR112019001333B1 (ja) |
TW (1) | TWI695658B (ja) |
WO (1) | WO2018022687A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7529628B2 (ja) | 2021-07-26 | 2024-08-06 | 株式会社日立製作所 | プリント配線板及び情報処理装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11169940B2 (en) * | 2019-02-20 | 2021-11-09 | Qualcomm Incorporated | Trace length on printed circuit board (PCB) based on input/output (I/O) operating speed |
TWI795644B (zh) * | 2020-06-02 | 2023-03-11 | 大陸商上海兆芯集成電路有限公司 | 電子總成 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007228222A (ja) * | 2006-02-23 | 2007-09-06 | Mitsubishi Electric Corp | Ebgマテリアル |
JP2011108123A (ja) * | 2009-11-20 | 2011-06-02 | Elpida Memory Inc | 終端基板、メモリシステム及びその反射波抑制方法 |
JP2013232613A (ja) * | 2012-04-05 | 2013-11-14 | Sony Corp | 配線基板及び電子機器 |
JP2014027180A (ja) * | 2012-07-27 | 2014-02-06 | Toshiba Corp | 電子回路および半導体部品 |
JP2014165424A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 電子回路および電子機器 |
WO2014203383A1 (ja) * | 2013-06-20 | 2014-12-24 | 株式会社日立製作所 | 異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置 |
JP2015061258A (ja) * | 2013-09-20 | 2015-03-30 | 株式会社東芝 | Ebg構造体、半導体デバイスおよび回路基板 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3876964A (en) | 1973-08-23 | 1975-04-08 | Amp Inc | Flat flexible transmission cable |
JP3307597B2 (ja) | 1998-09-30 | 2002-07-24 | 株式会社 アドテック | 印刷配線装置 |
JP4023166B2 (ja) | 2002-01-25 | 2007-12-19 | ソニー株式会社 | 高周波モジュール用基板及び高周波モジュール |
CN101098622B (zh) * | 2004-11-12 | 2010-08-11 | 多尔灿德气动股份有限公司 | 用于器官冷藏和灌注的组合物 |
KR20070062633A (ko) * | 2005-12-13 | 2007-06-18 | 삼성전자주식회사 | 컴퓨터 시스템의 시스템 기판에 장착되는 인터페이스 소켓장치 |
WO2008054324A1 (en) | 2006-11-01 | 2008-05-08 | Agency For Science, Technology And Research | Double-stacked ebg structure |
ITRA20060064A1 (it) * | 2006-11-03 | 2008-05-04 | Fondazione Torino Wireless | Dispositivo con costante dielettrica modulata per la propagazione di onde elettromagnetiche. |
JP2008171834A (ja) * | 2007-01-05 | 2008-07-24 | Hitachi Ltd | ガラスクロス配線基板 |
US7768297B2 (en) | 2007-01-31 | 2010-08-03 | Rambus, Inc. | Multi-drop bus system |
US7839654B2 (en) | 2007-02-28 | 2010-11-23 | International Business Machines Corporation | Method for ultimate noise isolation in high-speed digital systems on packages and printed circuit boards (PCBS) |
KR100956891B1 (ko) * | 2008-03-19 | 2010-05-11 | 삼성전기주식회사 | 전자기 밴드갭 구조물 및 인쇄회로기판 |
US8164006B2 (en) * | 2008-03-19 | 2012-04-24 | Samsung Electro-Mechanics Co., Ltd. | Electromagnetic bandgap structure and printed circuit board |
KR101086856B1 (ko) * | 2008-04-16 | 2011-11-25 | 주식회사 하이닉스반도체 | 반도체 집적 회로 모듈 및 이를 구비하는 pcb 장치 |
KR101038236B1 (ko) * | 2009-09-16 | 2011-06-01 | 삼성전기주식회사 | 전자기 밴드갭 구조를 구비하는 인쇄회로기판 |
US9112272B2 (en) * | 2010-08-12 | 2015-08-18 | Feinics Amatech Teoranta | Antenna modules for dual interface smart cards, booster antenna configurations, and methods |
EP2574155B1 (en) * | 2010-12-03 | 2015-07-29 | Murata Manufacturing Co., Ltd. | High-frequency signal line |
JP5694251B2 (ja) | 2012-07-27 | 2015-04-01 | 株式会社東芝 | Ebg構造体および回路基板 |
JP5690428B1 (ja) * | 2014-05-21 | 2015-03-25 | 株式会社フジクラ | プリント配線板 |
WO2017037957A1 (en) | 2015-08-31 | 2017-03-09 | Hitachi, Ltd. | Information processing device, apparatus and connection wiring board |
-
2017
- 2017-07-25 US US15/659,187 patent/US10349513B2/en active Active
- 2017-07-26 WO PCT/US2017/043844 patent/WO2018022687A1/en active Search and Examination
- 2017-07-26 AU AU2017302566A patent/AU2017302566B9/en active Active
- 2017-07-26 EP EP17754863.3A patent/EP3491898B1/en active Active
- 2017-07-26 KR KR1020197002434A patent/KR102078065B1/ko active IP Right Grant
- 2017-07-26 BR BR112019001333-4A patent/BR112019001333B1/pt active IP Right Grant
- 2017-07-26 JP JP2019504126A patent/JP6633243B2/ja active Active
- 2017-07-26 CN CN201780046093.3A patent/CN109565925B/zh active Active
- 2017-07-27 TW TW106125251A patent/TWI695658B/zh active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007228222A (ja) * | 2006-02-23 | 2007-09-06 | Mitsubishi Electric Corp | Ebgマテリアル |
JP2011108123A (ja) * | 2009-11-20 | 2011-06-02 | Elpida Memory Inc | 終端基板、メモリシステム及びその反射波抑制方法 |
JP2013232613A (ja) * | 2012-04-05 | 2013-11-14 | Sony Corp | 配線基板及び電子機器 |
JP2014027180A (ja) * | 2012-07-27 | 2014-02-06 | Toshiba Corp | 電子回路および半導体部品 |
JP2014165424A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 電子回路および電子機器 |
WO2014203383A1 (ja) * | 2013-06-20 | 2014-12-24 | 株式会社日立製作所 | 異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置 |
JP2015061258A (ja) * | 2013-09-20 | 2015-03-30 | 株式会社東芝 | Ebg構造体、半導体デバイスおよび回路基板 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7529628B2 (ja) | 2021-07-26 | 2024-08-06 | 株式会社日立製作所 | プリント配線板及び情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
BR112019001333B1 (pt) | 2024-01-02 |
CN109565925B (zh) | 2022-01-18 |
JP6633243B2 (ja) | 2020-01-22 |
KR20190029613A (ko) | 2019-03-20 |
US20180035533A1 (en) | 2018-02-01 |
AU2017302566A1 (en) | 2019-01-17 |
BR112019001333A2 (pt) | 2019-05-07 |
AU2017302566B2 (en) | 2020-08-27 |
US10349513B2 (en) | 2019-07-09 |
KR102078065B1 (ko) | 2020-02-17 |
CN109565925A (zh) | 2019-04-02 |
EP3491898B1 (en) | 2024-09-25 |
WO2018022687A1 (en) | 2018-02-01 |
TW201804885A (zh) | 2018-02-01 |
TWI695658B (zh) | 2020-06-01 |
EP3491898A1 (en) | 2019-06-05 |
AU2017302566B9 (en) | 2020-12-24 |
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