JP2019525472A - メモリモジュールの電気的結合において電子バンドギャップ(ebg)構造を提供する回路および方法 - Google Patents

メモリモジュールの電気的結合において電子バンドギャップ(ebg)構造を提供する回路および方法 Download PDF

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Abstract

システムは、複数の導電トレースを有するプリント回路基板と、プリント回路基板に結合され、複数の導電トレースと電気的に通信している処理デバイスと、複数の導電トレースと電気的に通信しておりかつ導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールであって、ここにおいて、第1のメモリモジュールは、第2のメモリモジュールに比べ、処理デバイスに物理的により近接している、第1のメモリモジュールおよび第2のメモリモジュールと、第1のメモリモジュールと第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造と、を含む。

Description

[関連出願の相互参照]
[0001] 本出願は、2017年7月25日に出願された米国非仮出願第15/659,187号および2016年7月28日に出願された米国特許仮出願第62/367,836号の利益およびそれらに対する優先順位を主張し、それらの開示は、すべての適用可能な目的のために、およびあたかも全体が以下に完全に記載されるように、全体が参照によってここに組み込まれる。
[技術分野]
[0002] 本出願は、メモリモジュールの電気的結合に関し、具体的には、メモリモジュールの電気的結合における電子バンドギャップ(EBG)構造に関する。
[0003] いくつかの従来のシステムは、プリント回路基板(PCB)に取り付けられ、メモリモジュールと通信している1つまたは複数のプロセッサチップを含む。したがって、一例では、プロセッサチップは、PCB上に取り付けられ、PCBにおけるトレースによってメモリモジュールと通信する。通常動作の間、プロセッサは、読み出し要求および書き込み要求をメモリに発する。
[0004] 高ビットレート動作では、所与のビットをキャプチャするための時間ウィンドウが短くなるので、ビットをキャプチャすることは難しい課題となり得る。さらに、金属トレースにおける電磁反射(electromagnetic reflections)のような様々な現象は、所与のビットをキャプチャするための時間ウィンドウにネガティブな影響を与え得る。これは、プロセッサからメモリモジュールへのデイジーチェーン接続(daisy chain connection)を用いて設けられたPCBについて特に当てはまる。デイジーチェーンアーキテクチャでは、メモリモジュールの各々は、共通バスに接続され、電磁反射は、プロセッサにより近いメモリモジュールにおけるビットのキャプチャに影響を与え得る。したがって、より近いメモリモジュールにおいて見られるような電磁反射現象の深刻さは、メモリモジュールとプロセッサ間の最大ビットレートに関して制限を設け得る。
[0005] 従来のTeeトポロジー(Tee topology)は、1つのメモリモジュールのみがPCB上で使用される場合に低下されたパフォーマンスをもたらすことが予想され得るが、従来のTeeトポロジーがいくつかの解決策において使用される可能性がある。したがって、従来のTeeトポロジーは、単一モジュールアプリケーションにおける所与の基板設計の使用を妨げる可能性がある。
[0006] したがって、当該技術では、ビットレートを増加させ、かつ電磁反射のような害となる現象を低減させることを可能にするためのシステムおよび方法が必要とされる。
[0007] 様々な実施形態は、メモリモジュール間に置かれる電子バンドギャップ(EBG)構造の使用を通じて電磁反射を低減させる。EBG構造は、電磁反射を減衰させ、少なくともコンピュータプロセッサにより近いメモリモジュールにおいてパフォーマンスを改善するために使用され得る。
[0008] 一実施形態では、システムは、複数の導電トレースを有するプリント回路基板と、プリント回路基板に結合され、複数の導電トレースと電気的に通信している処理デバイスと、複数の導電トレースと電気的に通信しており、導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールであって、ここにおいて、第1のメモリモジュールは、第2のメモリモジュールに比べ、処理デバイスに物理的により近接している、第1のメモリモジュールおよび第2のメモリモジュールと、第1のメモリモジュールと第2のメモリモジュールとの間のエリアに物理的に配置(physically disposed)された電子バンドギャップ(EBG)構造と、を含む。
[0009] 一実施形態では、方法は、電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールに伝播することであって、ここにおいて、第1のメモリモジュールは、第2のメモリモジュールに比べ、処理デバイスに物理的により近接している、伝播することと、第1のメモリモジュールと第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造において電気的な信号の反射を減衰させることと、を含む。
[0010] 別の実施形態では、装置は、データを書き込むおよびデータを読み出すための手段であって、読み出しおよび書き込み手段が回路基板に結合される、手段と、データを記憶するおよび読み出しおよび書き込み手段からのコマンドに応答してデータにアクセスするための手段であって、記憶およびアクセス手段が回路基板に結合される、手段と、電気的な信号を、共有チャンネル上で、読み出しおよび書き込み手段と記憶およびアクセス手段との間で伝播するための手段と、伝播手段における反射を減衰させるための手段と、を含む。
[0011] 図1Aは、一実施形態による例示的な回路構造の例示である。 [0012] 図1Bは、図1Aの基板の端面横断面(end-on cross-section)の一部分の例示である。 [0013] 図2は、様々な実施形態による、2つのDIMMモジュールおよびEBG構造を有する例示的なプリント回路基板の例示である。 図3は、様々な実施形態による、2つのDIMMモジュールおよびEBG構造を有する例示的なプリント回路基板の例示である。 図4は、様々な実施形態による、2つのDIMMモジュールおよびEBG構造を有する例示的なプリント回路基板の例示である。 [0014] 図5は、一実施形態による、プリント回路基板においてインプリメントされ得る例示的なEBG構造の例示である。 [0015] 図6は、一実施形態による、近くのメモリモジュールおよび遠くのメモリモジュールの両方の、EBG構造を有するものおよび有しないものについての、例示的なタイミングパフォーマンス比較の例示である。 [0016] 図7は、一実施形態による、近くのメモリモジュールおよび遠くのメモリモジュールの両方の、EBG構造を有するものおよび有しないものについての、例示的な周波数領域挿入損失パフォーマンス比較の例示である。 [0017] 図8は、一実施形態に従って適合された、図1〜図5の構造を設計するための例示的な方法を例示する。 図9は、一実施形態に従って適合された、図1〜図5の構造を設計するための例示的な方法を例示する。 [0018] 図10は、一実施形態による、図1〜図5に示されるシステムの使用の例示的な方法を例示する。
[説明]
[0019] 様々な実施形態は、メモリモジュール間の電気的結合における信号インテグリティを増加させるための回路および方法を対象とする。例えば、例示的な実施形態は、PCBに取り付けられた第1のデュアルインラインメモリモジュール(DIMM)および第2のDIMMモジュールを含む。PCB自体は、第1のDIMMモジュールおよび第2のDIMMモジュールを処理デバイスに結合するデイジーチェーン型の金属トレースを有する中間層、最上部のグランドプレーンを含み得る。第1のDIMMモジュールおよび第2のDIMMモジュールは、処理デバイスが、一度に、それらDIMMモジュールのうちの1つのみと通信するように、同じトレース上に置かれ得る。
[0020] PCBはまた、トレースの下の層に、より低いグランドプレーンを含み得る。PCBにおける層は、より低いグランドプレーン層と最上部のグランドプレーン層とが金属トレースを挟み込むように配列され得る。グランドプレーン層のうちの1つは、物理的に第1のDIMMモジュールと第2のDIMMモジュールとの間に位置するエリアに電子バンドギャップ(EBG)構造を含み得る。EBG構造は、プロセッサから第1のDIMMモジュールおよび第2のDIMMモジュールへの信号の基本周波数バンドにおける減衰を引き起こす。EBG構造は減衰を引き起こすが、それは、反射を低減させること、およびエネルギの節約を通してより多くの信号エネルギを第1のDIMMモジュールへと向かわせることによって、第1のDIMMモジュールにおける信号インテグリティを増加させる。
[0021] 他の実施形態は、様々な物理配列においてEBG構造をインプリメントし得る。例えば、EBG構造は、底部のグランドプレーンからの長方形スロットカットを含み得、ここでスロットの長さ寸法(the length dimension)は、金属トレースの長さ寸法に対して垂直である。別の実施形態では、EBG構造は、底部のグランドプレーンに正弦波形のスロットを含み、ここで正弦波形のスロットは、金属トレースの方向に対して平行である。言うまでもなく、EBG構造が最底部のグランドプレーンにおいてインプリメントされ得るのとちょうど同じように、他の実施形態は、追加的にまたは代替的に、最上部のグランドプレーンにおいてEBG構造をインプリメントし得る。さらに別の実施形態は、EBG構造を変化のあるトレース幅(varied trace widths)としてインプリメントする。これらの実施形態は、図1〜図5に関して以下により詳細に説明される。
[0022] また、様々な実施形態がDIMMモジュールに関して説明されるが、実施形態の範囲は、金属トレースと電気的に通信しているいかなるタイプのメモリモジュールも含み得ることは理解される。さらに、図1〜図5の実施形態は、2つのメモリモジュールに関して示されているが、実施形態の範囲は、他の数のメモリモジュールを含み得ることは理解される。例えば、いくつかの実施形態は、EBG構造を有する基板上の単一のメモリモジュールを含み得る。他の例示的な実施形態は、1つまたは複数のEBG構造を有する基板上の3つ以上のメモリモジュールを含み得る。
[0023] 図1Aは、一実施形態に従って適合された、例示的なシステム100の例示である。例示的なシステム100は、PCB104に結合されたチップパッケージ101を含む。チップパッケージ101は、複数のコアを有するシステムオンチップ(SOC)、セントラルプロセシングユニット(CPU)、デジタルシグナルプロセッサ(DSP)、および/または同様のもののような、いかなる適した処理デバイスも含み得る。チップパッケージ101およびDIMMモジュール120、130は、チップパッケージ101とDIMMモジュール120、130との間で信号を伝送するために、導電トレース102に電気的に結合される。
[0024] プリント回路基板104は、導電材の他の層を分離する絶縁材の複数の層を含む。例えば、導電材は、銅または銅合金のような金属を含み得る。トレース102は、他の実施形態は絶縁材の層でインタリーブされた金属の複数の層を含み得るが、この例では、1つの層でインプリメントされる。実施形態の範囲は、PCB104のためのいかなる特定の材料にも限定されないが、PCBのための例示的な絶縁材は、FR−4ガラスエポキシを含む。
[0025] 図1Aは、X−Yプレーンの側面図により示された例示的なシステム100の例示である。図1Bは、Y−Zプレーンにおける端面の、断面図(an end-on, cutaway view)の一部分を示すことによって図1Aを補足する。図1Bは、正確な縮尺率ではない。図1Bに示されるように、この例では、PCB104はさらに、トレース102に平行であり、トレース102の垂直上部の層における第1の導電グランドプレーン105、ならびにトレース102に平行であり、トレース102の垂直下部の層における第2の導電グランドプレーン106を含む。グランドプレーン105、106は、図1Aで示された図では線として表されているだろう。
[0026] 図1Bの例を続けると、トレース102は、PCB104のある層に配列(laid out)された金属線のグループとして示される。トレース102は、任意の数の独立の線(independent lines)を含み得、他の例では、グランドプレーン105、106間の他の層における線を含み得る。好適なグランドプレーン材料の例は、銅、銅合金等を含む。トレース102は、図1Bにおいて、絶縁層によってグランドプレーン105、106とは物理的に分離されている。
[0027] 信号がチップパッケージ101からトレース102を通じてDIMMモジュール120および130に伝播するとき、遠くのDIMMモジュール130において生じ、同じトレースに沿って近くのDIMMモジュール120へ向かって戻るように伝わる信号の反射が存在する。これらの反射は、近くのDIMMモジュール120において信号インテグリティの損失を引き起こし得る。ゆえに、この例示的な実施形態は、もしそうでなければ反射を引き起こすであろう信号を減衰させるために、DIMMモジュール120、130間に置かれるEBG構造103を含む。EBG構造103は、この例では簡潔さのために長方形として示されるが、それは、グランドプレーンのいずれかまたは両方におけるスロット、トレースの種々の幅部分、PCB104の種々の誘電体媒体(dielectric medium)、および/または同様のもののようないかなる適した物理構造を使用してもインプリメントされ得ることは理解される。
[0028] 図2は、図1AのPCB104の特定の物理インプリメンテーションをより詳細に例示する、例示的なPCB200の例示である。エリア201は、図1のPCB104にチップパッケージ101が結合されることになる場所を示す。様々なホール(例えば、ビア)は、チップパッケージ101のピンからPCB200内の構造および層への電気的な通信を提供する。最上部のグランドプレーン105は、参照を容易にするためにこの図からは除かれており、最上部のグランドプレーン105がトレース202の上の層に置かれるであろうことは理解される。
[0029] トレース202は、PCB200の1つまたは複数の層上の導電線であり、それらは、チップパッケージ101のピンをDIMMモジュールのピンに結合する。DIMMモジュール1は、図1の、近くのDIMMモジュール120を表し、DIMMモジュール0は、図1の、遠くのDIMMモジュール130を表す。この図では、DIMMモジュールは、参照を容易にするために除かれており、DIMMモジュール1および0のピンがホール204のようなホールを通してトレース202およびPCB200に結合されるであろうことは理解される。
[0030] さらに、この例では、DIMMモジュール1およびDIMMモジュール0は、同じチャンネルを使用してトレースに電気的に結合され、その結果チップパッケージ101は、ある所与の時点においてDIMMモジュールのうちの1つのみと通信する。言い換えれば、トレース202は、DIMMモジュール0およびDIMMモジュール1を、両方のDIMMモジュールが同じトレースに結合するマルチドロップバスアーキテクチャを使用して、エリア201においてチップパッケージに結合する。エリア210は、EBG構造がインプリメントされるグランドプレーンの部分を示す。示されるように、EBG構造は、最底部のグランドプレーンへの複数の長方形スロットカットを有する。長方形スロットの各々のピッチおよび幅は、集合的に、EBG構造が減衰を提供する周波数バンドを決定する。例示的なスロットが、この例では211として示される。EBG構造の長方形スロットは、それらの長さ寸法がトレース202の長さ寸法に対して垂直であるように配列され、EBG構造は、2つのDIMMモジュールの各々の真下のエリアならびに2つのDIMMモジュール間のエリアの下にある。長方形スロットのEBG特性は、以下の(1)〜(3)のような式を使用してモデル化され得る。
[0031] 式(1)〜(3)では、Z1は第1の媒体のインピーダンスであり、Z2は第2の媒体のインピーダンスであり、l1は第1の媒体の長さであり、l2は第2の媒体の長さであり、γ1は第1の媒体の伝搬定数(propagation constant)であり、γ2は第2の媒体の伝搬定数であり、Lは周期的なユニットセルの長さ(L=l1+l2)である。
[0032] 図3は、例示的なPCB200の、ただしEBG構造の異なる物理インプリメンテーションの、例示である。図3の例では、エリア310は、EBG構造が位置付けられるエリアを示す。具体的には、EBG構造は、エリア310内の導電トレース202の各々の変化のある幅のセクション(varied width sections)を含む。変化のある幅のセクションの例は、セクション311を含み、それらは、同じトレースの他の部分よりも広い。変化のある幅のセクションの幅およびピッチは、EBG構造が減衰を提供する周波数バンドを決定する。言い換えれば、グランドプレーンにおけるスロットとしてEBG構造をインプリメントするのではなく、図3の実施形態は、導電トレース自体においてEBG構造をインプリメントする。
[0033] 図4は、図2および図3に関して上で示されたものとは異なる、EBG構造のさらに別の物理インプリメンテーションを伴う例示的なPCB200の別の例示である。エリア410は、EBG構造がインプリメントされるエリアを示す。具体的には、この例では、EBG構造は、最底部のグランドプレーンにおける数多くの正弦波形のスロットとしてインプリメントされる。スロットの例は、アイテム411において示される。さらに、この例では、正弦波形のスロットの各々の長さ寸法は、トレース202の長さ寸法の主方向(the primary direction)と平行にアラインされる。図4は、2つの隣接した正弦波形のスロットが拡大するとどのように見える可能性があるかを示す例示的な正弦波形のスロット420を含む。EBG構造が減衰を提供する周波数は、正弦曲線(sinusoid)の形の振幅(amplitude)および周期によって決定される。さらに、他の実施形態は、必要に応じて異なる周期および形を有する複数の正弦曲線を使用し得る。正弦波形のスロットのEBG特性は、以下の式(4)〜(8)のような式を使用してモデル化され得る。
[0034] 式(4)〜(8)では、Rは反射率であり、Dは構造の長さであり、Mは誘電率の正弦波変調(Sinusoidal Modulation)であり、k1は周期的媒体の波数であり、Lは周期的なセルの周期である。
[0035] 図5は、EBG構造の物理インプリメンテーションのさらに別の例示である。図5は、図1Aおよび図1BのPCB104のようなPCBの層における繊維織物(fiber weave)の上から見下ろした図および透視図を示す。織り方のタイプ(Weaves’ type)および織り模様(weave)に対するトレースの回転の角度は、望ましいEBG特性を提供する種々の誘電体媒体を有するように構成され得る。誘電体ラミネートPCBは、通常、樹脂媒体を強化するために織られた繊維ガラスストリング(fiberglass strings)から作られている。繊維ガラス織布(Woven fiberglass cloths)は、交互の繊維ガラスおよび樹脂領域(regions)を伴う周期的な媒体を形成するように構成され得る。これらの周期的な領域(regions)は、PCB媒体においてEBG構造を形成するように設計されることができる。繊維織物のパラメータを調整することによって、バンドギャップ周波数および帯域幅が制御されることができる。図1Bの例を見ると、繊維織物の1つまたは複数の層は、トレース102とグランドプレーン105との間、および/または、トレース102とグランドプレーン106との間に置かれ得る。
[0036] 例えば、周期的な媒体ジオメトリ(geometries)を調整するため、およびバンドギャップ周波数を制御するための様々な可能性のある技法が存在する。1つの例は、縦糸および横糸の様々な幅についてのような織り方のタイプ(weave type)の選択を含む。別の例は、樹脂および繊維ガラス誘電率の選択である。さらに別の例は、繊維織物の方向性(orientation)に対するルーティングの回転の角度を含む。別の例は、繊維織物の束の横断面の形(例えば、正弦波の横断面)を含む。技術者は、望ましいEBG特性を提供する1つまたは複数のジオメトリを見つけるために様々な周期的な媒体ジオメトリを有するPCBをシミュレートし得る。様々な実施形態は次いで、所望の量の反射減衰を提供するためのEBG構造を含むPCBにおける1つまたは複数の層を使用してインプリメントされ得る。
[0037] 図2〜図5は、EBG構造が多様な異なる物理インプリメンテーションをとり得ることを例示するために提供されている。さらに、図2および図3の例は、最底部のグランドプレーンにおけるスロットを示すが、スロットは、必要に応じて最上部のグランドプレーンにおいて、または両方のグランドプレーンにおいてインプリメントされ得ることは理解される。さらに、例示された実施形態のEBG構造は、PCBの、トレースとは異なる層に位置付けられ、具体的には、メモリモジュール間に横方向に(図1AにおけるX次元に)位置付けられる。しかしながら、EBG構造は、必要に応じて、それらが単にメモリモジュール間に横方向ではなく、メモリモジュールのいずれかまたは両方の下に横方向に位置するエリア(areas that laterally underlie either or both of the memory modules)にわたるようにスケーリングされ得る。いずれにしても、EBG構造は、マルチドロップバスにおいて反射を減衰させるために様々な実施形態で使用されるために適合され得る。
[0038] 図6は、一実施形態による、4つの異なる例示的なアイダイアグラム602、604、612、614の例示である。図6〜図7は、マージン、時間、および電圧についての数字を示しており、これらの数字は単に例示のためのものである。他の実施形態は、必要に応じてそのようなパラメータについて異なる数字を有し得る。アイダイアグラム602、604、612、614は、同じディスプレイ上にオーバーレイされる複数のビット遷移の時間領域表現を示す。図6の図は、シミュレーションまたは試験を通して獲得され得る。
[0039] 図612を例とすると、それは、シミュレーションまたは測定のいずれかによる、近くのDIMMモジュール(DIMMモジュール1)においてそれが発生するであろうときの数多くのビット遷移を示す。一般に、所与のアイダイアグラムにおける線がより狭く詰まっているほど、異なる時間における異なる遷移間の変動(variance)はより小さい。より大きな変動(variance)は、しばしばシンボル間干渉によって引き起こされ得、それ自体は、信号反射の結果であり得る。
[0040] アイダイアグラム614は、シミュレーションまたは測定のいずれかによる、遠くのDIMMモジュール(DIMMモジュール0)におけるビット遷移を例示する。アイダイアグラム612および614の両方は、図1〜図5に示された実施形態について予想されるであろうふるまい(behavior)を表す。アイダイアグラムの中央部分の開いた部分(openness)は、遷移の間にビットをキャプチャするために利用可能な時間を例示する。例えば、クロックはデータをサンプリングし得るので、よってクロックエッジは、好ましくはアイダイアグラムの中央に置かれることになり、ここで中央は、最高バイナリ1および最低バイナリ0を表す。サンプリングが早すぎるまたは遅すぎることは、ビットが正確にキャプチャされることができない可能性があるので通常は望ましくない。アイにおける開口がより大きいほど、ビットをキャプチャするために利用可能な時間がより長い。それに応じて、より小さい変動(variance)でアイダイアグラムにおいて線がより狭く詰まってオーバーラップするほど、ビットをキャプチャするために利用可能な時間がより長い。
[0041] アイダイアグラム612、614の中央における長方形は、JEDEC半導体技術協会(JEDEC Solid State Technology Association)の仕様(specification)であり、それはビットをキャプチャするための所望の時間に対応する。マージンは、長方形の角とアイダイアグラムにおける最も近い線との間の間隔によって例示される時間を指す。マージンがより小さいほど、ビットをキャプチャするために利用可能な時間がより短い。アイダイアグラム612および614を見ると、それぞれ47.92psおよび58.25psのマージンがある。そのような値は、所与のアプリケーションについて、許容できる可能性があるかまたは許容できない可能性がある。しかしながら、これらの数字は、アイダイアグラム602、604に関して示されたマージンとは大いに異なる。アイダイアグラム602、604は、図1〜図5のうちの任意のものに示されたものと同様であるが反射を減衰させるためのEBG構造を有しないシステムに対応する。アイダイアグラム602、604は、それぞれ、12.50psおよび97.92psのマージンを示す。
[0042] 結果的に、EBG構造を使用しないと、そのような他の実施形態は、反射に起因する、近くのDIMMモジュールにおける低下されたタイミングパフォーマンスを有すると予想されるだろう。さらに、近くのDIMMモジュールにおけるマージン対遠くのDIMMモジュールにおけるマージン間の大きな相違は、近くのDIMMモジュールが、システムについてのパフォーマンスボトルネックを引き起こし得ること、およびいくつかのアプリケーションについて許容できないタイミングパフォーマンスさえ有し得ること、を示す。
[0043] EBG構造の追加は、反射を減衰させ得るが、それはまたチップからの信号も減衰させ、それにより、遠くのDIMMモジュールにおけるタイミングパフォーマンスをいくぶん低下させる。しかしながら、いくつかの事例では、近くのDIMMモジュールにおける改善されたマージンは、特定のアプリケーションに応じて、近くのDIMMモジュールのタイミングパフォーマンスを、許容できないレベルから許容できるレベルに移し得る。言い換えれば、特にDIMMモジュールの両方がマージンの許容できるレベルに含まれるアプリケーションでは、遠くのDIMMモジュールにおけるいくらかの低下されたパフォーマンスは、近くのDIMMモジュールにおける増加されたパフォーマンスのために許容できる範囲の代償であり得る。
[0044] 図7は、一実施形態による、4つの例示的な周波数図702、704、712、714の例示である。図702、704は、それぞれ、図6のアイダイアグラム602、604に対応する周波数領域図である。同様に、図712、714は、それぞれアイダイアグラム612、614に対応する周波数領域図である。図702、704、712、714は、約1.6GHzから3.3GHzの周波数バンドにおける減衰を例示し、それはいくつかの実施形態では、関心基本周波数バンド(a fundamental frequency band of interest)であり得る。例えば、いくつかの実施形態は、図1に示されたように、チップからDIMMモジュールにデータを伝送するために、その周波数バンド内の信号を使用し得る。図712、714は、図2のEBG構造を使用してシミュレートされたパフォーマンスを示す。これらは、EBG構造を含まない実施形態を使用してシミュレートされたパフォーマンスを示す図702、704と比較される。再度言及するが、近くのDIMMモジュールにおける利得を増加させるためのEBG構造の使用に起因する近くのDIMMモジュールにおける改善されたパフォーマンスは、図面から明らかである。図7における周波数バンドは、例示を目的としたものであり、他の実施形態が異なる周波数バンドを使用し得ることは理解される。
[0045] いくつかの実施形態の利点は、図1〜図5のEBG構造が、いずれのDIMMモジュールにおいても知覚できるパフォーマンス損失なしに、デイジーチェーン型のスタブ(stub)によって電気的に結合された2つのDIMMモジュールを有するシステムについて許容できるタイミングパフォーマンスを提供し得る点である。
[0046] さらに、図1〜図5に示された実施形態は、1つのDIMMモジュールのみがPCBに結合されるときのアプリケーションにおいてさえ許容できるパフォーマンスを提供し得る。これは、1つのDIMMモジュールのみが基板に搭載(populates)されるときに不良な結果を返すことが典型的に予想されるであろう従来のTeeトポロジーとは対照的である。ゆえに、ここに説明される様々な実施形態は、必要に応じて、単一DIMMモジュールアプリケーションとデュアルDIMMモジュールアプリケーションとの両方のために使用される基板を含み得る。言い換えれば、他の実施形態は、図1〜図5のシステムに対するバリエーションを含み得、ここでメモリモジュールのスロットのうちの1つのみが搭載される(例えば、遠くのスロットまたは近くのスロットのいずれかであって、両方ではない)。
[0047] また、図1〜図5に関して上述したいくつかの解決策は、直観に反したもの(counterintuitive)であり得、予期しない結果を提供し得る。例えば、従来の解決策は、可能であるときにタイミングパフォーマンスを改善することに焦点を当てる傾向がある一方で、上述した解決策のうちのいくつかは、遠くのメモリモジュールにおける低下されたタイミングパフォーマンスを含む。それにも関わらず、遠くのメモリモジュールにおける低減されたタイミングパフォーマンスは、近くのメモリモジュールにおける改善されたタイミングパフォーマンスによってオフセットされ得、それにより、反射を減衰させるためにEBG構造を使用することなしにバス上で利用可能であるだろうビットレートと比べたとき、全体的にバス上でのより高いビットレートを可能にする。
[0048] 様々な実施形態は、多様なアプリケーションにおいて有用性があり得る。一例では、プロセッサ、少なくとも1つのメモリモジュール、およびEBG構造を有する基板は、サーバ、デスクトップコンピュータ、ラップトップコンピュータ等のようなコンピューティングシステムにおいて用いられ得る。しかしながら、モバイルデバイスで使用される基板は、ここに説明される原理に従って適合され得るので、実施形態の範囲は、それらに限定されない。
[0049] 図8は、一実施形態による、EBG構造を有するシステムを設計するための例示的な方法800の例示である。方法800は、例えば、1つまたは複数のシミュレーションツールを使用して技術者によって実施され得る。
[0050] アクション802において、技術者は、基板のデイジーチェーンジオメトリを決定し、次いで所望の周波数バンドにおいて、DIMMモジュールの一方または両方のタイミングパフォーマンスをシミュレートする。アクション804において、技術者は、所望の周波数バンド、基本周波数が影響を受けるかどうか決定する。例えば、アクション802〜804において、技術者は、タイミングパフォーマンスが所望の周波数バンドにおいて低下されるかどうか決定するために、時間領域および/または周波数領域技法を使用して、設計をシミュレートし得る。所望の周波数バンドがアクション804において影響を受ける場合、次いで方法800はアクション806に移る。そうでなければ、照会(the inquiry)は停止し得る。
[0051] アクション806において、技術者は、周期的なジオメトリタイプを決定し、近似方程式を使用して寸法(dimensions)を計算する。いくつかの例では、アクション806は、EBG構造のための最良の予測寸法を見つけ出すことを含む。例えば、最良の予測は、適したEBG構造のためのピッチおよび幅(図2および図3)、または正弦波の周波数および振幅(図4)、または他のパラメータを含み得る。アクション806は、パラメータを最初に設定するために、図2および図4に関して上で説明されたもののような式を使用することを含み得る。アクション808において、技術者は、3次元電磁場ソルバープログラム(three dimensional electromagnetic field solver program)で計算されたEBG構造をモデル化する。モデル化することは、図6および図7の情報と同様な情報を生み出し、技術者が、構造についてのタイミングパフォーマンスおよび周波数利得を決定することを可能にする。
[0052] アクション810において、技術者は、計算された名目値の周囲でパラメータをスイープすることによって、構造を最適化する。例えば、技術者は、構造のピッチ、幅、正弦波の周波数、振幅を変化させ得、そして、さらに形を精密にしてパフォーマンスを向上させるためにアクション808のモデル化を実施し得る。アクション810は、再設計およびモデル化について繰り返し得る。
[0053] アクション812は、時間領域シミュレーションにおいて解決策の有効性を検証することを含む。例示的な時間領域シミュレーションは、アイダイアグラムを含み、さらに、タイミングマージンおよびノイズマージンを分析することを含み得る。解決策が効果的でない場合、方法800は、設計を、それが許容できるようになるまでさらに向上させるために、アクション810に戻り得る。図9は、アクション810および812中の結果の例示的なプロットの例示であり、ここで技術者は、近くのDIMMと遠くのDIMMとの両方についてマージンを試験するために、設計をシミュレートし得る。図8の例では、解決策は、近くのDIMMおよび遠くのDIMMのマージンのパフォーマンスが事実上同様であり、そのアプリケーションのための許容できる範囲内にある場合である。
[0054] 様々な実施形態は、図1〜図5のシステムを使用するための方法を含み得る。例えば、図10は、図1〜図5のシステムを使用するための例示的な方法1000を例示する。方法1000のアクションは、例えば、2つのメモリモジュールと電気的に通信しているチップパッケージを有する、図1Aに示されたようなコンピューティング装置によって実施され得る。例は、ここに説明される原理に従って適合された基板を含むサーバまたは他のコンピュータの通常動作を含み得る。
[0055] この例を続けると、アクション1010は、電気的な信号を、PCB上の処理デバイスから、複数の金属トレースと電気的に通信しておりかつ金属トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールに伝播することを含む。処理デバイスは、例えば、セントラルプロセシングユニット(CPU)、デジタルシグナルプロセッサ(DSP)、グラフィックスプロセシングユニット(GPU)、または他の適した処理ユニットを含み得る。処理デバイスは、メモリモジュールにデータを書き込むこと、およびメモリモジュールからデータを読み出すことを含む動作を実施する。
[0056] メモリモジュール自体はデータを記憶し、処理デバイスからのコマンドに応答してデータにアクセスする。電気的な信号を伝播することは、図1〜図4に例示されたもののような電気的なトレースによって実施され得る。
[0057] さらに、金属トレースは、メモリモジュールの各々がトレースのうちの同じものと物理的におよび電気的に結合されるように、マルチドロップバスとして構成され得る。いかなる特定の命令またはデータもメモリモジュールのうちの所与の1つのみにアドレスされ得るが、この例では、アクション1010は、バスに沿って伝播する電気的な信号を含み得る。
[0058] アクション1020は、EBG構造において電気的な信号の反射を減衰させることを含む。EBG構造は、第1のメモリモジュールと第2のメモリモジュールとの間のエリアに物理的に配置され得る。異なる物理配置(physical placements)が、図1〜図4に関して示されているおよび上で説明されている。
[0059] 実施形態の範囲は、図10に示されたアクションに限定されない。例えば、他の実施形態は、1つまたは複数のアクションを追加、省略、再配置、または修正し得る。一例では、基板は、メモリモジュールのうちの1つのみが基板に搭載されることを除いて、図1Aの基板と同様に搭載される。そのような例では、電気的な信号を伝播することは、その単一のメモリモジュールのみに対して実施され得る。同様に、3つ以上のメモリモジュールを有する他の実施形態は、それらのメモリモジュールのうちのそれぞれのものに電気的な信号を伝播することを含み得る。
[0060] さらに、アクション1010および1020は、デバイスの動作の間中連続して繰り返され得る。EBG構造は、このように電磁反射の減衰を提供し得、いくつかの事例において、デバイスの増加されたパフォーマンスを提供し得る。
[0061] これより当業者が認識することになるように、そして間近の特定の用途に応じて、多くの修正、置換え、およびバリエーションが、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、その精神および範囲から逸脱することなく、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の適用範囲(the scope)全体に相応するべきである。
[0061] これより当業者が認識することになるように、そして間近の特定の用途に応じて、多くの修正、置換え、およびバリエーションが、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、その精神および範囲から逸脱することなく、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の適用範囲(the scope)全体に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
システムであって、
複数の導電トレースを有するプリント回路基板と、
前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造と、
を備える、システム。
[C2]
前記第1のメモリモジュールが第1のデュアルインラインメモリモジュール(DIMM)を備え、前記第2のメモリモジュールが第2のDIMMを備える、C1に記載のシステム。
[C3]
前記複数の導電トレースが、マルチドロップバスとして構成される、C1に記載のシステム。
[C4]
前記プリント回路基板が、第1のグランドプレーンおよび第2のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第1のグランドプレーンと前記第2のグランドプレーンとの間に配列される、C1に記載のシステム。
[C5]
前記EBG構造が、前記第1のグランドプレーンにおける複数の長方形スロットを含む、C4に記載のシステム。
[C6]
前記EBG構造が、前記第1のグランドプレーンにおける複数の正弦波形のスロットを含む、C4に記載のシステム。
[C7]
前記EBG構造が、前記導電トレースの変化のある幅のセクションを含む、C1に記載のシステム。
[C8]
前記EBG構造が、前記第1のメモリモジュールおよび前記第2のメモリモジュールの下部のエリアに物理的に配置される、C1に記載のシステム。
[C9]
前記EBG構造が、前記プリント回路基板の種々の誘電体媒体を備える、C1に記載のシステム。
[C10]
方法であって、
電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールに伝播することと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造において前記電気的な信号の反射を減衰させることと、
を備える、方法。
[C11]
反射を減衰させることが、
前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
を備える、C10に記載の方法。
[C12]
前記複数の導電トレースが、マルチドロップバスとして配列される、C10に記載の方法。
[C13]
装置であって、
データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
前記伝播手段における反射を減衰させるための手段と、
を備える、装置。
[C14]
データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、C13に記載の装置。
[C15]
前記データを記憶するおよび前記データにアクセスするための前記手段が、第1のデュアルインラインメモリモジュール(DIMM)および第2のDIMMを備える、C13に記載の装置。
[C16]
電気的な信号を伝播するための前記手段が、前記第1のDIMM、第2のDIMM、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、C15に記載の装置。
[C17]
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の長方形スロットを含む、電子バンドギャップ(EBG)構造
を備える、C13に記載の装置。
[C18]
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の正弦波形のスロットを含む、電子バンドギャップ(EBG)構造
を備える、C13に記載の装置。
[C19]
反射を減衰させるための前記手段が、
前記伝播手段の変化のある幅のセクションを含む、電子バンドギャップ(EBG)構造
を備える、C13に記載の装置。
[C20]
反射を減衰させるための前記手段が、
前記回路基板の種々の誘電体媒体
を備える、C13に記載の装置。

Claims (20)

  1. システムであって、
    複数の導電トレースを有するプリント回路基板と、
    前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
    前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
    前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造と、
    を備える、システム。
  2. 前記第1のメモリモジュールが第1のデュアルインラインメモリモジュール(DIMM)を備え、前記第2のメモリモジュールが第2のDIMMを備える、請求項1に記載のシステム。
  3. 前記複数の導電トレースが、マルチドロップバスとして構成される、請求項1に記載のシステム。
  4. 前記プリント回路基板が、第1のグランドプレーンおよび第2のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第1のグランドプレーンと前記第2のグランドプレーンとの間に配列される、請求項1に記載のシステム。
  5. 前記EBG構造が、前記第1のグランドプレーンにおける複数の長方形スロットを含む、請求項4に記載のシステム。
  6. 前記EBG構造が、前記第1のグランドプレーンにおける複数の正弦波形のスロットを含む、請求項4に記載のシステム。
  7. 前記EBG構造が、前記導電トレースの変化のある幅のセクションを含む、請求項1に記載のシステム。
  8. 前記EBG構造が、前記第1のメモリモジュールおよび前記第2のメモリモジュールの下部のエリアに物理的に配置される、請求項1に記載のシステム。
  9. 前記EBG構造が、前記プリント回路基板の種々の誘電体媒体を備える、請求項1に記載のシステム。
  10. 方法であって、
    電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第1のメモリモジュールおよび第2のメモリモジュールに伝播することと、ここにおいて、前記第1のメモリモジュールは、前記第2のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
    前記第1のメモリモジュールと前記第2のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ(EBG)構造において前記電気的な信号の反射を減衰させることと、
    を備える、方法。
  11. 反射を減衰させることが、
    前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
    を備える、請求項10に記載の方法。
  12. 前記複数の導電トレースが、マルチドロップバスとして配列される、請求項10に記載の方法。
  13. 装置であって、
    データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
    前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
    電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
    前記伝播手段における反射を減衰させるための手段と、
    を備える、装置。
  14. データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、請求項13に記載の装置。
  15. 前記データを記憶するおよび前記データにアクセスするための前記手段が、第1のデュアルインラインメモリモジュール(DIMM)および第2のDIMMを備える、請求項13に記載の装置。
  16. 電気的な信号を伝播するための前記手段が、前記第1のDIMM、第2のDIMM、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、請求項15に記載の装置。
  17. 反射を減衰させるための前記手段が、
    前記回路基板のグランドプレーンにおける複数の長方形スロットを含む、電子バンドギャップ(EBG)構造
    を備える、請求項13に記載の装置。
  18. 反射を減衰させるための前記手段が、
    前記回路基板のグランドプレーンにおける複数の正弦波形のスロットを含む、電子バンドギャップ(EBG)構造
    を備える、請求項13に記載の装置。
  19. 反射を減衰させるための前記手段が、
    前記伝播手段の変化のある幅のセクションを含む、電子バンドギャップ(EBG)構造
    を備える、請求項13に記載の装置。
  20. 反射を減衰させるための前記手段が、
    前記回路基板の種々の誘電体媒体
    を備える、請求項13に記載の装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11169940B2 (en) * 2019-02-20 2021-11-09 Qualcomm Incorporated Trace length on printed circuit board (PCB) based on input/output (I/O) operating speed
TWI795644B (zh) * 2020-06-02 2023-03-11 大陸商上海兆芯集成電路有限公司 電子總成

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007228222A (ja) * 2006-02-23 2007-09-06 Mitsubishi Electric Corp Ebgマテリアル
JP2011108123A (ja) * 2009-11-20 2011-06-02 Elpida Memory Inc 終端基板、メモリシステム及びその反射波抑制方法
JP2013232613A (ja) * 2012-04-05 2013-11-14 Sony Corp 配線基板及び電子機器
JP2014027180A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 電子回路および半導体部品
JP2014165424A (ja) * 2013-02-27 2014-09-08 Toshiba Corp 電子回路および電子機器
WO2014203383A1 (ja) * 2013-06-20 2014-12-24 株式会社日立製作所 異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置
JP2015061258A (ja) * 2013-09-20 2015-03-30 株式会社東芝 Ebg構造体、半導体デバイスおよび回路基板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3876964A (en) 1973-08-23 1975-04-08 Amp Inc Flat flexible transmission cable
JP3307597B2 (ja) 1998-09-30 2002-07-24 株式会社 アドテック 印刷配線装置
JP4023166B2 (ja) 2002-01-25 2007-12-19 ソニー株式会社 高周波モジュール用基板及び高周波モジュール
CN101098622B (zh) * 2004-11-12 2010-08-11 多尔灿德气动股份有限公司 用于器官冷藏和灌注的组合物
KR20070062633A (ko) * 2005-12-13 2007-06-18 삼성전자주식회사 컴퓨터 시스템의 시스템 기판에 장착되는 인터페이스 소켓장치
WO2008054324A1 (en) 2006-11-01 2008-05-08 Agency For Science, Technology And Research Double-stacked ebg structure
ITRA20060064A1 (it) * 2006-11-03 2008-05-04 Fondazione Torino Wireless Dispositivo con costante dielettrica modulata per la propagazione di onde elettromagnetiche.
JP2008171834A (ja) * 2007-01-05 2008-07-24 Hitachi Ltd ガラスクロス配線基板
US7768297B2 (en) 2007-01-31 2010-08-03 Rambus, Inc. Multi-drop bus system
US7839654B2 (en) 2007-02-28 2010-11-23 International Business Machines Corporation Method for ultimate noise isolation in high-speed digital systems on packages and printed circuit boards (PCBS)
KR100956891B1 (ko) * 2008-03-19 2010-05-11 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
US8164006B2 (en) * 2008-03-19 2012-04-24 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
KR101086856B1 (ko) * 2008-04-16 2011-11-25 주식회사 하이닉스반도체 반도체 집적 회로 모듈 및 이를 구비하는 pcb 장치
KR101038236B1 (ko) * 2009-09-16 2011-06-01 삼성전기주식회사 전자기 밴드갭 구조를 구비하는 인쇄회로기판
US9112272B2 (en) * 2010-08-12 2015-08-18 Feinics Amatech Teoranta Antenna modules for dual interface smart cards, booster antenna configurations, and methods
EP2574155B1 (en) * 2010-12-03 2015-07-29 Murata Manufacturing Co., Ltd. High-frequency signal line
JP5694251B2 (ja) 2012-07-27 2015-04-01 株式会社東芝 Ebg構造体および回路基板
JP5690428B1 (ja) * 2014-05-21 2015-03-25 株式会社フジクラ プリント配線板
WO2017037957A1 (en) 2015-08-31 2017-03-09 Hitachi, Ltd. Information processing device, apparatus and connection wiring board

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007228222A (ja) * 2006-02-23 2007-09-06 Mitsubishi Electric Corp Ebgマテリアル
JP2011108123A (ja) * 2009-11-20 2011-06-02 Elpida Memory Inc 終端基板、メモリシステム及びその反射波抑制方法
JP2013232613A (ja) * 2012-04-05 2013-11-14 Sony Corp 配線基板及び電子機器
JP2014027180A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 電子回路および半導体部品
JP2014165424A (ja) * 2013-02-27 2014-09-08 Toshiba Corp 電子回路および電子機器
WO2014203383A1 (ja) * 2013-06-20 2014-12-24 株式会社日立製作所 異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置
JP2015061258A (ja) * 2013-09-20 2015-03-30 株式会社東芝 Ebg構造体、半導体デバイスおよび回路基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7529628B2 (ja) 2021-07-26 2024-08-06 株式会社日立製作所 プリント配線板及び情報処理装置

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