CN1973275A - 利用线上电容器的高速存储模块 - Google Patents
利用线上电容器的高速存储模块 Download PDFInfo
- Publication number
- CN1973275A CN1973275A CNA2005800209904A CN200580020990A CN1973275A CN 1973275 A CN1973275 A CN 1973275A CN A2005800209904 A CNA2005800209904 A CN A2005800209904A CN 200580020990 A CN200580020990 A CN 200580020990A CN 1973275 A CN1973275 A CN 1973275A
- Authority
- CN
- China
- Prior art keywords
- memory
- bus
- coupled
- memory module
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 35
- 238000003780 insertion Methods 0.000 claims abstract description 25
- 230000037431 insertion Effects 0.000 claims abstract description 25
- 230000005540 biological transmission Effects 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 238000004891 communication Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- BWWVXHRLMPBDCK-UHFFFAOYSA-N 1,2,4-trichloro-5-(2,6-dichlorophenyl)benzene Chemical compound C1=C(Cl)C(Cl)=CC(Cl)=C1C1=C(Cl)C=CC=C1Cl BWWVXHRLMPBDCK-UHFFFAOYSA-N 0.000 description 3
- JPOPEORRMSDUIP-UHFFFAOYSA-N 1,2,4,5-tetrachloro-3-(2,3,5,6-tetrachlorophenyl)benzene Chemical compound ClC1=CC(Cl)=C(Cl)C(C=2C(=C(Cl)C=C(Cl)C=2Cl)Cl)=C1Cl JPOPEORRMSDUIP-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4086—Bus impedance matching, e.g. termination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Multi Processors (AREA)
Abstract
产生具有多个连接到存储器总线的动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)的存储模块的装置和方法，每个DRAM或SDRAM设备均通过传输信号(TS)线连接到存储器总线。该存储器总线包括至少一个具有连接到该TS线、与多个DRAM或SDRAM设备并联的电容器的TS线，该TS线连接到位于信号插入端与第一DRAM或SDRAM设备TS线的附着点之间的存储器总线上。本发明还论述了实现这种存储模块的计算系统。
Description
技术领域
存储模块
背景技术
计算系统包括一组相互之间通过总线或类似的通信线路进行通信的部件。计算系统的部件包括处理器、通信芯片组、存储模块、外围部件以及类似设备。这些设备相互之间通过一组总线进行通信。这些总线可以利用总线上的每个部件都理解的通信协议。有些部件用作总线控制器以管理总线上的通信业务。
计算系统的速度和效率受限于计算机系统中的总线和通信线路的速度。处理器依赖于系统总线、存储器总线以及存储器控制器以检索来自系统存储器的数据和指令。处理器被它通过系统总线和存储器总线从系统存储器接收数据和指令的速度限制在它能够处理这些指令的速度中。
总线通常为布置在诸如计算系统的主板之类的印刷电路板(PCB)上的通信线路。计算系统中的部件(如存储器)具有连接到总线线路的管脚。这些部件通过驱动信号穿过总线中的线路而在总线中进行通信。这些信号由接收设备进行锁存。如果信号没有被正确终止，就可能出现信号的反射或其他噪音可能影响线路上的后续信号传输。
附图说明
图1是包含至少一个与动态随机存取存储器(DRAM)设备并联，且耦合于存储器总线的信号插入端与多个DRAM设备的传输信号线的第一附着点之间的电容器的存储模块的一个实施例的框图。
图2是包含至少一个与同步动态随机存取存储器(SDRAM)设备并联，且耦合于存储器总线的信号插入端与多个SDRAM设备的传输信号线的第一传输信号线的附着点之间的电容器的存储模块的一个实施例的框图。
图3是包含图2所示存储模块的计算系统的一个实施例的框图。
图4是包含多个图2所示存储模块的计算系统的一个实施例的框图。
图5是图4所示计算系统的产生方法的一个实施例的流程图。
具体实施方式
图1是包含至少一个与动态随机存取存储器(DRAM)设备并联，且耦合于存储器总线的信号插入端与多个DRAM设备的传输信号线的第一附着点之间的电容器的存储模块的一个实施例的框图。图1所示实施例中的存储模块100是单列直插存储模块(SIMM)。
在一个实施例中，存储模块100在印刷电路板(PCB)102上形成。PCB 102可由本领域内公知的形成印刷电路板或其他类型的电路板的任何方法所形成。在一个实施例中，存储模块100包括在PCB 102上形成的传输信号(TS)线121至129。
在图1所示的实施例中，PCB 102上的图案包括连接到TS线121至129的存储器总线130。在其他实施例中，存储模块100可包括任何用于TS线121至129及存储器总线130的图案。
在一个实施例中，存储器总线130包括信号插入端115。在一个实施例中，信号插入端115是存储器总线130中起始于连接器105、并结束于存储器总线130上的TS线121的附着点的部分。在一个实施例中，连接器105将存储模块100(以及因而存储器总线130)连接到计算系统的其他设备(如通信集线器、处理器等)。
在一个实施例中，存储器总线130及TS线121至129由铜形成。在其他实施例中，存储器总线130及TS线121至129可以由本领域内公知的其他传导材料形成。
在一个实施例中，存储模块100包括连接到TS线121至139的DRAM设备131至139。如上所述，每个TS线都连接到存储器总线130。在一个实施例中，单个DRAM(如DRAM 131)及单个TS线(如TS线121)形成分支(如分支151)。在图1所示的实施例中，DRAM设备131至139分别与TS线121至129相耦合，形成分支151至159。
DRAM设备131至139可以是本领域内公知的、能由计算系统向其写入或从其读出数据的任何DRAM设备。在图1所示的实施例中，存储模块100包含九个DRAM设备和分支，但是，存储模块100可以包含任意数量的DRAM设备和分支。
在一个实施例中，存储模块100包括连接到TS线112的电容器110。TS线112连接到存储器总线130的信号插入端115。在一个实施例中，电容器110连接到TS线112，与DRAM设备131并联。
在一个实施例中，电容器110是10皮法(pF)的电容器。在其他实施例中，电容器110是在约1pF至约40pF范围内的电容器。
在一个实施例中，存储模块100具有至少一个连接到信号插入端115上的TS线、与DRAM设备121至129及电容器110并联的附加电容器。附加电容器可在约1pF至约40pF范围内。在至少有电容器110连接到信号插入端115的情况下，在一个实施例中，存储器总线130具有约1pF至约40pF范围内的总电容。
在一个实施例中，存储器总线130包括位于存储器总线130上的TS线129的附着点之后的终止端165以及相对的信号插入端115。在一个实施例中，终止端165包括终止电路175。在一个实施例中，终止电路175连接到电源以形成上拉终止电路。在另一个实施例中，终止电路175连接到地以形成下拉终止电路。
图2是包含至少一个与同步动态随机存取存储器(SDRAM)设备并联，且耦合于存储器总线的信号插入端与多个SDRAM设备的传输信号线的第一传输信号线的附着点之间的电容器的存储模块的一个实施例的框图。图2所示实施例中的存储模块200是双列直插存储模块(DIMM)。
类似于关于上面图1中所述的实施例，在一个实施例中，存储模块200在印刷电路板(PCB)202上形成。同样，类似于上面所述的实施例，在一个实施例中，存储模块200在PCB 202上包括TS线221至229及存储器总线230。
在一个实施例中，存储模块200包括同步动态随机存取存储器(SDRAM)设备231至248。SDRAM设备231至248可以是本领域内公知的，能由计算系统向其写入或从其读出数据的任何SDRAM设备。在其他实施例中，SDRAM设备231至248可以由本领域内公知的，能由计算系统向其写入或从其读出数据的DRAM设备或其他存储设备而取代。
在一个实施例中，SDRAM设备231至248被分成对(如SDRAM设备231、232；SDRAM设备233、234等)，每一对分别与TS线221至229中的一个相连，形成包括两个SDRAM设备及单个TS线的分支251至259。
在图2所示的实施例中，存储模块200包括18个SDRAM设备，形成九个分支，但是，存储模块200可以包含任意数量的SDRAM设备和分支。此外，在其他实施例中，一个分支可以包括多于两个的SDRAM设备。
在一个实施例中，类似于上面所述的实施例，存储模块包括通过TS线212连接到存储器总线230的信号插入端215并与SDRAM设备231相并联的电容器210。在一个实施例中，电容器210是10皮法(pF)的电容。在其他实施例中，电容器210是在约1pF至约40pF范围内的电容器。
类似于图1中所述的实施例，在一个实施例中，存储模块200具有至少一个在约1pF至约40pF范围之内、连接到信号插入端215上的TS线、且与SDRAM设备231及电容器210并联的附加电容器。同样，在至少有电容器210连接到信号插入端215的情况下，在一个实施例中，存储器总线230具有在约1pF至约40pF范围内的总电容。
在一个实施例中，存储器总线230包括位于存储器总线230上的TS线229的附着点之后的终止端265以及相对的信号插入端215。在一个实施例中，终止端265包括终止电路275。在一个实施例中，终止电路275连接到电源以形成上拉终止电路。在另一实施例中，终止电路275连接到地以形成下拉终止电路。
图3是包含图2所示存储模块的计算系统的实施例的框图。在图3所示的实施例中，计算系统300包括与上面所述的存储模块200相类似的、连接到通信集线器320的存储模块305。在其他实施例中，存储模块305与上面所述的存储模块100相类似。
通信集线器320可以是本领域内公知的能够便于计算事务的任何通信集线器。在一个实施例中，通信集线器320连接到系统总线325。系统总线325可以是本领域内公知的能够传输计算事务的任何系统总线。
在一个实施例中，系统总线325连接到处理器330。在一个实施例中，处理器330是由位于加利福尼亚圣克拉拉市(Santa Clara，California)的英特尔公司所制造的“奔腾4”处理器。在其他实施例中，处理器330可能是本领域内公知的任何处理器。
图4是包括多个图2所示存储模块的计算系统的一个实施例的框图。在图4所示的实施例中，计算系统400包括存储模块405以及存储模块410。在图4所示的实施例中，存储模块405以及存储模块410均与上面讨论的存储模块200相类似。在其他实施例中，存储模块405以及存储模块410均类似于上面讨论的存储模块100。
在一个实施例中，存储模块405以及存储模块410互相连接，形成菊花链配置。在图4所示的实施例中，存储模块405以及存储模块410互相连接并在连接415处与通信集线器420相连。
通信集线器420可以是本领域内公知的能够便于计算事务的任何通信集线器。在一个实施例中，通信集线器420连接到系统总线425。系统总线425可以是任何本领域内公知的能够传输计算事务的系统总线。
在一个实施例中，系统总线425连接到处理器430。在一个实施例中，处理器430是由位于加利福尼亚圣克拉拉市(Santa Clara，California)的英特尔公司所制造的“奔腾4”处理器。在其他实施例中，处理器430可能是本领域内公知的任何处理器。
图5是一种产生图4所示的计算系统的方法的一个实施例的流程图。在一个实施例中，该方法500开始于制造含有多个TS线的PCB(方块510)。TS线可以在PCB上形成任何图案，并可包括存储器总线。
在一个实施例中，至少一个电容器被连接到具有信号插入端和终止端的存储器总线上，一个电容器与多个DRAM设备或SDRAM设备并联、且连接在该存储器总线的信号插入端与第一DRAM设备或第一SDRAM设备的第一TS线上的第一附着点之间，从而形成第一存储模块(方块520)。形成第一存储模块后，在一个实施例中，依次重复方块510和方块520以形成第二存储模块(方块530)。
形成了至少两个存储模块之后，在一个实施例中，存储模块互相连接以形成菊花链(方块540)。在一个实施例中，该菊花链以单连接方式接至通信集线器(方块550)。在一个实施例中，通信集线器通过总线连接到至少一个处理器上以形成计算系统(方块560)。
在前述各段落中描述了特定的实施例。但是很显然，除此之外可以进行各种修改和改变而不背离权利要求书中的更广泛的精神和范围。因此，应从说明意义上而非限制意义上来看待本说明书和附图。
Claims (20)
1.一种装置，包括：
多个存储设备，各通过多个传输信号线中的一个耦合到存储器总线；以及
至少一个电容器，耦合到所述存储器总线，所述至少一个电容器与所述多个存储设备并联耦合并在所述总线的信号插入端与所述多个存储设备的第一传输信号线的第一附着点之间耦合。
2.如权利要求1所述的装置，其中所述多个存储设备之一被分成对，各对形成分支。
3.如权利要求2所述的装置，其中一个电容器在约1皮法(pF)至约40pF范围内。
4.如权利要求3所述的装置，其中一个电容器是10pF的电容器。
5.如权利要求2所述的装置，其中所述总线上的总电容在约1皮法(pF)至约40pF范围内。
6.如权利要求1所述的装置，其中一个电容器在约1皮法(pF)至约40pF范围内。
7.如权利要求6所述的装置，其中一个电容器是10pF的电容器。
8.如权利要求1所述的装置，其中所述总线上的总电容在约1皮法(pF)至约40pF范围内。
9.如权利要求1所述的装置，还包括：
终止电路，耦合到所述存储器总线的终止端，所述终止端位于与所述存储器总线的信号插入端相对的最后一个存储设备的最后一个附着点之外。
10.如权利要求9所述的装置，其中所述终止电路是一个上拉器件。
11.一个系统，包括：
第一存储模块，含有：
多个存储设备，各通过多个传输信号线中的一个耦合
到存储器总线；
至少一个电容器，耦合到存储器总线，与所述多个存
储设备并联，并在所述总线的信号插入端与所述多个存储设
备的第一传输信号线的第一附着点之间耦合，以及
所述存储器总线的上拉终止端，布置在与所述存储器
总线的信号插入端相对的最后一个存储设备的最后一个附着
点之外；
通信集线器，耦合到所述存储模块；以及
处理器，通过系统总线耦合到所述通信集线器。
12.如权利要求11所述的系统，还包括：
第二存储模块，耦合到所述通信集线器，所述第二存储模块含有：
第二多个存储设备，各通过多个传输信号线中的一个耦合到第二存储器总线；
至少一个电容器，耦合到所述第二存储器总线，与所述第二多个存储设备之一并联，并在所述第二存储器总线的信号插入端与所述第二多个存储设备的第一传输信号线的第一附着点之间耦合，以及
所述第二存储器总线的上拉终止端，布置在与所述第二存储器总线的信号插入端相对的第二多个中的最后一个存储设备的最后一个附着点之外。
13.如权利要求12所述的系统，其中所述第一存储模块及第二存储模块互相耦合以形成菊花链。
14.如权利要求12所述的系统，其中所述第一存储模块、第二存储模块以及通信集线器以单连接方式互相耦合。
15.如权利要求11所述的系统，其中所述存储模块包括双列直插存储模块(DIMM)。
16.如权利要求11所述的系统，其中所述存储模块包括单列直插存储模块(SIMM)。
17.一种方法，包括：
制造含有多个传输信号线的印刷电路板(PCB)；以及
将至少一个电容器耦合到具有信号插入端及终止端的存储器总线上，所述至少一个电容器与多个存储设备并联，并在所述总线的信号插入端与所述多个存储设备的第一传输信号线的第一附着点之间耦合，从而形成第一存储模块。
18.如权利要求17所述的方法，还包括：
第二次重复权利要求17所述的方法，以形成第二存储模块。
19.如权利要求18所述的方法，还包括：
将所述第一存储模块耦合到所述第二存储模块，以形成菊花链。
20.如权利要求19所述的方法，还包括：
以单连接方式将所述菊花链耦合到通信集线器；以及
通过总线将所述通信集线器耦合到至少一个处理器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/882,459 US7151683B2 (en) | 2004-06-30 | 2004-06-30 | High speed memory modules utilizing on-trace capacitors |
| US10/882,459 | 2004-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1973275A true CN1973275A (zh) | 2007-05-30 |
| CN100478934C CN100478934C (zh) | 2009-04-15 |
Family
ID=34972798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005800209904A Expired - Fee Related CN100478934C (zh) | 2004-06-30 | 2005-06-22 | 利用线上电容器的高速存储模块 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7151683B2 (zh) |
| JP (1) | JP2008502056A (zh) |
| KR (1) | KR100957875B1 (zh) |
| CN (1) | CN100478934C (zh) |
| DE (1) | DE112005001513T5 (zh) |
| GB (1) | GB2430521B (zh) |
| TW (1) | TWI313817B (zh) |
| WO (1) | WO2006012290A2 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7336098B2 (en) * | 2004-06-30 | 2008-02-26 | Intel Corporation | High speed memory modules utilizing on-pin capacitors |
| CN101398747A (zh) * | 2007-09-28 | 2009-04-01 | 鸿富锦精密工业（深圳）有限公司 | 支持混合式存储器的主机板 |
| JP5669175B2 (ja) * | 2010-06-28 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 電子機器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940016243A (ko) * | 1992-12-26 | 1994-07-22 | 김광호 | 싱글 인 라인 메모리 모듈(simm; single in line memory module) |
| JP3399630B2 (ja) * | 1993-09-27 | 2003-04-21 | 株式会社日立製作所 | バスシステム |
| JPH07321828A (ja) * | 1994-05-20 | 1995-12-08 | Fujitsu Ltd | 電子装置 |
| KR100335501B1 (ko) * | 2000-06-09 | 2002-05-08 | 윤종용 | 향상된 데이터 버스 성능을 갖는 메모리 모듈 |
| JP2002025244A (ja) * | 2000-07-10 | 2002-01-25 | Mitsubishi Electric Corp | メモリモジュール |
| US6745268B1 (en) * | 2000-08-11 | 2004-06-01 | Micron Technology, Lnc. | Capacitive multidrop bus compensation |
| JP3821678B2 (ja) * | 2001-09-06 | 2006-09-13 | エルピーダメモリ株式会社 | メモリ装置 |
| KR100450677B1 (ko) * | 2002-06-04 | 2004-10-01 | 삼성전자주식회사 | 고주파 잡음을 감소시키는 데이터 버스 구조를 가지는반도체 메모리 장치 |
| JP3866618B2 (ja) * | 2002-06-13 | 2007-01-10 | エルピーダメモリ株式会社 | メモリシステム及びその制御方法 |
| JP4094370B2 (ja) * | 2002-07-31 | 2008-06-04 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
| EP1422717B1 (en) * | 2002-11-21 | 2007-07-25 | Infineon Technologies AG | Memory system and memory subsystem |
| US7334141B2 (en) * | 2003-04-23 | 2008-02-19 | Dell Products L.P. | Method of saving energy in an information handling system by controlling a main converter based on the amount of power drawn by the system |
| US20050050285A1 (en) * | 2003-08-26 | 2005-03-03 | Haas William Robert | Memory control system and method for installing new memory |
-
2004
- 2004-06-30 US US10/882,459 patent/US7151683B2/en not_active Expired - Fee Related
-
2005
- 2005-06-22 KR KR1020067027707A patent/KR100957875B1/ko not_active IP Right Cessation
- 2005-06-22 WO PCT/US2005/022466 patent/WO2006012290A2/en active Application Filing
- 2005-06-22 GB GB0621566A patent/GB2430521B/en not_active Expired - Fee Related
- 2005-06-22 JP JP2007515702A patent/JP2008502056A/ja active Pending
- 2005-06-22 DE DE112005001513T patent/DE112005001513T5/de not_active Withdrawn
- 2005-06-22 CN CNB2005800209904A patent/CN100478934C/zh not_active Expired - Fee Related
- 2005-06-29 TW TW094121831A patent/TWI313817B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2430521A (en) | 2007-03-28 |
| JP2008502056A (ja) | 2008-01-24 |
| KR20070024671A (ko) | 2007-03-02 |
| CN100478934C (zh) | 2009-04-15 |
| GB2430521B (en) | 2008-05-07 |
| WO2006012290A2 (en) | 2006-02-02 |
| TW200617689A (en) | 2006-06-01 |
| US7151683B2 (en) | 2006-12-19 |
| KR100957875B1 (ko) | 2010-05-13 |
| GB0621566D0 (en) | 2006-12-27 |
| US20060002165A1 (en) | 2006-01-05 |
| WO2006012290A3 (en) | 2006-04-06 |
| DE112005001513T5 (de) | 2007-05-16 |
| TWI313817B (en) | 2009-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1973277B (zh) | 利用管脚上电容器的高速存储模块 | |
| US8130560B1 (en) | Multi-rank partial width memory modules | |
| US20080091888A1 (en) | Memory system having baseboard located memory buffer unit | |
| CN113849045B (zh) | 一种背板以及计算机设备 | |
| CN100478934C (zh) | 利用线上电容器的高速存储模块 | |
| CN101211649B (zh) | 带有固态磁盘的动态随机存取内存模块 | |
| TWI760605B (zh) | 解聚電腦系統 | |
| US6630627B1 (en) | Multilayered wiring substrate with dummy wirings in parallel to signal wirings and with | |
| CN107507637B (zh) | 一种低功耗双列直插式存储器及其增强驱动方法 | |
| CN100452010C (zh) | 数据传输线的布线方法和使用该方法的印刷线路板组件 | |
| CN215298224U (zh) | 一种核心板及计算机设备 | |
| KR20020068060A (ko) | 메모리 모듈에 결합하는 장치 및 방법 | |
| CN100498752C (zh) | 高速存储器模块 | |
| CN207529315U (zh) | 一种PCIe ReDriver卡装置 | |
| CN206805410U (zh) | 一种应用在服务器上的pcie扩展板卡 | |
| US8144481B2 (en) | Memory board structure having stub resistor on main board | |
| CN205450912U (zh) | 内存模组及应用该内存模组的电子装置 | |
| CN113703531A (zh) | 内存条扩展装置 | |
| CN101676893B (zh) | 主板 | |
| US7004759B2 (en) | Modules having a plurality of contacts along edges thereof configured to conduct signals to the modules and further having a plurality of contacts along edges thereof configured to conduct signals from the modules | |
| CN106557130A (zh) | 内存模组及应用该内存模组的电子装置 | |
| US20040225797A1 (en) | Shielded routing topology for high speed modules |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090415 Termination date: 20180622 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |