CN113849045B - 一种背板以及计算机设备 - Google Patents

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Abstract

本申请公开了一种背板，包括CPLD、PCIe Switch芯片、存储器以及硬盘连接器；存储器，用于存储不同带宽类型对应的分位；硬盘连接器，用于插接硬盘；CPLD，用于识别硬盘连接器当前插入的硬盘的带宽类型；PCIeSwitch芯片，用于连接CPU的PE接口，接入PCIE x16信号线，从存储器调取硬盘连接器当前插入的硬盘的带宽类型对应的分位，并通过运行分位将PCIE x16信号线分配给硬盘连接器当前插入的硬盘。该背板能够实现一块背板支持x4E3硬盘、x8E3硬盘以及x16E3硬盘三种带宽的硬盘，并且可以提高CPU的PE接口的利用率。本申请还公开了一种计算机设备，同样具有上述技术效果。

Description

一种背板以及计算机设备
技术领域
本申请涉及计算机技术领域，特别涉及一种背板；还涉及一种计算机设备。
背景技术
为了提高处理器之间的互联速率，Intel推出了基于PCIE 5.0协议的CXL(ComputeExpress Link，计算互联协议)协议。CXL协议可以有效解决数据在内存和加速器之间搬运速率低下的问题，降低延时，并可以加快Device与Memory之间的数据传输速度，减少数据搬移的延时和能量消耗。目前，支持CXL协议的背板存在资源浪费、无法增加服务器配置的多功能性等诸多缺陷。例如，参考图1所示，现有的背板是CPU直出式背板，需要支持x8带宽硬盘，支持CXL v1.1协议。CPU通过Cable与高速连接器即图中所示MICO，直连至背板的Genz2C连接器，Genz 2C连接器插接硬盘。
因为SPR CPU规范中CXL v1.1的限制，x8带宽硬盘只能通过x16带宽降级支持，在CPU直连式背板上，一个x8带宽硬盘只使用PE Port x16的低八位，即0-7的高速信号线，而高八位即8-15的高速信号线不能使用而造成资源浪费。当背板需要支持4个CXL x8 E3硬盘时，会占用单个CPU的4个PE Port，进而导致主板不能再搭配Riser转接卡接入网卡、GPU卡，无法增加服务器配置的多功能性。另外，当服务器需要支持CXL x4 E3硬盘与CXL x16 E3硬盘时，需要同时开多种类型的背板，研发人员申请使用PCB与PCBA进行重复设计与BOM备料，以及后期研发Debug，量产维护，均需要投入大量的人力，会极大的耗费时间与精力。
有鉴于此，如何解决上述技术缺陷已成为本领域技术人员亟待解决的技术问题。
发明内容
本申请的目的是提供一种背板，能够实现一块背板支持x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘三种带宽的硬盘，并且可以提高CPU的PE接口的利用率。本申请的另一个目的是提供一种计算机设备，同样具有上述技术效果。
为解决上述技术问题，本申请提供了一种背板，包括：
CPLD、PCIe Switch芯片、存储器以及硬盘连接器；
所述存储器，用于存储不同带宽类型对应的分位；
所述硬盘连接器，用于插接硬盘；
所述CPLD，用于识别所述硬盘连接器当前插入的所述硬盘的带宽类型；
所述PCIe Switch芯片，用于连接CPU的PE接口，接入PCIE x16信号线，从所述存储器调取所述硬盘连接器当前插入的硬盘的带宽类型对应的所述分位，并通过运行所述分位将所述PCIE x16信号线分配给所述硬盘连接器当前插入的所述硬盘。
可选的，所述PCIe Switch芯片连接CPU的两个所述PE接口，接入两组所述PCIEx16信号线。
可选的，所述PCIe Switch芯片在接收到主板根据所述CPLD发送的带宽类型信息生成并下发的控制指令后，根据所述控制指令从所述存储器调取所述硬盘连接器当前插入的所述硬盘的带宽类型对应的所述分位。
可选的，所述CPLD通过I2C总线向所述主板发送所述带宽类型信息。
可选的，所述PCIe Switch芯片通过I2C总线接收所述主板下发的所述控制指令。
可选的，所述存储器为EEPROM。
可选的，所述硬盘连接器为Genz 4C连接器。
可选的，所述CPLD具体用于根据所述硬盘连接器的各预设管脚的电平状态识别所述硬盘连接器当前插入的硬盘的带宽类型。
可选的，所述CPLD还用于接收所述主板发送的VPP信号进行背板点灯。
为解决上述技术问题，本申请还提供了一种计算机设备，包括主板以及如上任一项所述的背板。
本申请所提供的背板，包括：CPLD、PCIe Switch芯片、存储器以及硬盘连接器；所述存储器，用于存储不同带宽类型对应的分位；所述硬盘连接器，用于插接硬盘；所述CPLD，用于识别所述硬盘连接器当前插入的硬盘的带宽类型；所述PCIe Switch芯片，用于连接CPU的PE接口，接入PCIE x16信号线，从所述存储器调取所述硬盘连接器当前插入的硬盘的带宽类型对应的所述分位，并通过运行所述分位将所述PCIE x16信号线分配给所述硬盘连接器当前插入的所述硬盘。
可见，较之现有的背板，本申请所提供的背板，增设有PCIe Switch芯片、与存储器，并由存储器存储不同带宽类型对应的分位。CPLD可以识别硬盘连接器当前插入的硬盘的带宽类型。在CPLD识别硬盘连接器当前插入的硬盘的带宽类型的基础上，PCIe Switch芯片通过调取并运行相应的分位，可以实现PCIe x16降级支持x4 E3硬盘、x8 E3硬盘，从而达到一块背板同时支持x4至x16 3种不同带宽类型的硬盘，并且可以提高CPU的PE接口的利用率，控制开发PCB数量，节省研发的人力、时间及后期维护投入，节省因不同PCBA BOM增加的经济投入。
本申请所提供的计算机设备同样具有上述技术效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有的一种背板的示意图；
图2为本申请实施例所提供的一种背板的示意图；
图3为本申请实施例所提供的另一种背板的示意图。
具体实施方式
本申请的核心是提供一种背板，能够实现一块背板支持x4 E3硬盘、x8E3硬盘以及x16 E3硬盘三种带宽的硬盘，并且可以提高CPU的PE接口的利用率。本申请的另一个核心是提供一种计算机设备，同样具有上述技术效果。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图2，图2为本申请实施例所提供的一种背板的示意图，参考图2所示，该背板主要包括：CPLD10(Complex Programmable Logic Device，复杂可编程逻辑器件)、PCIeSwitch芯片20、存储器30以及硬盘连接器40。
所述存储器30，用于存储不同带宽类型对应的分位；
所述硬盘连接器40，用于插接硬盘；
所述CPLD10，用于识别所述硬盘连接器40当前插入的所述硬盘的带宽类型；
所述PCIe Switch芯片20，用于连接CPU(Central Processing Unit，中央处理器)的PE接口，接入PCIE x16信号线，从所述存储器30调取所述硬盘连接器40当前插入的所述硬盘的带宽类型对应的所述分位，并通过运行所述分位将所述PCIE x16信号线分配给所述硬盘连接器40插入的所述硬盘。
具体的，本申请旨在实现一块背板支持x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘三种带宽类型的硬盘，因此存储器30中存储有三种FW(Firmware，分位)，并且硬盘连接器40支持插入x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘三种硬盘。
其中，在一种具体的实施方式中，所述存储器30为EEPROM。所述硬盘连接器40为Genz 4C连接器。可以明白的是，存储器30还可以为其他类型的存储器30，硬盘连接器40还可以为其他类型的支持插入x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘的硬盘连接器40。对此，本领域技术人员可以进行差异性设置。
PCIe Switch芯片20连接存储器30、硬盘连接器40，并连接主板上CPU的PE接口，从每个PE接口接入一组PCIE x16信号线。在所述CPLD10识别出所述硬盘连接器40当前插入的硬盘的带宽类型的基础上，PCIE Switch从存储器30中调取与硬盘连接器40当前插入的硬盘的带宽类型对应的分位，进而通过运行该分位，将接入的PCIE x16信号线分配给硬盘连接器40所插入的硬盘，供硬盘使用。
具体而言，当硬盘连接器40当前插入的是x4 E3硬盘时，CPLD识别出插入硬盘连接器40的E3硬盘类型，进而PCIe Switch芯片20从EEPROM中调取x4E3硬盘对应的分位，并将其写入PCIe Switch芯片20中。PCIe Switch芯片20运行分位，通过该分位的逻辑实现PCIex16降级，使背板支持x4 E3硬盘。并在x4 E3硬盘的个数为多个(包括两个)的情况下，多个x4 E3硬盘可共用一个PE接口。
例如，一组PCIE x16信号线的0～3的高速信号线供第一个x4 E3硬盘使用，该组PCIE x16信号线的4～7的高速信号线供第二个x4 E3硬盘使用，该组PCIE x16信号线的8～11的高速信号线供第三个x4 E3硬盘使用，该组PCIE x16信号线的12～15的高速信号线供第四个x4 E3硬盘。
当硬盘连接器40当前插入的是x8 E3硬盘时，CPLD识别出插入硬盘连接器40的E3硬盘类型，进而PCIe Switch芯片20从EEPROM中调取x8 E3硬盘对应的分位，并将其写入PCIe Switch芯片20中。PCIe Switch芯片20运行分位，通过该分位的逻辑使CPU的同一个PE接口支持两个x8 E3硬盘。
例如，一组PCIe x16信号线的0～7的高速信号线供第一个x8 E3硬盘使用，该组PCIe x16信号线的8～15的高速信号线供第二个x8 E3硬盘使用。
当插入硬盘连接器40当前插入的是x16 E3硬盘时，CPLD识别出插入硬盘连接器40的E3硬盘类型，进而PCIe Switch芯片20从EEPROM中调取x4 E3硬盘对应的分位，并将其写入PCIe Switch芯片20。PCIe Switch芯片20运行分位，通过该分位的逻辑实现使背板支持x16 E3硬盘。
在上述实施例的基础上，作为一种具体的实施方式，所述PCIe Switch芯片20连接CPU的两个所述PE接口，接入两组所述PCIE x16信号线。
具体而言，本实施例中PCIe Switch芯片20连接CPU的两个所述PE接口，接入两组所述PCIe x16信号线。PCIe Switch芯片20运行写入的分位，可分出4路PCIe x16连接给Genz 4C连接器。CPU剩余的PE接口可连接Riser转接卡以及其他SAS/SATA背板，以实现服务器多种搭配。
例如，参考图3所示，PCIe Switch芯片20所连接的CPU的PE接口为PE1与PE2，CPU的剩余PE接口：PE0、PE3以及PE4连接Riser转接卡(图3中所示RiserA与RiserB)、SAS/SATA背板(图3中所示SAS/SATA Backplane)。图3中，VPP Header表示VPP总线连接器，MCIO表示高速连接器，I2C Header表示I2C总线连接器，Cable表示连接线，Genz 4C conn表示Genz 4C连接器。MB表示主板，BackPlane表示背板。
进一步，在上述实施例的基础上，作为一种具体的实施方式，所述PCIe Switch芯片20在接收到主板根据所述CPLD10发送的带宽类型信息生成并下发的控制指令后，根据所述控制指令从所述存储器30调取所述硬盘连接器40当前插入的所述硬盘的带宽类型对应的所述分位。
也就是说，本实施例中，CPLD10在识别出硬盘连接器40当前插入的硬盘的带宽类型后，CPLD10进一步将带宽类型信息发送给主板，进而主板下发控制指令给PCIe Switch芯片20。PCIe Switch芯片20接收到主板下发的控制指令后，根据该控制指令从存储器30中调取硬盘连接器40当前插入的硬盘的带宽类型对应的分位，并写入PCIe Switch芯片20。
其中，所述CPLD10具体可通过I2C总线向所述主板发送所述带宽类型信息。
另外，所述PCIe Switch芯片20具体可通过I2C总线接收所述主板下发的所述控制指令，即主板通过I2C总线下发控制指令。
进一步，在上述实施例的基础上，作为一种具体的实施方式，所述CPLD10具体用于根据所述硬盘连接器40的各预设管脚的电平状态识别所述硬盘连接器40当前插入的硬盘的带宽类型。
具体而言，预设管脚可以包括第一预设管脚、第二预设管脚与第三预设管脚。如图3所示，图3中的PRSNT0_N表示第一预设管脚，PRSNT1_N表示第二预设管脚，PRSNT2_N表示第三预设管脚。
当硬盘连接器40当前插入的是x4 E3硬盘时，此时第一预设管脚为低电平，第二预设管脚与第三预设管脚均为高电平。由此当CPLD10检测到第一预设管脚为低电平，第二预设管脚与第三预设管脚均为高电平时，CPLD10即可确定硬盘连接器40当前插入的是x4 E3硬盘。
当硬盘连接器40当前插入的是x8 E3硬盘时，此时第一预设管脚与第二预设管脚均为低电平，第三预设管脚为高电平。由此当CPLD10检测到第一预设管脚与第二预设管脚均为低电平，第三预设管脚为高电平时，CPLD10即可确定硬盘连接器40当前插入的是x8 E3硬盘。
当硬盘连接器40当前插入的是x16 E3硬盘时，此时第一预设管脚与第三预设管脚均为高电平。由此当CPLD10检测到第一预设管脚与第三预设管脚均为高电平时，CPLD10即可确定硬盘连接器40当前插入的是x16E3硬盘。
可以明白的是，除上述预设管脚与硬盘连接器40当前插入的硬盘的带宽类型的对应关系外，还可以设置为其他的对应关系，对此，本申请不做唯一限定，根据实际情况进行相适应的设置即可。
进一步，在上述实施例的基础上，作为一种具体的实施方式，所述CPLD10还用于接收所述主板发送的VPP信号进行背板点灯。
综上所述，本申请所提供的背板，包括：CPLD10、PCIe Switch芯片20、存储器30以及硬盘连接器40；所述存储器30，用于存储不同带宽类型对应的分位；所述硬盘连接器40，用于插接硬盘；所述CPLD10，用于识别所述硬盘连接器40当前插入的硬盘的带宽类型；所述PCIe Switch芯片20，用于连接CPU的PE接口，接入PCIE x16信号线，从所述存储器30调取所述硬盘连接器40当前插入的硬盘的带宽类型对应的所述分位，并通过运行所述分位将所述PCIE x16信号线分配给所述硬盘连接器40当前插入的所述硬盘。可见，较之现有的背板，本申请所提供的背板，增设有PCIe Switch芯片20、与存储器30，并由存储器30存储不同带宽类型对应的分位。CPLD10可以识别硬盘连接器40当前插入的硬盘的带宽类型。在CPLD10识别硬盘连接器40当前插入的硬盘的带宽类型的基础上，PCIe Switch芯片20通过调取并运行相应的分位，可以实现PCIe x16降级支持x4 E3硬盘、x8 E3硬盘，从而达到一块背板同时支持x4至x16 3种不同带宽类型的硬盘，并且可以提高CPU的PE接口的利用率，控制开发PCB数量，节省研发的人力、时间及后期维护投入，节省因不同PCBA BOM增加的经济投入。
本申请还提供了一种计算机设备，该计算机设备包括主板与背板。其中，主板主要包括CPU与BMC(Baseboard Management Controller，基板管理控制器)；背板主要包括：CPLD10、PCIe Switch芯片20、存储器30以及硬盘连接器40。
所述存储器30，用于存储不同带宽类型对应的分位；
所述硬盘连接器40，用于插接硬盘；
所述CPLD10，用于识别所述硬盘连接器40当前插入的所述硬盘的带宽类型；
所述PCIe Switch芯片20，用于连接主板中CPU的PE接口，接入PCIE x16信号线，从所述存储器30调取所述硬盘连接器40当前插入的所述硬盘的带宽类型对应的所述分位，并通过运行所述分位将所述PCIE x16信号线分配给所述硬盘连接器40插入的所述硬盘。
具体的，为了实现一块背板支持x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘三种带宽类型的硬盘，因此存储器30中存储有三种FW(Firmware，分位)，并且硬盘连接器40支持插入x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘三种硬盘。
其中，在一种具体的实施方式中，所述存储器30为EEPROM。所述硬盘连接器40为Genz 4C连接器。可以明白的是，存储器30还可以为其他类型的存储器30，硬盘连接器40还可以为其他类型的支持插入x4 E3硬盘、x8 E3硬盘以及x16 E3硬盘的硬盘连接器40。对此，本领域技术人员可以进行差异性设置。
PCIe Switch芯片20连接存储器30、硬盘连接器40，并连接主板上CPU的PE接口，从每个PE接口接入一组PCIE x16信号线。在所述CPLD10识别出所述硬盘连接器40当前插入的硬盘的带宽类型的基础上，PCIE Switch从存储器30中调取与硬盘连接器40当前插入的硬盘的带宽类型对应的分位，进而通过运行该分位，将接入的PCIE x16信号线分配给硬盘连接器40所插入的硬盘，供硬盘使用。
具体而言，当硬盘连接器40当前插入的是x4 E3硬盘时，CPLD识别出插入硬盘连接器40的E3硬盘类型，进而PCIe Switch芯片20从EEPROM中调取x4E3硬盘对应的分位，并将其写入PCIe Switch芯片20中。PCIe Switch芯片20运行分位，通过该分位的逻辑实现PCIex16降级，使背板支持x4 E3硬盘。并在x4 E3硬盘的个数为多个(包括两个)的情况下，多个x4 E3硬盘可共用一个PE接口。
例如，一组PCIE x16信号线的0～3的高速信号线供第一个x4 E3硬盘使用，该组PCIE x16信号线的4～7的高速信号线供第二个x4 E3硬盘使用，该组PCIE x16信号线的8～11的高速信号线供第三个x4 E3硬盘使用，该组PCIE x16信号线的12～15的高速信号线供第四个x4 E3硬盘。
当硬盘连接器40当前插入的是x8 E3硬盘时，CPLD识别出插入硬盘连接器40的E3硬盘类型，进而PCIe Switch芯片20从EEPROM中调取x8 E3硬盘对应的分位，并将其写入PCIe Switch芯片20中。PCIe Switch芯片20运行分位，通过该分位的逻辑使CPU的同一个PE接口支持两个x8 E3硬盘。
例如，一组PCIE x16信号线的0～7的高速信号线供第一个x8 E3硬盘使用，该组PCIE x16信号线的8～15的高速信号线供第二个x8 E3硬盘使用。
当插入硬盘连接器40当前插入的是x16 E3硬盘时，CPLD识别出插入硬盘连接器40的E3硬盘类型，进而PCIe Switch芯片20从EEPROM中调取x4 E3硬盘对应的分位，并将其写入PCIe Switch芯片20。PCIe Switch芯片20运行分位，通过该分位的逻辑实现使背板支持x16 E3硬盘。
在上述实施例的基础上，作为一种具体的实施方式，所述PCIe Switch芯片20连接CPU的两个所述PE接口，接入两组所述PCIE x16信号线。
具体而言，本实施例中PCIe Switch芯片20连接CPU的两个所述PE接口，接入两组所述PCIE x16信号线。PCIe Switch芯片20运行写入的分位，可分出4路PCIE x16连接给Genz 4C连接器。CPU剩余的PE接口可连接Riser转接卡以及其他SAS/SATA背板，以实现服务器多种搭配。
例如，参考图3所示，PCIe Switch芯片20所连接的CPU的PE接口为PE1与PE2，CPU的剩余PE接口：PE0、PE3以及PE4连接Riser转接卡(图3中所示RiserA与RiserB)、SAS/SATA背板(图3中所示SAS/SATA Backplane)。
进一步，在上述实施例的基础上，作为一种具体的实施方式，所述PCIe Switch芯片20在接收到所述主板根据所述CPLD10发送的带宽类型信息生成并下发的控制指令后，根据所述控制指令从所述存储器30调取所述硬盘连接器40当前插入的所述硬盘的带宽类型对应的所述分位。
也就是说，本实施例中，CPLD10在识别出硬盘连接器40当前插入的硬盘的带宽类型后，CPLD10进一步将带宽类型信息发送给主板，进而主板的BMC下发控制指令给PCIeSwitch芯片20。PCIe Switch芯片20接收到主板的BMC下发的控制指令后，根据该控制指令从存储器30中调取硬盘连接器40当前插入的硬盘的带宽类型对应的分位，并写入PCIeSwitch。
其中，所述CPLD10具体可通过I2C总线向所述主板发送所述带宽类型信息。
另外，所述PCIe Switch芯片20具体可通过I2C总线接收所述主板下发的所述控制指令，即主板通过I2C总线下发控制指令。
进一步，在上述实施例的基础上，作为一种具体的实施方式，所述CPLD10具体用于根据所述硬盘连接器40的各预设管脚的电平状态识别所述硬盘连接器40当前插入的硬盘的带宽类型。
具体而言，预设管脚可以包括第一预设管脚、第二预设管脚与第三预设管脚。如图3所示，图3中的PRSNT0_N表示第一预设管脚，PRSNT1_N表示第二预设管脚，PRSNT2_N表示第三预设管脚。
当硬盘连接器40当前插入的是x4 E3硬盘时，此时第一预设管脚为低电平，第二预设管脚与第三预设管脚均为高电平。由此当CPLD10检测到第一预设管脚为低电平，第二预设管脚与第三预设管脚均为高电平时，CPLD10即可确定硬盘连接器40当前插入的是x4 E3硬盘。
当硬盘连接器40当前插入的是x8 E3硬盘时，此时第一预设管脚与第二预设管脚均为低电平，第三预设管脚为高电平。由此当CPLD10检测到第一预设管脚与第二预设管脚均为低电平，第三预设管脚为高电平时，CPLD10即可确定硬盘连接器40当前插入的是x8 E3硬盘。
当硬盘连接器40当前插入的是x16 E3硬盘时，此时第一预设管脚与第三预设管脚均为高电平。由此当CPLD10检测到第一预设管脚与第三预设管脚均为高电平时，CPLD10即可确定硬盘连接器40当前插入的是x16E3硬盘。
可以明白的是，除上述预设管脚与硬盘连接器40当前插入的硬盘的带宽类型的对应关系外，还可以设置为其他的对应关系，对此，本申请不做唯一限定，根据实际情况进行相适应的设置即可。
进一步，在上述实施例的基础上，作为一种具体的实施方式，所述CPLD10还用于接收所述主板发送的VPP信号进行背板点灯。
本申请所提供的计算机设备，其背板增设有PCIe Switch芯片、与存储器，并由存储器存储不同带宽类型对应的分位。CPLD可以识别硬盘连接器当前插入的硬盘的带宽类型。在CPLD识别硬盘连接器当前插入的硬盘的带宽类型的基础上，PCIe Switch芯片通过调取并运行相应的分位，可以实现PCIe x16降级支持x4 E3硬盘、x8 E3硬盘，从而达到一块背板同时支持x4至x16 3种不同带宽类型的硬盘，并且可以提高CPU的PE接口的利用率，控制开发PCB数量，节省研发的人力、时间及后期维护投入，节省因不同PCBA、BOM增加的经济投入。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置、设备以及计算机可读存储介质而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围。

Claims (10)

1.一种背板，其特征在于，包括：
CPLD、PCIe Switch芯片、存储器以及硬盘连接器；
所述存储器，用于存储不同带宽类型对应的分位；
所述硬盘连接器，用于插接硬盘；
所述CPLD，用于识别所述硬盘连接器当前插入的所述硬盘的带宽类型；
所述PCIe Switch芯片，用于连接CPU的PE接口，接入PCIE x16信号线，从所述存储器调取所述硬盘连接器当前插入的硬盘的带宽类型对应的所述分位，并通过运行所述分位将所述PCIE x16信号线分配给所述硬盘连接器当前插入的所述硬盘。
2.根据权利要求1所述的背板，其特征在于，所述PCIe Switch芯片连接所述CPU的两个所述PE接口，接入两组所述PCIE x16信号线。
3.根据权利要求1所述的背板，其特征在于，所述PCIe Switch芯片在接收到主板根据所述CPLD发送的带宽类型信息生成并下发的控制指令后，根据所述控制指令从所述存储器调取所述硬盘连接器当前插入的所述硬盘的带宽类型对应的所述分位。
4.根据权利要求3所述的背板，其特征在于，所述CPLD通过I2C总线向所述主板发送所述带宽类型信息。
5.根据权利要求3所述的背板，其特征在于，所述PCIe Switch芯片通过I2C总线接收所述主板下发的所述控制指令。
6.根据权利要求1所述的背板，其特征在于，所述存储器为EEPROM。
7.根据权利要求1所述的背板，其特征在于，所述硬盘连接器为Genz 4C连接器。
8.根据权利要求1所述的背板，其特征在于，所述CPLD具体用于根据所述硬盘连接器的各预设管脚的电平状态识别所述硬盘连接器当前插入的硬盘的带宽类型。
9.根据权利要求1所述的背板，其特征在于，所述CPLD还用于接收主板发送的VPP信号进行背板点灯。
10.一种计算机设备，其特征在于，包括主板以及如权利要求1至9任一项所述的背板。
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