JP6549327B2 - ルーティングアセンブリ及びそれを使用するシステム - Google Patents

Description

関連出願の参照
本出願は、２０１６年１月１１日に出願された米国仮特許出願第６２／２７７，２７５号の優先権を主張する。

本開示は、概して、高速信号を低損失でチップパッケージのチップ又はプロセッサからバックプレーン及び入力／出力（Ｉ／Ｏ）コネクタに伝送する際の使用に好適な高速データ伝送システムに関し、より具体的には、電子デバイスのハウジング内に適合し、かつチップ／プロセッサから外部コネクタのアレイに直接導く複数のデータ伝送チャネルを提供するように構築された統合コネクタインターフェースチップパッケージルーティングアセンブリに関する。

ルータ、サーバ、スイッチなど電子デバイスは、多くのエンドユーザーデバイスでの音声及びビデオストリーミングの帯域幅及び配信の高まるニーズに対応するために、高いデータ伝送速度でデータを伝送する必要がある。チップは、これらのルータ、スイッチ、及び他のデバイスの心臓部である。これらのチップは、ＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ（フィールドプログラマブルゲートアレイ）などのようなプロセッサを一般に含み、これらのチップは、導電性はんだバンプ又は他の都合がよい接続を介して基板（パッケージを作成する）に一般に接続されるダイを有する。パッケージは、基板を通ってはんだボールまで延在するマイクロビア又はメッキスルーホールを含んでもよい。これらのはんだボールは、パッケージがマザーボードに取り付けられたボールグリッドアレイを備える。マザーボードは、高速データ信号の伝送用の差分信号ペア、差分信号ペアに関連する接地経路、及び電源、クロック及び論理信号、並びに他の構成要素向けの様々な低速伝送路を含む、伝送路を定めるその内部に形成された多数のトレースを含む。これらのトレースは、外部コネクタが１つ以上の外部プラグコネクタとチップ部材との間の接続を提供するために接続される、デバイスのＩ／ＯコネクタにＡＳＩＣからルーティングされるトレースを含む。他のトレースは、ＡＳＩＣから、デバイスがネットワークサーバなどのような全体システムに接続されることを許容するバックプレーンコネクタにルーティングされる。

これらの導電性トレースは、したがって、マザーボードの一部として伝送線を形成し、チップ部材とコネクタとの間に延在して１つ以上の外部プラグコネクタとチップ部材との間の接続を提供することを提供する。回路基板は通常、安価なＦＲ４として知られる材料から形成される。ＦＲ４は安価であるものの、約６Ｇｂｐｓ以上の速度でデータを伝送する高速信号伝送路において損失を助長することが知られている。これらの損失は、速度が増加するにつれて増加するため、約１０Ｇｂｐｓ以上の高速データ伝送用途では、ＦＲ４は望ましい材料ではなくなる。この悪化は、約６Ｇｂｐｓ（又はＮＲＺエンコーディングを使用する３ＧＨｚ）にて始まり、データ速度が増加するにつれて増加する。かかるトレースをＦＲ４で使用するためには、設計者は、増幅器及びイコライザを使用する必要があり得るが、これにより、デバイスの最終コストが増加する。

かかる損失を軽減する、メガトロンなどの回路基板のカスタム材料を使用できるが、これらの材料の価格は回路基板の、また結果的にそれらが使用される電子デバイスのコストを実質的に増加させる。加えて、トレースが信号伝送線を形成するために使用されるとき、伝送線の全長は、動作中に問題が生じる閾値長さを超え得る。これらの長さは、１０インチ及びより長い長さに達し得、反射及びノイズ問題並びに追加の損失を生じさせ得る、屈曲及び回転を含み得る。損失は時として、増幅器、中継器、及び等化器の使用によって補正され得るが、これらの要素は、回路基板を製造するコストを増加させる。しかしながら、そのようにすることは、これらの増幅器及び中継器を収容するために追加の基板空間が必要とされるため、設計を複雑にする。加えて、かかる伝送線のトレースのルーティングは、複数の回転を必要とし得る。これらの回転及び終端で生じる変化は、それによって伝送される信号の完全性に影響を及ぼす。これらのカスタム回路基板材料は、したがって、ケーブル伝送線よりも１０Ｇｈｚ超える周波数でより損失を引き起こす。その結果、伝送線トレースを介して一貫したインピーダンス及び低信号損失を達成する方法で伝送線トレースをルーティングすることが困難になる。

したがって、高速用途に必要なクロストーク及び損失要件を満たすように回路基板及びバックプレーンで信号伝送路を十分に設計することは困難になる。したがって、ある特定の個人は、回路基板上でトレースを使用することなく高速データ信号（２０Ｇｂｐｓ超）を伝送するための伝送線を提供する、統合された高速のコネクタインターフェースチップパッケージルーティングアセンブリの真価を認めることになる。

ルーティングアセンブリは、前プレート及びトレイを有するフレームを含む全体Ｌ字形状構成を有し、前プレート及びトレイの両方が絶縁性又は導電性の材料で形成され得、前プレートが垂直に延在する一方で、トレイは、水平に延在する。フレームは、トレイの一端に配設された一対の支持アームを更に含み得る。支持アームは、前プレート上に装着され、トレイを構造的に支持し得る。前プレートは、複数のコネクタポートを含み、複数の第１のコネクタは、コネクタポート内に位置付けられる。ケーブルは、複数の第１のコネクタに終端される第１の端を有して延在し、ルーティング構成でトレイによって支持される。ケーブルの第２の端は、トレイから延在し、第２のコネクタに終端される。第２のコネクタは、チップパッケージと第１のコネクタとの間で高速信号トレースをルーティングするために回路基板を使用することを実質的に回避するように、回路基板及び／又はチップパッケージ（又は隣接するかかるチップパッケージ）に接続されるように構成されている。第１のコネクタ、フレーム、ケーブル、及び第２のコネクタは、単一部品としてルーティングアセンブリに統合され、そのため、アセンブリは、電子デバイスに単一部品として容易に挿入され得る。

構成の自由度を提供するために、トレイは、ホストデバイスのマザーボードの上又は下のいずれか一方に位置付けられ得る。トレイは、チップパッケージと整列する開口部を含み得る。第２のコネクタが低背型コネクタである場合、第２のコネクタとチップパッケージ内のプロセッサを支持する構造との間の接続は、スペース要件を最小にするように実質的に開口部内にあるように構成され得る。

ルーティングアセンブリは、好ましくは、チップパッケージからコネクタポートに差動信号を伝送するためにツイナックスの種類のケーブルを利用する。ケーブルは、チップパッケージに向かってその伸長にある程度自由であり、クリップなどを介してトレイに固定され得るか、又はそれらは、トレイの前端からチップ受容開口部まで延在するトレイの本体内に埋め込まれるか若しくは被包され得、チップ受容開口部でケーブルの導体が、チップパッケージと関連付けられた対応する対向コネクタと嵌合することになるコネクタに終端される。トレイの本体内へのケーブルの埋め込みは、ツイナックスケーブルを組み立て中の損傷から保護する。

第２のコネクタは、トレイに対して横断する嵌合方向を有するように構成され得、第２のコネクタの列が、第２のコネクタの列の上に位置して適合するように、プラグアンドプレイ態様を有し得る。好ましくは第２のコネクタは、それらがマザーボード及び／又はチップパッケージ上で対向するコネクタとの係合を操作され得るためにトレイによって柔軟に支持される。

コネクタポートの積層は、コネクタポートの後方に垂直空間を提供し、これは、チップパッケージに直接接触され得るより大きな熱伝達部材を収容し得、これにより、熱的な問題を潜在的に改善する。当然ながら、ケーブルの使用は、従来の構造に比べて損失を大幅に低減する。加えて、全体構造は、スイッチ又はサーバ内に容易に位置付けられ得るシステムを提供し、これにより、設置を改善する。これら及び他の特徴、並びに利点は、以下の詳細な説明を考慮することにより明快に理解できるであろう。

本開示は、添付図面において、一例として図解され、限定するものではなく、図面中、同様の参照番号は、類似の要素を示す。

マザーボード上に位置するチップパッケージを有する先行技術の電子デバイスの内部の斜視図である。 回路基板が、チップパッケージとデバイスの外部コネクタインターフェースとの間で信号伝送チャネルをルーティングするためにどのように使用されるかを例示する、図１の電子デバイスの概略断面図である。 ルーティングアセンブリの一実施形態の斜視図である。 ケーブルが、チップパッケージ基板とアセンブリの外部コネクタインターフェースとの間で信号をルーティングするためにトレイ内にどのように埋め込まれ得るかを例示する、図２のルーティングアセンブリの概略断面図である。 マザーボードの下に位置するルーティングアセンブリの一実施形態の斜視図であり、チップパッケージがその上に位置するヒートシンクを有する。 図３に図示される実施形態の別の斜視図である。 トレイ内に形成された開口部を有するルーティングアセンブリの一実施形態の斜視図である。 図４に図示される開口部の拡大図であり、開口部内に位置付けられたチップパッケージを含む。 図２のルーティングアセンブリの上面図であり、トレイの上面の一部分が、内部のケーブルのルーティングを例示するために除去されている。 図５のチップパッケージ開口部の拡大斜視図である。 図５のルーティングアセンブリの斜視図であり、チップパッケージが除去されているが、トレイの上部分が除去されていない。 第２のコネクタ及び対応するチップパッケージの配置を例示するルーティングアセンブリチップパッケージ開口部の拡大図である。 マザーボードの下に位置するルーティングアセンブリの一実施形態の斜視図である。 図７に図示される実施形態の別の斜視図である。 図８に図示されるルーティングアセンブリの概略断面図である。 チップパッケージに接続する際の使用に好適な第２のコネクタの一実施形態の斜視図である。 ルーティングアセンブリの一実施形態と嵌合するための位置にあるマザーボード及びチップパッケージの側面図である。 図９に図示される実施形態の側面図であるが、トレイ上のマザーボード位置及び想像線で示されるルーティングアセンブリフレームの側部支持部材を有する。 トレイがマザーボードの下に位置するときにチップパッケージに接続されたルーティングアセンブリの一実施形態の断面概略図である。 ルーティングアセンブリを通してルーティングする一部のコネクタ及び回路基板を通してルーティングする他のコネクタを有するシステムの一実施形態の斜視図である。

以下の発明を実施するための形態は、例示的な実施形態を説明するものであり、明示的に開示された組み合わせに限定することを意図しない。したがって、別途記載のない限り、本明細書で開示される特徴は、一緒に組み合わせて、簡潔さのために別途示されることがなかった、更なる組み合わせを形成することができる。

本開示は、このため、単一要素として電子デバイスのハウジング内に適合し、かつチップ又はプロセッサ（ＡＳＩＣ又はＦＰＧＡタイプの）から外部コネクタのアレイに直接導く複数データ伝送チャネルを提供するように構築される統合ルーティングアセンブリを対象とする。伝送チャネルは、ルーティングアセンブリ内に位置して固定されたケーブルの形式をとり、これによって、高速チャネルを、ホストデバイスのマザーボード上の高速トレースを経由してルーティングする必要がなくなる。

図１は、ルータ、スイッチなどのような従来の電子デバイス３０を例示し、これは、前壁３２及び対向する後壁３４を有するシート金属ハウジング３１を有する。デバイス３０は、関連するプロセッサ４０、電源４２及び追加の集積回路、コネクタ、コンデンサ、抵抗器などを含むチップパッケージ３８などの様々な電子部品を含むマザーボード３６をハウジング内で支持する。前壁３２は、一連の開口部３３を有し、これらは、第１のコネクタ４３と整列してデバイス３０のためのコネクタポートを画定する。典型的には、図１Ａに示されるように、第１のコネクタ４３のアレイは、マザーボード３６にその前端で装着され、コネクタ４３上かつマザーボード３６上に配置される、金属遮蔽ケージ４４又はアダプタフレーム内に封入される。同様に、一連の第２のコネクタ４６が、マザーボード３６の後縁に沿って装着され、ハウジング３１の後壁内の開口部と整列する。

図１のデバイスの既知の構造では、チップパッケージ３８は、チップパッケージ接点からマザーボード３６を通ってコネクタ４３、４６に延在する長尺導電性トレース４７を経由して第１のコネクタ及び第２のコネクタに接続される。一対の導電性トレース４７は、各差動信号伝送線を画定するために必要とされ、第３の導電性トレースは、信号伝送線の経路に従う、関連する接地を提供するために使用され得る。かかる信号伝達線はそれぞれ、マザーボードを介して又はマザーボード上でルーティングされ、かかるルーティングは、ある特定の欠点を有する。ＦＲ４は、回路基板に共通に使用され、残念ながら、５Ｇｈｚを超える周波数で損失が大きくなる。これらの信号伝送線トレース４７の回転、屈曲、交差は、通常、マザーボード上の伝送線をチップパッケージ接点からコネクタにルーティングするために必要とされる。トレースにおけるこれらの方向の変化は、信号反射及びノイズの問題、並びに付加的な損失を生じさせ得る。損失は、増幅器、中継器及び等化器の使用によって補正されることがあり得るが、これらの要素は、最終回路（マザー）基板の製造コストを増大させると共に、消費電力（及び動作コスト）を増大させ得る。かかる構成要素の使用は、かかる増幅器及び中継器を収容するために、追加の基板空間が必要とされることから、回路基板のレイアウトを複雑にし、この追加の基板空間は、デバイスに意図された大きさでは使用できない場合がある。低損失である回路基板のカスタム材料を使用できるが、これらの材料のコストは回路基板のコストを増加させ、また結果的にそれらが使用されるホストデバイスのコストを増加させる。なお更に、長さのある回路トレースは、それらを通る高速信号を駆動するために増大した電力が必要であり、そのように、それらのトレースが、「グリーン」（省エネ）デバイスを開発するための設計者の努力を妨害する。

これらの実際の欠点を克服するために、我々は、ホストデバイス５１の外部コネクタインターフェースを単一アセンブリ内に組み込む統合ルーティングアセンブリ５０を開発し、これは、コネクタインターフェースと、プロセッサ９０を含み、基板９１を含み得るチップパッケージ８８との間に延在する細長いケーブル６２の形式の高速差動対信号伝送線に対する支持を提供し、マザーボード５３上の高速ルーティングトレースの必要性を排除する。かかるアセンブリは、図２に５０で例示される。アセンブリ５０は、図２〜図８Ｂに示されるように、複数の第１のコネクタ５５及び第２のコネクタ５７及びそれらの関連するコネクタハウジング６０を予め選択されたアレイで収容する前部分を含み、これらは、互いに上下に積層される４つの水平列のコネクタハウジング６０として例示される。

コネクタハウジング６０は、コネクタポート５４、５６の形式のデバイス５０に対する外部コネクタインターフェースを画定し、各々かかるコネクタハウジング６０は、好ましくはレセプタクル様式の第１のコネクタ５５、５７を含む。一部の事例において、例示されるように、コネクタポート５６は、ホストデバイス５１の正面に沿ってハウジング６０内に配置されたＩ／Ｏコネクタポートであり得るが、コネクタポートの位置及びタイプは、別途記されない限り限定されるように意図されない。

認められ得るように、コネクタ５５、５７は、図２のように統合された形で水平列に配置され得、コネクタハウジング６０及び関連するヒートシンク６１が、コネクタハウジング６０の外側上に形成されたボス６０ａを通って延在する、ねじなどの締結具を介して、それらの水平伸長及び支持基板５８間の垂直配置に保持される。かかる構成は、２つの側部支持体６８間の幅方向に延在する面板７０（図３）を容易に収容し得、面板７０及び側部支持体６８が、フレーム６６を協調して形成する。側部支持体６８は、トレイ７５を片持ち様式で支持することを助ける、後方に延在するチャネル７２ａ、７２ｂを有する。フレーム６６及びトレイ７５は、ルーティングアセンブリ７４を画定する。図示のように、ルーティングアセンブリ７４は、内部に支持され、かつハウジング内に挿入され得る、実質的にＬ字形状構成を有する。図示された構成が、鋳造構造様式を介して形成されたコネクタハウジング６０の使用に基づくことが留意されるべきである。代替的に、既知のように、コネクタハウジングは、所望される構造様式で形成される金属シートから形成され得、典型的には、所望の構造を形成するために共に絡み合う複数部品を有する。コネクタハウジングを形成するための金属シートの使用と鋳造との対比は、周知であり、したがって更なる論述は、本明細書に必要とされない。

トレイ７５は、図４に示されるように、略平面であり、所定の厚さを有し、絶縁性及び／又は導電性の材料で形成され得る。認められ得るように、導電性材料は、追加の遮蔽体を提供し得、したがって、ある特定の用途に所望され得る。図示されたトレイ７５は、そこに形成されたトレイ開口部７６を有し、これは、トレイ７５の内側に位置するように図に示される。トレイ開口部７６は、２つの別個の形状を有するように図に示され、各開口部は、４つの縁８０ａ〜ｄによる構成で正方形若しくは矩形であり得る中心位置７８を有するか、又は図４及び図４Ａに例示されるように円形構成を有し得、トレイ開口部７６は、開口部中心位置７８と連通する４つの翼部７９ａ〜７９ｄを含み、これらは、トレイ開口部７６の４つの縁８０ａ〜８０ｄを組み込む。当然ながら、トレイ７５がチップパッケージを越えて延在せず、それ故にチップパッケージを完全に封入する変形例について、トレイ開口部７６は、トレイ７５内のノッチで置き換えられてもよく、又は単にトレイ７５の端部であってもよい。

コネクタポート５４、５６のＮ行Ｍ列のアレイ（Ｎ及びＭの両方は、２以上であり得る）内に位置付けられるコネクタ５５、５７は、詳細に示されないが、送信チャネル構成及び受信チャネル構成に配置されてプラグ様式を有する対向するコネクタと嵌合する、信号及び接地端子を有する任意の所望されるレセプタクルタイプであり得る。例えば、ＳＦＰ様式、ＱＳＦＰ様式、ＣＦＰ様式コネクタは単に、多くの可能な選択肢の数例であり、コネクタ５５、５７は、特定様式のコネクタに限定されることを意図されない。単一列のコネクタ５７が所望される場合に提供され得ることが留意されるべきである。ケーブル６２は、ケーブル６２の第１の端８２で各コネクタ５５、５７の端子に直接終端され、低速配線６３（論理、クロック、電力及び他の回路に使用され得る）に隣接しているように図４、図７、及び図８に見ることができる。ケーブル６２は、好ましくは、誘電体被覆によって囲まれる所望の空間内で一対の信号導体を含み、伝送線を形成するように、関連するドレイン配線及び／又は絶縁性の外側ジャケット内に封入される外側導電性被覆を含み得る。ケーブル６２は、信号導体の規則的な幾何学形状を、それらがチップパッケージ８８からコネクタ５５、５７まで交差するように、その長さにわたって維持することを助ける。この幾何学形状がその長さにわたって規則的に保たれるため、ケーブル６２は、伝送線内に問題を含む信号反射又はインピーダンス不連続性をもたらすことなく、その経路内で容易に回転若しくは屈曲又は交差され得る。

ケーブル６２及び低速配線６３の両方は、その第１の端８２でコネクタ５５、５７に直接終端される。これは、マザーボード５３との直接接続を排除することを可能にし、受容可能な空気流を依然として提供し、かつコネクタ回路基板実装インターフェースで通常発生するインピーダンス不連続性を回避しつつ、積層が容易であり得る構造を可能にする。ケーブル６２は、コネクタハウジング６０の後方で列内に配置されるように例示される。ケーブル６２は、図８Ａ、図９及び図９Ａに最良に示されるように列内に配置され、下位コネクタハウジング列のケーブル６２及び低速配線６３が、最上位コネクタハウジング列の内方に配置される。これは、コネクタ５５、５７からトレイ７５までのケーブル６２の整然とした配置を促進する。図示されたアセンブリ５０（図９及び図９Ａ）において、コネクタ５４、５６及びコネクタポート５５、５７の上３列と関連付けられたケーブル６２は、トレイ７５のレベルに対して下方、かつその前端で基板内に延在する略Ｓ字形状構成を有するように見られ、一方で最下位の列内のケーブルは、ほとんど水平にトレイ７５内に延在する。

ケーブル６２は、コネクタ５５、５７からトレイ７５に向かって延在する第１の端８２を有するように図５に例示される。ケーブル６２の第２の端８４は、例示されるようにトレイ開口部７６内に延在し、それらは、チップパッケージ８８と嵌合することになるコネクタ８６に終端される。コネクタ８６は、基板９１（後述されるコネクタ９５など）上若しくはこれに隣接して装着されたコネクタに接続するように構成され得るか、又は基板９１（又は基板に隣接する支持マザーボード）上に直接押し込まれるように構成され得る。ケーブル６２の第２の端８４は、トレイ７５を出てトレイ開口部７６に入る。一実施形態では、チップパッケージ８８は、マザーボード５３上に配設され、チップパッケージ８８は、レセプタクル様式コネクタ９５の形式の複数の接点を含み、これらは、好ましくは、ケーブルの第２の端８４でコネクタ８６と嵌合することを可能にするように、その外周の周囲に配置され、トレイ開口部７６と整列する。別の態様では、チップパッケージ８８は、ルーティングアセンブリ７４全体の一部として含まれ得る。（図２及び図２Ａ）。

トレイ７５が、図４Ａ〜図６に図示されるように、回路基板の上に位置付けられ得ることが留意されるべきである。代替的に、図７〜図１０に示されるように、トレイ７５は、マザーボード５３の下に位置付けられ得る。かかる構成において、図３及び図３Ａに示されるように、マザーボード５３の上のエリアは、プロセッサ９０の外周よりも大きい外周を有するヒートスプレッダ及び／又はヒートシンクを含み得る熱伝達部材９３を自由に収容し、これは、トレイ７５内へのケーブル６２の統合が、他の用途のためにトレイ７５の上の空間を、全てではないが、ほとんど解放することによる。

ケーブル６２（及び低速配線６４）は、それらを定位置に適切に保持する様々な方式でトレイ７５の一部として位置付けられ得、そこからそれらは、例えば、トレイ７５の先端縁８３に沿って、ルーティングアセンブリ７４内に入り、それらは、トレイ７５を出てトレイ開口部７６に入る。ケーブル６２は、ケーブル６２をトレイ７５内に封入することによって、トレイ７５内に収容され得る。ケーブル６２の本体部分は、好ましくは、２つがルーティングアセンブリ７４内に提供され得る統合部を形成するように、トレイ７５によって完全に囲まれる。ケーブル６２の１つのルーティングパターンが、図５に例示され、トレイ７５の上部は、ケーブル６２が敷設される経路を明瞭に示すために除去されている。

ケーブル６２は、トレイ７５の形成前に、その第２の端８４で上記のコネクタ８６に終端され得る。ケーブル６２の第１の端がケーブル直接コネクタ５５の端子に直接終端されるため、第２のコネクタ８６は、ケーブル６２が、チップパッケージ８８に直接接続されることを許容し、これによって、ルーティング支持としてのマザーボード５３を完全にバイパスする。トレイ７５がマザーボード５３の上に位置する事例において、コネクタ８６は、チップパッケージ８８の周囲に位置付けられ、トレイ開口部７６の縁に沿って好ましくは配置される。又は、図７〜図１０に示されるように、コネクタ８６は、チップパッケージ８８と下から嵌合するように構成されてもよく、かかる構成が、ある特定の状況では好ましい場合があることが理解される。

かかる事例において、ルーティングアセンブリ７４は、ホストデバイスハウジング内に挿入されてもよく、マザーボード５３は、スタンドオフ９２などによってマザーボードからかつその下に離間され得る、トレイ７５上でデバイス５１のハウジング内に配置される。図６は、プロセッサ９０に対する（又は代替的に、図１０に示されるように、基板９１を支持するマザーボード５３との）接続を提供すべく、基板９１と接触させるように、トレイ開口部７６内で基板９１に向かって面するコネクタ８６及び関連するハウジング８７を例示する。当然ながら、類似構成が、マザーボード５３の下に位置付けられたトレイ７５に対して下に提供され得る。コネクタハウジング８７は、単一対の信号導体と同程度に少ない数を収容するチクレットの形式をとり得る。認められ得るように、コネクタハウジング８７は、マザーボード５３又は基板９１上のレセプタクルコネクタ９５と容易に嵌合し得る。加えて、ケーブル６２がトレイの定位置に固定され、そのためケーブル６２がコネクタ８６に終端する前にトレイ７５の外に短距離のみ延在する場合、構造はまた、コネクタ８６がマザーボード又はチップパッケージ８８（及び任意の対応する嵌合レセプタクルコネクタ）と適切に整列することを確実にする助けになり、この配置は、組み立てを非常に容易にし得る。コネクタ８６及び嵌合レセプタクルコネクタは、トレイ開口部７６内に適合するように低背型で提供され得、潜在的にトレイ開口部７６の外側に突出しないことになり、したがって、ルーティングアセンブリ７４のスペース要件を最小にする。認められ得るように、ケーブルは、少なくとも２つの方向から開口部内に延在し、好ましくは、トレイの複数縁から延在することになる。

かかる構造は、図８Ａ及び図１０の断面図に概略的に示され、基板コネクタ９５は、マザーボード５３を通って延在する導電ビア９６と接触して基板９１と接続した状態で示される。認められ得るように、ＢＧＡ構造が、基板９１をマザーボード５３に取り付け得る。ケーブル６２の第２の端８４及びそれらの対応するコネクタ８６が、デバイス５１の高さを不必要に増加させないために、トレイ開口部７６の容積内に収容され得ることを見ることができる。認められ得るように、図示されたコネクタ８６は、トレイに対して横断する嵌合方向を有する。

図１１は、本開示のルーティングアセンブリ１００の別の実施形態を例示し、コネクタポート１０２が、マザーボード１０４上に位置し、コネクタ１０７が、前面１１０に沿うように所望される。コネクタポート１０２は、それらの遮蔽ケージ１０３内で２つの水平列内に配置され、かつ定位置にチップパッケージ１０６を有するマザーボード１０４上に位置する。ルーティングアセンブリ１００は、アセンブリが、既存のコネクタポート１０２上に配置され、かつ一組のコネクタポートに対してルーティングアセンブリ１００のケーブル６２の高速利点を利用することを可能にする高さでフレーム内に保持される２列のコネクタポート１０７を有する。本構造は、回路基板に接続されたコネクタポートと、ケーブルを介してチップパッケージに接続されたコネクタポートとの組み合わせを可能にすることになり、したがって、システムアーキテクチャに柔軟性を提供する。図示された実施形態は、回路基板上に装着された２列のコネクタポートと、ルーティングアセンブリによって提供された２列のコネクタポートと、を含むシステムを例示するが、代替的な実施形態は、システムの必要性に応じて、１列の各タイプを有してもよく、又は列の数を変更してもよい。

本明細書で提供される開示は、その好ましい例示的な実施形態の観点で特徴を説明している。添付の請求項の範囲及び趣旨の範囲内で、数多くの他の実施形態、修正、及び変形が、本開示の検討から当業者に想起されるであろう。

Claims (15)

1. ルーティングアセンブリであって、
   Ｎ行Ｍ列のアレイの複数のポートを画定する前面を有するフレームであって、Ｎ及びＭの両方が少なくとも２である、フレームと、
   該フレームから延在するトレイと、
   前記複数のポート内に位置付けられた複数の第１のコネクタと、
   該複数の第１のコネクタに接続された第１の端及びトレイから延在する第２の端を有する複数のケーブルであって、該複数のケーブルの一部分が所定の構成で前記トレイを通って延在し、前記複数のケーブルのうちの少なくともいくつかが前記トレイ内で屈曲を有する、複数のケーブルと、
   前記第２の端上に装着された複数の第２のコネクタであって、前記トレイに対して横断する嵌合方向を有する、複数の第２のコネクタと、を備え、前記複数のケーブルが、回路基板をバイパスしている間、信号が前記第１のコネクタと前記第２のコネクタとの間を通過することを可能にするように構成されている、ルーティングアセンブリ。
2. 前記フレームが、前記トレイを支持する側部支持体を含む、請求項１に記載のルーティングアセンブリ。
3. 前記トレイが、導電性材料から形成されている、請求項２に記載のルーティングアセンブリ。
4. 前記複数のケーブルが、所定の構成で前記トレイ内に固定可能に埋め込まれている、請求項１に記載のルーティングアセンブリ。
5. ルーティングアセンブリであって、
   Ｎ行Ｍ列のアレイの複数のポートを画定する前面を有するフレームであって、Ｎ及びＭの両方が少なくとも２である、フレームと、
   該フレームから延在するトレイと、
   前記複数のポート内に位置付けられた複数の第１のコネクタと、
   該複数の第１のコネクタに接続された第１の端及びトレイから延在する第２の端を有する複数のケーブルであって、該複数のケーブルの一部分が所定の構成で前記トレイを通って延在する、複数のケーブルと、
   前記第２の端上に装着された複数の第２のコネクタであって、前記トレイに対して横断する嵌合方向を有する、複数の第２のコネクタと、を備え、前記複数のケーブルは、回路基板をバイパスしている間、信号が前記第１のコネクタと前記第２のコネクタとの間を通過することを可能にするように構成されており、前記トレイが、内部開口部を含み、ケーブルが、少なくとも２つの異なる方向から前記内部開口部内に延在している、ルーティングアセンブリ。
6. 前記第２のコネクタが、前記内部開口部の２つの異なる側部上にある２つの列内に嵌合するように構成されている、請求項５に記載のルーティングアセンブリ。
7. システムであって、
   前側部を有するボックスと、
   該ボックス内に位置付けられたマザーボードであって、チップパッケージを支持する、マザーボードと、
   前記ボックス内に位置付けられたルーティングアセンブリであって、該ルーティングアセンブリが、コネクタポートの第１の列を画定する前面を含み、該前面が、前記前側部に位置付けられており、前記ルーティングアセンブリが、前記前面から延在するトレイを含み、該トレイが、前記チップパッケージの近くに縁を有する、ルーティングアセンブリと、
   前記コネクタポート内に位置付けられた複数の第１のコネクタと、
   前記トレイ内に埋め込まれた複数のケーブルであって、該ケーブルの各々が、前記複数の第１のコネクタのうちの１つに終端された第１の端と、前記縁を越えて延在する第２の端とを有する、複数のケーブルと、
   前記チップパッケージ及び縁に隣接する複数の第２のコネクタであって、前記チップパッケージに電気的に接続されている、複数の第２のコネクタと、
   前記第２の端に終端されており、前記チップパッケージに隣接して位置付けられた複数の第３のコネクタであって、前記マザーボードを通って進むことを実質的に回避する信号経路を前記第１のコネクタと前記第２のコネクタとの間に提供するように、前記第２のコネクタに嵌合されている、複数の第３のコネクタと、を備える、システム。
8. 前記トレイが、前記前面から片持ち様式で延在している、請求項７に記載のシステム。
9. 前記トレイが、前記マザーボードの下に位置付けられている、請求項７に記載のシステム。
10. 前記トレイが、前記マザーボードの上に位置付けられている、請求項７に記載のシステム。
11. 前記マザーボードが、複数の第４のコネクタが内部に位置付けられたコネクタポートの第２の列を支持し、前記第４のコネクタが、前記マザーボードに電気的に接続されており、前記第１のコネクタが、前記ケーブルを介して前記チップパッケージと通信し、前記第４のコネクタが、前記マザーボード内のトレースを介して通信する、請求項７に記載のシステム。
12. 前記複数のケーブルが、前記チップパッケージの２つの側部上に前記第３のコネクタを位置付ける予め構成された配置にある、請求項７に記載のシステム。
13. 前記トレイが、導電性材料から形成されている、請求項７に記載のシステム。
14. 前記Ｎ行Ｍ列のアレイが、少なくとも２列のコネクタを提供し、前記列のうちの１つのコネクタからのケーブルが、トレイに入る前にある距離延在する、請求項１に記載のルーティングアセンブリ。
15. 前記フレームが、少なくとも３列のコネクタを提供する、請求項１４に記載のルーティングアセンブリ。

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