KR102236739B1 - 반도체 패키지 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 이를 포함하는 반도체 시스템에 관한 것으로, 핀을 서로 공유하는 듀얼 다이 패키지(DDP; Dual Die Package)에서 트레이닝 정확도를 향상시키기 위한 기술이다. 이러한 본 발명은 제 1다이, 제 1다이와 인접하게 배치되어 제 1다이와 어드레스를 공유하는 제 2다이, 제 1다이에 구비되어 어드레스를 입력받는 제 1어드레스 핀 및 제 2다이에 구비되어 어드레스를 입력받는 제 2어드레스 핀을 포함하고, 제 1다이와 제 2다이는 어드레스에 대응하는 데이터를 출력하고, 컨트롤러로부터 인가되는 지연신호에 따라 제 1다이와 제 2다이의 어드레스의 타이밍이 얼라인된다.

Description

반도체 패키지 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR PACKAGE AND SYSTEM HAVING THE SAME}
본 발명은 반도체 패키지 및 이를 포함하는 반도체 시스템에 관한 것으로, 핀을 서로 공유하는 듀얼 다이 패키지(DDP; Dual Die Package)에서 트레이닝 정확도를 향상시키기 위한 기술이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
반도체 소자는 전력을 적게 소모하기 위한 방향으로 설계되고 있으며, 데이터 패턴 정보신호를 스펙(SPEC.)으로 정하여 사용하고 있다.
특히, 고속 동작용 메모리(예를 들어, Graphics Double Data Rate version 5, GDDR5)는 외부 클록의 라이징 에지는 물론 폴링 에지에도 어드레스를 입력받을 수 있도록 설계되고 있다. 한 주기에 두 번 어드레스를 입력받을 수 있으므로 종래의 반도체 메모리 장치보다 어드레스 핀 수가 줄어들고 여분의 핀들은 전원 전압 혹은 접지 전압과 연결함으로써 반도체 메모리 장치의 동작 속도를 증가시킬 수 있다.
한편, 동적 램(Dynamic Random Access Memory : DRAM)과 같은 반도체 메모리 장치는 단일 면적에서 더욱 큰 용량을 얻기 위해 다수 개의 반도체 칩(또는 다이)을 스택(stack)하여 패키징한다.
여기서, 하나의 반도체 칩만이 패키징된 반도체 메모리 장치를 싱글 다이 패키지(Single Die Package : SDP)라 한다. 그리고, 두 개의 반도체 칩이 스택 패키징 된 반도체 메모리 장치를 듀얼 다이 패키지(Dual Die Package : DDP)라 한다. 또한, 네 개의 반도체 칩이 스택 패키징 된 반도체 메모리 장치를 쿼드 다이 패키지(Quad Die Package : QDP)라 한다.
반도체 장치에서는 어드레스 셋업/홀드 타임을 최적화시키기 위해 어드레스 타이밍을 변경하는 어드레스 트레이닝 동작을 수행한다.
반도체 장치의 동작 속도가 빨라지고 클럭의 주기가 짧아지면서 컨트롤러가 메모리 장치에 인가하는 각종 커맨드와 어드레스, 데이터 간의 동작 타이밍을 맞추는 것이 동작의 안정성 및 정확성을 높이기 위한 매우 중요한 요소가 되었다.
특히, 매우 빠른 데이터의 입출력 속도가 요구되는 메모리 장치의 경우, 오류 방지를 위해서는 메모리 컨트롤러와 메모리 장치 간의 데이터 입출력 타이밍을 정확히 맞춰 주어야 한다.
그런데, 2개의 다이(Die)를 하나로 패키징하는 듀얼 다이 패키지(Dual Die Package : DDP)의 경우 두 개의 다이에서 칩 내/외부 환경, 즉, 각각 PVT(Process, Voltage, Temperature) 컨디션이 다르다.
즉, 듀얼 다이 패키지에서는 어드레스, 커맨드 핀을 두 개의 다이가 서로 공유하는데, 이에 따른 메모리 코어 영역은 다이 별로 각각 동작하게 된다. 따라서, 두 개의 다이는 PVT 조건에 따라 어드레스 셋업/홀드의 최적화 타이밍이 서로 달라 트레이닝 시간이 증가하고 정확도가 떨어지게 된다.
본 발명의 실시예는 어드레스, 커맨드 핀을 서로 공유하는 듀얼 다이 패키지(DDP; Dual Die Package)에서 트레이닝 정확도를 향상시킬 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 반도체 패키지는, 제 1다이; 제 1다이와 인접하게 배치되어 제 1다이와 어드레스를 공유하는 제 2다이; 제 1다이에 구비되어 어드레스를 입력받는 제 1어드레스 핀; 및 제 2다이에 구비되어 어드레스를 입력받는 제 2어드레스 핀을 포함하고, 제 1다이와 제 2다이는 어드레스에 대응하는 데이터를 출력하고, 컨트롤러로부터 인가되는 지연신호에 따라 제 1다이와 제 2다이의 어드레스의 타이밍이 얼라인되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 시스템은, 제 1다이와, 제 1다이와 인접하게 배치된 제 2다이를 포함하여 어드레스에 대응하는 데이터를 출력하고, 제 1다이와 제 2다이가 어드레스를 공유하는 반도체 패키지; 및 반도체 패키지에 어드레스를 출력하고, 데이터를 입력받아 제 1다이와 제 2다이의 어드레스 타이밍을 얼라인 시키기 위한 지연신호를 출력하는 컨트롤러를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 어드레스, 커맨드 핀을 서로 공유하는 듀얼 다이 패키지(DDP; Dual Die Package)에서 트레이닝 정확도를 향상시킬 수 있도록 하는 효과를 제공한다.
도 1 및 도 2는 듀얼 다이 패키지(DDP; Dual Die Package)에서 트레이닝 타이밍을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 반도체 패키지의 구성을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 트레이닝 방법을 설명하기 위한 흐름도.
도 5는 본 발명의 실시예에 따른 듀얼 다이 패키지(DDP)에서 트레이닝 타이밍을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요서들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 및 도 2는 듀얼 다이 패키지(DDP; Dual Die Package)에서 트레이닝 타이밍을 설명하기 위한 도면이다.
반도체 장치의 외부 어드레스 ADD는 외부 클록 HCLK의 라이징 에지와 폴링 에지에 동기되어 두 다이에 입력된다. 여기서, 외부 클록 HCLK은 외부 컨트롤러에서 입력되는 시스템 클록을 의미한다. 고속으로 동작하는 반도체 패키지와 컨트롤러가 어드레스 및 커맨드 신호를 송수신할 때에는 시스템 클록을 기준으로 사용하게 된다.
반도체 패키지의 두 다이는 외부로부터 인가되는 외부 어드레스 ADD를 트레이닝하여 도 1에서와 같이 셋업/홀드 타임을 맞추게 된다.
듀얼 다이 패키지 중 하나의 다이 LDIE에 입력되는 내부 어드레스 LDIE_ADD의 어드레스 타이밍을 변화(Sweep)시켜 셋업/홀드 타이밍을 조정한다. 그리고, 듀얼 다이 패키지 중 나머지 하나의 다이 RDIE에 입력되는 내부 어드레스 RDIE_ADD의 어드레스 타이밍을 변화(Sweep)시켜 셋업/홀드 타이밍을 조정한다.
그런데, 반도체 패키지의 두 다이는 칩 내/외부 환경, 즉, 각각 PVT(Process, Voltage, Temperature) 컨디션이 다르다. 이에 따라, 각 다이에서 트레이닝되는 내부 어드레스 LDIE_ADD, RDIE_ADD의 딜레이 타임이 미스매치(Mismatch) 될 수 있다.
이에 따라, 다이 LDIE의 해당 어드레스에 대응하여 출력되는 데이터 LDIE_DQout와, 다이 RDIE의 해당 어드레스에 대응하여 출력되는 데이터 RDIE_DQout가 서로 다른 타이밍에 출력될 수 있다.
이러한 경우, 도 2에서와 같이, 어드레스의 유효 구간 동안 각 다이의 출력 데이터 LDIE_DQout, RDIE_DQout가 패스 되는 타이밍이 서로 달라질 수 있다. 따라서, 도 2와 같은 경우 두 다이 LDIE, RDIE를 모두 만족시키는 어드레스 타이밍을 확보할 수 없다.
도 3은 본 발명의 실시예에 따른 반도체 패키지의 구성을 나타낸 도면이다.
본 발명의 실시예는 반도체 패키지(100)와, 반도체 패키지(100)를 제어하기 위한 컨트롤러를 포함한다. 여기서, 컨트롤러는 이미지를 전문적으로 처리하기 위한 그래픽 처리 장치(Graphic Processor Unit, GPU)(200)를 포함할 수 있다.
컨트롤러는 반도체 패키지(100)로부터 데이터를 받아서 처리한 후 그 결과를 반도체 패키지(100)로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있다.
이러한 컨트롤러는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다. 본 발명의 실시예에서는 컨트롤러가 그래픽 처리 장치(200)로 이루어지는 것을 일 예로 설명하기로 한다.
그리고, 반도체 패키지(100)는 제 1다이 LDIE와, 제 2다이 RDIE에 의해 공유되는(Shared) 어드레스 핀(110, 160)을 포함한다. 여기서, 제 1다이 LDIE와, 제 2다이 RDIE는 서로 인접하게 배치되며, 스택 형태로 배치되어 멀티 칩 패키지(MCP; Multi Chip Package) 형태로 이루어질 수도 있다.
제 1다이 LDIE와, 제 2다이 RDIE는 각각의 어드레스 핀(110, 160)을 통해 그래픽 처리 장치(200)로부터 하나의 어드레스 ADD를 입력받는다. 여기서, 반도체 패키지(100)는 제 1다이 LDIE와, 제 2다이 RDIE가 하나로 패키징 되어 듀얼 다이 패키지(Dual Die Package: DDP)로 이루어질 수 있다.
여기서, 제 1다이 LDIE와, 제 2다이 RDIE는 그래픽 처리 장치(200)와 통신을 수행하기 위해 복수의 데이터 패드를 구비한다. 이러한 제 1다이 LDIE는 지연부(120)와, 데이터 핀(130)을 포함한다. 그리고, 제 2다이 RDIE는 지연부(140) 및 데이터 핀(150)을 포함한다.
지연부(120)는 그래픽 처리 장치(200)로부터 지연신호 LDIE_D를 입력받아 제 1다이 LDIE의 어드레스 타이밍을 얼라인(Align) 시킨다. 그리고, 데이터 핀(130)은 지연부(120)에 의해 얼라인 된 어드레스와 매칭되는 데이터 DQ_L를 그래픽 처리 장치(200)로 출력한다. 그래픽 처리 장치(200)는 해당 어드레스 ADD와 대응하는 데이터 DQ_L를 입력받아 제 1다이 LDIE의 어드레스 오프셋 정보를 판단하게 된다.
또한, 지연부(140)는 그래픽 처리 장치(200)로부터 지연신호 RDIE_D를 입력받아 제 2다이 RDIE의 어드레스 타이밍을 얼라인(Align) 시킨다. 그리고, 데이터 핀(150)은 지연부(140)에 의해 얼라인 된 어드레스와 매칭되는 데이터 DQ_R를 그래픽 처리 장치(200)로 출력한다. 그래픽 처리 장치(200)는 해당 어드레스 ADD와 대응하는 데이터 DQ_R를 입력받아 제 2다이 RDIE의 어드레스 오프셋 정보를 판단하게 된다.
이와 같이, 본 발명의 실시예는 어드레스 트레이닝 동작 이전에 지연부(120, 140)에 따라 각 다이 LDIE, RDIE의 어드레스 지연 양이 서로 동일하도록 세팅하여 각 다이 LDIE, RDIE의 어드레스 타이밍을 얼라인시키도록 한다. 이러한 경우 각 다이 LDIE, RDIE를 모두 만족시키는 어드레스 타이밍을 확보할 수 있게 된다.
한편, 전술한 반도체 패키지(100)의 각 다이 LDIE, RDIE는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 용량성 메모리나, PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항성 메모리(Resistive Memory)나, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등의 소자들 중 적어도 하나로 구성될 수 있다.
이러한 구성을 갖는 본 발명의 실시예에서 그래픽 처리 장치(200)에 관한 동작 과정을 도 4의 흐름도를 참조하여 설명하면 다음과 같다.
반도체 패키지에 전원이 공급되어 동작이 시작될 때, 그래픽 처리 장치(200)는 반도체 패키지(100)의 각 다이 LDIE, RDIE에 하나의 외부 어드레스 ADD를 전송한다.
그리고, 각 다이 LDIE, RDIE는 그래픽 처리 장치(200)로부터 지연신호 LDIE_D, RDIE_D를 입력받아 클록 HCLK을 기준으로 어드레스 ADD를 시간 지연(Sweep)시킨다.(단계 S1)
이후에, 그래픽 처리 장치(200)는 반도체 패키지(100)로부터 인가된 데이터 DQ_L, DQ_R가 유효 구간 내에서 얼라인 되었는지를 판단하여 두 다이 LDIE, RDIE가 모두 패일 되었는지의 여부를 판단한다.(단계 S2)
만약, 두 다이 LDIE, RDIE가 모두 패일 상태인 경우 어드레스를 지연(Sweep)시켜 타이밍을 조정한다. 이후에, 두 다이 LDIE, RDIE 중 하나의 다이만 패일 된 경우인지를 판단한다.(단계 S3)
그래픽 처리 장치(200)는 반도체 패키지(100)로부터 인가된 데이터 DQ_L, DQ_R가 유효 구간 내에서 모두 패스(Pass) 상태인 경우 어드레스 트레이닝 동작을 수행하게 된다.(단계 S4)
고속으로 동작하는 시스템에서는 데이터의 유효 윈도우가 점점 작아질 수밖에 없고 반도체 패키지(100)와 그래픽 처리 장치(200) 사이의 채널에 존재하는 데이터가 증가함에 따라 데이터의 동작 시점과 클럭의 천이 시점이 불일치하여 잘못된 데이터를 입력받는 경우가 발생하게 된다.
이에 따라, 고속으로 동작하는 반도체 패키지가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 패키지(100)와 그래픽 처리 장치(200) 간에 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.
여기서, 인터페이스 트레이닝(Interface Training)은 반도체 패키지(100)와 그래픽 처리 장치(200) 간 정상 동작이 수행되기 전 명령, 어드레스 ADD, 데이터 DQ_L, DQ_R를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.
이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training) 및 쓰기 트레이닝(Write Training) 등으로 나누어진다. 이 중에서 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training)은 데이터 클록과 시스템 클록을 정렬하는 동작을 수행하는 것을 나타낸다.
이후에, 그래픽 처리 장치(200)는 두 다이 LDIE, RDIE 중 하나의 다이, 예를 들면, 제 2다이 RDIE가 패일 되었는지의 여부를 판단한다.(단계 S5)
만약, 제 2다이 RDIE가 패일된 경우 제 1다이 LDIE의 지연부(120)에 지연신호 LDIE_D를 출력한다. 이에 따라, 제 1다이 LDIE의 내부 지연시간을 한 스텝(Step) 증가시킨다.(단계 S6) 제 1다이 LDIE는 지연신호 LDIE_D에 대응하여 내부 어드레스 LDIE_ADD의 지연 타이밍을 조정한다.(단계 S8)
반면에, 제 2다이 RDIE가 패일되지 않은 경우 제 2다이 RDIE의 지연부(140)에 지연신호 RDIE_D를 출력한다. 이에 따라, 제 2다이 RDIE의 내부 지연시간을 한 스텝(Step) 증가시킨다.(단계 S7) 제 2다이 RDIE는 지연신호 RDIE_D에 대응하여 내부 어드레스 RDIE_ADD의 지연 타이밍을 조정한다.(단계 S8)
이와 같이, 본 발명의 실시예는 각 다이 LDIE, RDIE 중 하나의 다이에 대해 먼저 어드레스 타이밍 얼라인 동작을 수행하여 오프셋 값(유효 어드레스 구간 내에서의 데이터의 패스/패일 여부)을 그래픽 처리 장치(200)에 전송한다. 그 다음에, 나머지 하나의 다이에 대해 어드레스 타이밍 얼라인 동작을 수행하여 오프셋 값을 그래픽 처리 장치(200)에 전송한다.
다음에, 그래픽 처리 장치(200)는 각 다이 LDIE, RDIE로부터 전송된 오프셋 값의 차이를 고려하여 각 다이 LDIE, RDIE의 어드레스 타이밍을 얼라인 시킨다. 그리고, 각 다이 LDIE, RDIE의 오프셋 값을 동일하게 제어한 후 어드레스 트레이닝 동작을 수행하게 된다.
즉, 본 발명의 실시예는 반도체 패키지(100)의 각 다이 LDIE, RDIE에서 내부 어드레스 타이밍이 얼라인 된 후 그래픽 처리 장치(200)에서 어드레스 트레이닝을 수행하여 각 다이 LDIE, RDIE에서의 어드레스 타이밍의 지연량을 결정하게 된다.
즉, 반도체 패키지의 동작 초기에 클록 HCLK을 기준으로 하여 충분한 셋 업 홀드 타임(setup hold time)이 확보되는 최적의 어드레스 타이밍을 찾는 동작을 수행한다.
도 5는 본 발명의 실시예에 따른 듀얼 다이 패키지(DDP)에서 트레이닝 타이밍을 설명하기 위한 도면이다.
그래픽 처리 장치(200)로부터 반도체 패키지(100)의 각각의 어드레스 핀(110, 160)으로 하나의 어드레스 ADD가 입력된다.
반도체 패키지의 제 1다이 LDIE와, 제 2다이 RDIE는 2 개의 칩으로 이루어지므로 각 다이에서의 PVT(Process, Voltage, Temperature) 상태가 다르다.
이에 따라, 제 1다이 LDIE와, 제 2다이 RDIE가 하나의 어드레스 ADD를 입력받는다 하여도, 각 다이 LDIE, RDIE에서 내부 어드레스 LDIE_ADD, RDIE_ADD가 지연되는 지연양이 PVT 변동에 따라 달라질 수 있다.
각 다이 LDIE, RDIE에서 내부 어드레스 LDIE_ADD, RDIE_ADD가 정렬되어 있지 않다면 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미한다. 이는 곧 고속으로 동작하는 반도체 패키지가 정상적으로 동작할 수 없다는 것을 의미한다.
하지만, 본 발명의 실시예에서는 어드레스 트레이닝을 수행하기 이전에 각 다이마다 차이가 나는 어드레스 딜레이 타임을 미리 얼라인(Align) 시킨다. 이에 따라, 각 다이 LDIE, RDIE에서 어드레스 ADD의 유효 구간 동안 데이터 DQ_L, DQ_R가 패스되는 구간이 정확히 매칭될 수 있도록 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (18)

  1. 제 1다이;
    상기 제 1다이와 인접하게 배치되어 상기 제 1다이와 어드레스를 공유하는 제 2다이;
    상기 제 1다이에 구비되어 상기 어드레스를 입력받는 제 1어드레스 핀; 및
    상기 제 2다이에 구비되어 상기 어드레스를 입력받는 제 2어드레스 핀을 포함하고,
    상기 제 1다이와 상기 제 2다이는
    상기 어드레스에 대응하는 데이터를 출력하고, 컨트롤러로부터 인가되는 지연신호에 따라 상기 제 1다이와 상기 제 2다이의 상기 어드레스의 타이밍이 얼라인되는 것을 특징으로 하는 반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1다이는
    상기 컨트롤러로부터 인가되는 제 1지연신호에 따라 상기 어드레스의 타이밍을 지연시키는 제 1지연부; 및
    상기 어드레스에 대응하는 제 1데이터를 상기 컨트롤러에 출력하는 제 1데이터 핀을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 2다이는
    상기 컨트롤러로부터 인가되는 제 2지연신호에 따라 상기 어드레스의 타이밍을 지연시키는 제 2지연부; 및
    상기 어드레스에 대응하는 제 2데이터를 상기 컨트롤러에 출력하는 제 2데이터 핀을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1다이와 상기 제 2다이는 어드레스 트레이닝 동작 이전에 상기 어드레스의 타이밍이 얼라인 되는 것을 특징으로 하는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1다이와 상기 제 2다이는 상기 어드레스 타이밍이 동일하게 얼라인 되는 것을 특징으로 하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1다이와 상기 제 2다이 중 어느 하나의 다이가 먼저 선택되어 상기 어드레스 타이밍이 얼라인 되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1다이와, 상기 제 1다이와 인접하게 배치된 제 2다이를 포함하여 어드레스에 대응하는 데이터를 출력하고, 상기 제 1다이와 상기 제 2다이가 상기 어드레스를 공유하는 반도체 패키지; 및
    상기 반도체 패키지에 상기 어드레스를 출력하고, 상기 데이터를 입력받아 상기 제 1다이와 상기 제 2다이의 어드레스 타이밍을 얼라인 시키기 위한 지연신호를 출력하는 컨트롤러를 포함하는 것을 특징으로 하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 1다이는
    상기 제 1다이에 구비되어 상기 어드레스가 인가되는 제 1어드레스 핀;
    상기 컨트롤러로부터 인가되는 제 1지연신호에 따라 상기 어드레스 타이밍을 지연시키는 제 1지연부; 및
    상기 어드레스에 대응하는 제 1데이터를 상기 컨트롤러에 출력하는 제 1데이터 핀을 포함하는 것을 특징으로 하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 2다이는
    상기 제 2다이에 구비되어 상기 어드레스가 인가되는 제 2어드레스 핀;
    상기 컨트롤러로부터 인가되는 제 2지연신호에 따라 상기 어드레스 타이밍을 지연시키는 제 2지연부; 및
    상기 어드레스에 대응하는 제 2데이터를 상기 컨트롤러에 출력하는 제 2데이터 핀을 포함하는 것을 특징으로 하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 어드레스 트레이닝 동작 이전에 상기 어드레스의 타이밍이 얼라인 시키는 것을 특징으로 하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 상기 제 1다이와 상기 제 2다이의 어드레스 타이밍을 동일하게 얼라인 시키는 것을 특징으로 하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 그래픽 처리 장치(GPU)를 포함하는 것을 특징으로 하는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 상기 어드레스의 유효 구간 내에서 상기 데이터의 패스, 패일 여부를 판단하여 상기 어드레스 타이밍을 얼라인시키는 것을 특징으로 하는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 상기 제 1다이와 상기 제 2다이 중 어느 하나의 다이를 먼저 선택하여 상기 어드레스 타이밍을 얼라인 시키는 것을 특징으로 하는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 상기 어드레스 타이밍이 완료되어 상기 제 1다이와 상기 제 2다이의 데이터가 모두 패스 상태인 경우 어드레스 트레이닝 동작을 수행하는 것을 특징으로 하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는 상기 제 1다이와 상기 제 2다이 중 어느 하나가 패일 된 경우 지연 타이밍을 증가시켜 상기 어드레스 타이밍을 조정하는 것을 특징으로 하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 컨트롤러는 상기 제 1다이가 패일 된 경우 상기 제 1다이의 상기 어드레스 타이밍을 1스텝 증가시키는 것을 특징으로 하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 컨트롤러는 상기 제 2다이가 패일 된 경우 상기 제 2다이의 상기 어드레스 타이밍을 1스텝 증가시키는 것을 특징으로 하는 반도체 시스템.
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