KR102097006B1 - 반도체 장치 및 그를 포함하는 시스템 - Google Patents

반도체 장치 및 그를 포함하는 시스템 Download PDF

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Abstract

반도체 설계 기술에 관한 것으로 어드레스 트레이닝 모드시 출력 데이터 간의 스큐(Skew)를 최소화할 수 있는 반도체 장치를 제공하는 것으로, 반도체 장치는외부로 데이터를 출력하기 위한 데이터 출력부, 복수의 어드레스 트레이닝 데이터들 및 제어신호를 생성하는 어드레스 트레이닝 드라이버, 어드레스 트레이닝 데이터들을 해당하는 각각의 상기 데이터 출력부측으로 전달하기 위한 복수의 데이터 라인, 상기 데이터 라인을 통해 상기 데이터 출력부에 도달하는 데이터의 딜레이 시간을 보정하여, 각각의 상기 데이터 출력부에서 출력되는 데이터들 간의 스큐를 보정하기 위한 셀프 보정부를 포함하는 반도체 장치를 포함할 수 있다.

Description

반도체 장치 및 그를 포함하는 시스템{SEMICONDUCTOR SYSTEM COMPRISING SEMICONDUCTOR DEVICE}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 어드레스 트레이닝 구동을 위한 반도체 장치 및 그를 포함하는 시스템에 관한 것이다.
고속 반도체 장치에서는 어드레스가 클럭 대비 2배의 속도로 입력된다. 따라서 어드레스 트레이닝(Address training)이라는 새로운 동작이 도입되었다. 이 동작은 메모리장치가 칩셋으로부터 받은 어드레스를 다시 칩셋으로 출력하고, 칩셋에서는 보낸 어드레스와 받은 어드레스가 일치하는지를 체크하여 어드레스가 제대로 인식되는 영역을 찾는 과정을 말한다.
어드레스 트레이닝 동작에서, 어드레스 트레이닝 드라이버에서 발생된 어드레스 트레이닝 데이터는 어드레스 트레이닝 드라이버에서 가까운 출력핀에서는 데이터 출력이 빠르고 어드레스 트레이닝 드라이버에서 먼 출력핀에서는 데이터 출력이 늦게 된다. 이로 인하여 각 핀간의 스큐(Skew)가 발생한다. 또한, 칩셋과 반도체 장치간의 어드레스 트레이닝시 출력 핀 별로 데이터 출력에 대한 스트로브 포인트(Strobe point)를 상이하게 가져가야 하며, 이로 인해 어드레스 트레이닝 시간이 증가하여 성능저하를 유발할 수 있다.
본 발명의 실시예들은 어드레스 트레이닝 모드시 출력 데이터 간의 스큐를 최소화할 수 있는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따른 반도체 장치는, 다수의 데이터 전달 라인; 어드레스 트레이닝 데이터 및 어드레스 트레이닝 인에이블 신호를 생성하는 어드레스 트레이닝 구동부; 상기 다수의 데이터 전달 라인간의 RC DELAY 시간을 보상하여 어드레스 트레이닝 데이터를 동일 시점에 출력하게 하는 자기 보상 지연 출력부; 및 상기 자기 보상 지연 출력부의 출력 데이터를 외부로 출력하는 다수의 출력 패드를 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 어드레스 트레이닝 데이터 및 제 1 인에이블 신호를 생성하는 어드레스 트레이닝 구동부; 상기 해당 어드레스 트레이닝 데이터를 전달하는 다수의 데이터 전달 라인; 상기 데이터 전달 라인에서 제공받은 어드레스 트레이닝 데이터를 보상 지연하여 동시에 출력하는 다수의 자기 보상 지연부; 각 데이터 출력핀에 대응하는 딜레이 시간에 대한 신호를 상기 다수의 자기 보상 지연부에 제공해 주는 딜레이 신호 제공부; 및 상기 자기 보상 지연부로 부터 어드레스 트레이닝 데이터를 제공받아 외부 해당 핀에 출력하는 다수의 출력부를 포함할 수 있다.
본 기술은 어드레스 트레이닝 모드시 어드레스 트레이닝 데이터를 외부 핀에 동시에 출력할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 2 내지 도3은 본 발명의 실시예에 따른 딜레이 라인의 블록도이다.
도 4 내지 도 6는 본 발명의 실시예에 따른 반도체 장치의 구동을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 시스템 장치의 블럭도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 1을 참조하면, 반도체 장치는 어드레스 트레이닝 드라이버(110)와, 복수의 데이터 라인(DL<0:8>)과, 셀프 보정부(130)와, 데이터 출력부(150)를 포함할 수 있다.
어드레스 트레이닝 드라이버(110)는 외부 신호(ADD_MRS) 및 리드 명령어(RD)에 의하여 제어신호(ADT enable) 및 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 생성한다. 제어신호(ADT_EN)는 셀프 보정부(130)에 출력되고 어드레스 트레이닝 데이터(ADT_DATA<0:8>)는 복수의 데이터 라인(DL<0:8>)에 제공될 수 있다.
데이터 출력부(150)은 제어신호(ADT_EN)에 의해 인에이블되어 셀프 보정부의 출력을 드라이빙하는 출력드라이버(DRV0~DRV8) 및 출력 드라이버(DRV~DRV8)의 신호를 입력받아 외부로 전달하는 출력패드(DQ0~DQ7,DBI)를 포함할 수 있다.
셀프 보정부(130)는 복수의 데이터 라인(DL<0:8>)라인을 통해 데이터 출력부(150)에 도달하는 어드레스 트레이닝 데이터(ADT_DATA<0:8>)의 딜레이 시간을 보정하여, 데이터 출력부(150)에서 출력되는 데이터들 간의 스큐를 보정할 수 있다.
셀프 보정부(130)는 RC 지연 검출부(135)와 딜레이부(133)을 포함할 수 있다.
RC 지연 검출부(135)는 각각의 데이터 출력부(150)에 대응하는 복수의 데이터 라인(DL<0:8>)의 각 출력 노드(N1~N9)에 대한 RC 지연 정보를 얻을 수 있다. 자세히는, RC 지연 검출부(135)는 제 1 신호라인과(135a) 제 2 신호라인(135b)을 포함할 수 있고, 제 1 신호라인(135a)은 복수의 데이터 라인(DL<0:8>)의 각 노드(N1~N9)가 갖는 RC 지연에 비례하는 지연값을 출력하는 복수의 출력노드(node1)를 포함하고, 제어신호(ADT_EN)를 입력받을 수 있다. 또한, 제 2 신호라인(135b)은 복수의 데이터 라인(DL<0:8>)의 각 노드(N1~N9)가 갖는 RC 지연에 반비례하는 지연값을 출력하는 복수의 출력 노드(node2)를 포함하고, 제 1 신호라인(135a)의 마지막 출력노드의 신호인 피드백 제어신호(ADT_EN_D)를 입력받을 수 있다.
셀프 보정부(130)의 딜레이부(133)는 복수의 딜레이 라인(RCD0~RCD8)을 포함할 수 있다. 셀프 보정부(130)는 RC 지연 검출부(135)의 출력에 응답하여, 어드레스 트레이닝 데이터(ADT_DATA<0:8>)가 대응하는 드라이버(DRV0~DRV8)에 도달하는 딜레이 시간을 보정할 수 있다. 이에 대한 내용은 아래에서 자세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 딜레이 라인(RCD0~RCD8)의 세부 구성도이다.
딜레이 라인(RCD0~RCD8)은 매칭부(133a)와 보정부(133b)를 포함할 수 있다.
매칭부(133a)는 RC 지연 검출부(135)의 제어신호(ADT_EN)와 피드백 제어신호(ADT_EN_D)에 응답하여 해당 데이터 라인(DL<0:8>)의 각 노드(N1~N9)에 대한 RC 지연값을 확인할 수 있다.
보정부(133b)는 매칭부(133a)가 출력하는 매칭신호(Match<0:n>)에 응답하여 복수의 데이터 라인(DL<0:8>)의 각 노드(N1~N9)에서 전달된 어드레스 트레이닝 데이터(ADT_DATA<0:8>)의 출력 시점을 보정 하여 출력할 수 있다.
매칭부(133a)와 보정부(133b)에 대하여 자세히 설명하면, 매칭부(133a)는 복수의 직렬 연결된 제 1 단위지연부(133a_1~133a_n)를 포함할 수 있다. 제 1 단위지연부(133a_1~133a_n)는 제 1 신호라인(135a)의 제어신호(ADT_EN)를 제 1 입력으로 하여 순차적으로 지연시켜 출력할 수 있다. 또한, 제 2 신호라인(135b)의 피드백 제어신호(ADT_EN_D)를 제 2 입력으로 하여 출력할 수 있다. 이에대해, 각각의 제 1 단위지연부(133a_1~133a_n)는 제 1 신호라인(135a)과 제 2 신호라인(135b)의 출력에 대한 매칭신호(Match<0:n>)를 출력할 수 있다.
또한, 보정부(133b)는 매칭신호(Match<0:n>)와 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 입력받아, 보정된 어드레스 트레이닝 데이터(OUTPUT)를 출력하는 복수의 제 2 단위지연부(133b_1~133b_n)를 포함할 수 있다.
도 3는 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 구동을 설명하기 위한 타이밍도이다.
도 3 을 참조하여, 본발명의 실시예에 따른 메모리 장치의 동작을 설명한다.
우선, 외부 명령어(ADD_MRS)에 의해 어드레스 트레이닝 드라이버(110)에서 제어신호(ADT_EN)를 발생시킨다. 이후, 리드 명령어(RD)가 어드레스(ADD,미도시)와 동시에 입력이 되고 리드 명령어(RD)에 의해 어드레스 트레이닝 드라이버(110)에서 어드레스 트레이닝 데이터(ADT Data<0:8>)를 생성한다. 어드레스 트레이닝 데이터(ADT_DATA<0:8>)는 출력패드(DQ0~DQ7,DBI)에 대응되도록 맵핑(mapping)될 수 있다.
그리고 어드레스 트레이닝 데이터(ADT_DATA<0:8>)는 각 출력패드(DQ0~DQ7,DBI)로 전달이 되는데 제 8 어드레스 트레이닝 데이터(ADT_DATA<7>)는 어드레스 트레이닝 드라이버(110)에서 제일 가까운 제 8 출력패드(DQ7)로 전달될 수 있다. 이때, 나머지 어드레스 트레이닝 데이터(ADT_DATA<0:6>)는 순차적으로 해당 출력패드(DQ0~DQ7)로 전달되고 제 1 어드레스 트레이닝 데이터(ADT_Data<0>)는 제일 먼쪽의 출력패드(DQ0)로 전달되게 된다. 이럴경우, 제 8 어드레스 트레이닝 데이터(ADT_Data<7>)와 제 1 어드레스 트레이닝 데이터(ADT_data<0>)는 복수의 데이터 라인(DL<0:8>)의 길이의 차이에 따른 라인 로드(Line load)에 대한 RC 지연시간이 발생하게 된다.
이와같이, 각각의 출력패드(DQ0~DQ7,DBI)에 전달되는 어드레스 트레이닝 데이터(ADT_Data<0:8>)는 전달 시간이 달라 해당 출력패드(DQ0~DQ7,DBI)의 출력 드라이버(DRV0~DRV8)로 바로 전달될 경우 어드레스 트레이닝 데이터(ADT_Data<0:8>)의 출력되는 시점은 출력패드(DQ0~DQ8)별로 상이하게 출력하게 된다.
이를 극복하기 위해서 각각의 출력패드(DQ~DQ8)에 매칭부(133a)와 보정부(133b)를 이용하여 각각의 라인로드에 대한 RC 지연 시간을 보상하여 어드레스 트레이닝 데이터(ADT_DATA<0:8>)에 적용하고 출력 드라이버(DRV0~DRV8)에 전달하여 각 출력패드(DQ0~DQ8)간 데이터 출력 시점을 동일시하여 출력도록 할 수 있다.
어드레스 트레이닝 드라이버(110)에서 발생된 제어신호(ADT_EN)신호는 제 8 출력패드(DQ7)에서 부터 제 1 출력패드(DQ0)로 전달이 되고 피드백 제어신호(ADT_EN_D)신호를 발생한다. 피드백 제어신호(ADT_EN_D)는 제 1 출력패드(DQ0)에서부터 순차적으로 제 8 출력패드(DQ7)까지 전달할 수 있다.
도 1의 포인트 A(Point A)는 제 8 출력패드(DQ7)에 대한 각각의 딜레이 라인(RCD0~RCD8)은 포인트 A(Point A)의 제어신호(ADT_EN)와 제 8 출력패드(DQ7)에서부터 출발하여 제 1 출력패드(DQ0)와 피드백된 피드백 제어신호(ADT_EN_D)는 다시 포인트 A(Point A)의 제 8 출력패드(DQ7)까지 되돌아 온 신호는 제 8 출력패드(DQ7)의 딜레이 라인(RCD0~RCD8)으로 입력된다.
또한, 딜레이 라인(RCD0~RCD8)으로 입력된 제어신호(ADT_EN)와 피드백 제어신호(ADT_EN_D)는 매칭부(133a)로 입력되어 두 신호간의 딜레이 차이인 피드백 딜레이(tFD)만큼 제 1 단위지연부(133a_1~133a_n)를 사용하여 매칭신호(Match<0:n>)를 생성한다. 매칭부(133a)에서 발생된 매칭신호(Match<0:n>)는 보정부(133b)로 입력되어 해당 제 2 단위지연부(133b_1~133b_n)를 제어한다.
자세히 설명하면, 피드백 딜레이(tFD)는 제어신호(ADT_EN)가 제 8 출력패드(DQ7)에서 출발하여 제 1 출력패드(DQ0)까지 전달되었다가 다시 제 8 출력패드(DQ7)로 전달된 피드백 제어신호(ADT_EN_D)신호간의 지연값의 차이로 제 8 출력패드(DQ7)에서 제 1 출력패드(DQ0)까지의 딜레이차이의 두배이다. 따라서 딜레이 보정에 사용되는 딜레이 값은 피드백 딜레이(tFD)의 절반인 하프 피드백 딜레이(tFD/2)를 적용해야 하며, 이를 위해 보정부(133b)의 제 2 단위지연부(133b_1~133b_n)는 지연값은 매칭부(133a)의 제 1 단위지연부(133a_1~133a_n)의 지연값의 절반이다. 매칭부(133a)에서 발생된 매칭신호(Match<0:n>)는 보정부(133b)의 제 2 단위지연부(133b_1~133b_n)를 활성화하여 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 출력 할수있다. 예컨대, 리드 명령어(RD) 입력 시 어드레스 트레이닝 드라이버(110)에서 발생된 제 8 어드레스 트레이닝 데이터(ADT DATA<8>)는 보정부(133b)의 활성화된 제 2 단위지연부(133b_1~133b_n)을 걸쳐 최종 출력신호(OUTPUT)를 생성한다. 또한 최종 출력신호(OUTPUT)는 제 8 출력패드(DQ7)의 출력 드라이버(DRV7)를 구동하여 칩 외부로 출력한다.
이하, 본 발명의 실시예에 따른 동작을 타이밍도를 통하여 설명하기로 한다.
도 3는 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 구동을 설명하기 위한 타이밍도이다.
도 3와 내지 5을 참조하면, 도 1에 도시된 포인트 A 와 B(POINT A, POINT B)의 위치에 따른 타이밍도를 나타낸다.
도 3은 포인트 A(POINT A)지점을 통과하는 제어신호(ADT_EN) 및 피드백 제어신호(ADT_EN_D)가 셀프 보정부(130) 내에 입력되어 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 출력하는 타이밍도를 도시하고 있다.
어드레스 트레이닝 드라이버(110)가 활성화되면 제어신호(ADT_EN)가 출력되어 제 1 신호라인(135a)에 전달된다. 제 1 신호라인(135a)의 포인트 A(Point A)를 지나게 되고 마지막 출력노드를 지나서 피드백 제어신호(ADT_EN_D)로서 제 2 신호라인(135b)의 포인트 A(Point A)를 지나게 되어 매칭부(133a)에 입력된다. 그리고 제 1 단위지연부(133a_0~133a_n)를 활성화 하며 매칭신호(Match<0>, Match<1>, Match<2>)를 순차적으로 활성화 시킨다.
또한, 매칭신호(Match<0>, Match<1>, Match<2>)는 보정부(133b)에 입력되어 제 2 단위지연부(133b_0, 133b_1, 133b_2)를 활성화 시킨다. 활성화되는 순서는 매칭부(133a)의 제 1 단위지연부(133a_0, 133a_1, 133a_2)의 활성화 순서의 역순이다. 활성화된 제 2 단위지연부(133b_0, 133b_1, 133b_2)에 의하여 어드레스 트레이닝 데이터(ADT DATA<0:8>)이 순차적으로 지연되면서 출력신호(OUT<2>, OUT<1>, OUTPUT)가 출력부에 전달된다.
도 6은 포인트 도 5와 동일한 방법으로서 포인트 B(POINT B)지점을 통과하는 제어신호(ADT_EN) 및 피드백 제어신호(ADT_EN_D)가 셀프 보정부(130)에 입력되어 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 출력하는 타이밍도를 도시하고 있다. 도 6을 참조하면, 매칭부(133a)에서 한개의 매칭신호(Match<0>)를 출력하고 단위 지연 시간(tD)동안 지연되었음을 보여준다. 한개의 매칭신호(Match<0>)를 입력받은 보정부(133b)는 하프 피드백 딜레이(tHD=tFD/2) 만큼 지연 후 데이터를 최종 출력신호(OUTPUT)로써 출력할 수 있다.
도 7 는 도 4 의 포인트 A(POINT A)와 포인트 B(POINT B)를 포함한 외부신호를 포함한 데이터 출력의 타이밍도이다.
어드레스(ADD)가 외부 신호(MRS)와 입력 후 어드레스 트레이닝 드라이버(110)이 활성화되어 제어신호(ADT_EN)가 출력되고 제 1 신호라인(135a)을 통과하면서 포인트 A(POINT A)와 포인트 B(POINT B)에 전달되며 제 2 신호라인(135b)을 통하여 피드백 제어신호(ADT_EN_D)로서 포인트 A(POINT A)와 포인트 B(POINT B)에 전달될 수 있다. 포인트 A(Point A)와 포인트 B(Point B) 각각의 위치에서 두 신호의 입력시간의 차는 각각 피드백 딜레이(tFD) 만큼이며 각각의 포인트 A(Point A)와 포인트 B(Point B)에서의 실제 RC 지연 시간의 두배가 된다.
그리고 셀프 보정부(130)에 입력된 제어신호(ADT_EN)와 피드백 제어신호(ADT_EN_D)는 매칭부(133a)의 제 1 단위지연부(133a_0~133a_n)와 보정부(133b)의 제 2 단위지연부를(133b_0~133b_n)활성화 한다.
이후, 리드 명령어(RD) 입력 후 어드레스(ADD)를 이용하여 어드레스 트레이닝 데이터(ADT_DATA<0:8>)가 생성되고, 실제 보정치인 하프 지연 딜레이(tFD/2)만큼 지연 후 최종 출력신호(OUTPUT)로써 제 1 내지 제 8 드라이버(DRV0~DRV8) 에 출력할 수 있다. 최종적으로 소정의 시간(tADR) 이후, 데이터 출력부(150)로 모든 데이터가 동시에 출력되게 된다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블럭도이다.
도 8을 참조하면, 반도체 장치는 컨트롤러(1000)와, 메모리 장치(500)를 포함할 수 있다.
메모리 장치(500)는 어드레스 트레이닝 드리아버(501)와, 셀프 보정부(502)와 핀 어레이(503)를 포함할 수 있다. 또한, 컨트롤러(1000)로부터 입력된 어드레스(ADD)와 명령어(CMD)에 응답하여 핀 어레이(503)을 통해 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 컨트롤러(1000)에 제공할 수 있다. 컨트롤러(1000)는 송신한 어드레스(ADD)와 수신된 어드레스 트레이닝 데이터(ADT_DATA<0:8>)가 일치하는지는 체크 할 수 있다.
어드레스 트레이닝 드라이버(501)는 어드레스(ADD)와 명령어(CMD)에 응답하여 어드레스 트레이닝 데이터(ADT_DATA<0:8>)와 제어신호(ADT_EN)를 생성할 수 있다.
셀프 보정부(502)는 핀 어레이에(503) 도달하는 어드레스 트레이닝 데이터(ADT_DATA<0:8>)들의 딜레이를 보정하여, 각각의 핀에서 출력되는 어드레스 트레이닝 데이터들 간의 스큐를 보정할 수 있다.
또한, 셀프 보정부(502)는 본 발명의 일 실시예와 같은 반도체 장치를 포함 할 수 있다.
이하, 셀프 보정부(502)는 도 1 을 참조하여 설명하기로 한다.
셀프 보정부(502)는 핀 어레이(503)의 각 핀 사이의 복수의 데이터 라인(DL<0:8>)에 대한 RC 지연 정보를 얻기 위한 RC 지연 검출부(135)와 RC 지연 검출부(135)의 출력에 응답하여 어드레스 트레이닝 데이터(ADT_DATA<0:8>)의 딜레이 값을 보정하는 딜레이 라인(RCD0~RC7)을 포함할 수 있다. RC 지연 검출부(135)는 제어신호(ADT_EN)를 입력받아 복수의 데이터 라인(DL<0:8>)의 RC 지연에 비례하는 지연값을 출력하는 제 1 신호라인(135a)와 제 1 신호라인(135a)에 연장되어 복수의 데이터 라인의 RC 지연에 반비례하는 지연값을 출력하는 제 2 신호라인(135b)을 포함할 수 있다.
딜레이 라인(RC0~RCD7)은 RC 지연 검출부(135)의 각 출력신호에 응답하여 지연값을 확인하는 매칭부(133a)와 매칭부(133a)의 출력에 응답하여 상기 어드레스 트레이닝 데이터(ADT_DATA<0:8>)의 출력 시점을 보정하여 출력하는 보정부(133b)를 포함할 수 있다.
매칭부는(133a) 제1신호라인(135a)의 출력값을 제 1 입력으로 하여 순차적으로 지연시켜 출력하고, 각각이 상기 제 2 신호라인(135b)의 출력을 제 2 입력으로 하여 상기 제 1 신호라인(135a)과 상기 제2신호라인(135b)의 출력에 대한 매칭신호(Match<0:n>)를 출력하는 복수의 직렬 연결된 제 1 단위지연부(133a_0~133a_n)를 포함할 수 있다.
보정부(133b)는 매칭신호(Match<0:n>)와 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 입력받아, 보정된 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 출력하는 복수의 제 2 단위지연부(133b_0~133b_n)를 포함할 수 있다.
컨트롤러(1000)는 송신한 어드레스(ADD)와 보정부(133b)에서 출력된 어드레스 트레이닝 데이터(ADT_DATA<0:8>)가 일치하는지는 체크 할 수 있다.
이하, 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명한다.
어드레스 트레이닝 드라이버(501)에 외부 신호(ADD_MRS)를 입력하여 어드레스 트레이닝이 실행된다. 어드레스 트레이닝이 시작되면 제어신호(ADT_EN)를 생성하여 셀프 보정부(502)내의 RC 지연 검출부(135)에 출력할 수 있다.
복수의 데이터 전달라인(DL<0:8>)은 이에 상응하는 어레이 핀(503)내의 각 핀의 해당 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 전달받아 셀프 보정부(502)에 출력할 수 있다.
셀프 보정부(502)내의 RC 지연 검출부(135)는 제어신호(ADT_EN)를 제공받아 RC 지연값을 확인하게 된다. 제어신호(ADT_EN)는 어드레스 트레이닝 드라이버(501)로 부터 가장 먼 출력노드까지 제 1 신호라인(135a)을 통해 전달되며 마지막 출력노드를 지나 피드백 제어신호(ADT_EN_D)가 되어 제 2 신호라인(135b)을 통해 역방향(어드레스 트레이닝 드라이버 방향(도6,(501))으로 전달할 수 있다.
이에 대하여 자세히 설명하면, RC 지연 검출부(135)는 데이터 전달 라인(DL<0:8>)의 RC 지연값을 측정하기 위하여 제어신호(ADT_EN)와 피드백 제어신호(ADT_EN_D)의 출력 시점의 차이를 이용할 수 있다. 이와 같은 내용은 본 발명의 일 실시예와 같으므로 생략하도록 한다.
딜레이 라인(RCD0~RCD7)내의 매칭부(133a)는 제어신호(ADT_EN)와 피드백 제어신호(DT_EN_D)를 제공받게 되며 두 신호가 입력되는 시간차이(tFD)를 확인한다. 매칭부(133a) 내의 복수의 제 1 단위지연부(133a_0~133a_n)는 제어신호(ADT_EN)와 피드백 제어신호(ADT_EN_D)를 입력받고 매칭신호(Match<0:n>)를 생성하고 이를 통하여 피드백 딜레이(tFD)를 확인할 수 있다.
딜레이 라인(RCD0~RCD7) 내의 보정부(133b)는 매칭신호(Match<0:n>)를 입력받아 어드레스 트레이닝 데이터(ADT_DATA<0:8>)의 출력시점을 보정 할 수 있다. 매칭신호(Match<0:n>)는 직렬로 연결된 복수의 제 2 단위지연부(133b_0~133b_n)에 입력되어 제 2 단위지연부(133b_0~133b_n)를 활성화할 수 있다.
또한, 하나의 제 2 단위지연부(133b_0~133b_n)에 의하여 지연되는 시간은 제 1 단위지연부(133a_0~133a_n)의 지연시간의 절반인 하프 단위 지연시간(tD/2)이다. 이는, 실제 보정해야 할 시간의 2배인 피드백 딜레이(tFD)를 1/2 로 보정하여 하프 피드백 딜레이(tFD/2) 시간에 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 출력할 수 있도록 하기 위한 것이다.
활성화된 제 2 단위지연부(133b_0~133b_n)는 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 출력하여 출력시점이 보정될 수 있다.
리드 명령어(RD)입력 후, 어드레스 트레이닝 드라이버(501)에서는 어드레스(ADD)를 이용하여 어드레스 트레이닝 데이터(ADT_DATA<0:8>)를 생성하여 딜레이 라인(RCD0~RCD7) 내의 보정부(133b)에 출력되어 하프 피드백 딜레이(tFD/2)시간 보정 하여 핀 어레이(503)에 출력될 수 있다. 또한, 핀 어레이(503)에서 출력된 데이터는 컨트롤러(1000)에 제공될 수 있으며 컨트롤러(1000)는 송신한 상기 어드레스(ADD)에 대응하는 수신된 상기 어드레스 트레이닝 데이터(ADT_DATA<0:8>)가 일치하는지는 체크 할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
130, 502 : 셀프 보정부
135 : RC 지연 검출부
133 : 딜레이부
150: 데이터 출력부
110, 501 : 어드레스 트레이닝 드라이버
135 : RC 지연 검출부
135a : 제 1 신호라인
135b : 제 2 신호라인
133a : 매칭부
133b : 보정부
133a_n : 제 1 단위지연부
133b_n : 제 2 단위지연부
1000 : 컨트롤러
500 : 메모리 장치
501 : 어드레스 트레이닝 드라이버
503 : 어레이 핀

Claims (13)

  1. 외부로 데이터를 출력하기 위한 복수의 데이터 출력부;
    복수의 어드레스 트레이닝 데이터들 및 제어신호를 생성하는 어드레스 트레이닝 드라이버;
    상기 어드레스 트레이닝 데이터들을 해당하는 각각의 상기 데이터 출력부측으로 전달하기 위한 복수의 데이터 라인; 및
    상기 복수의 데이터 라인을 통해 상기 데이터 출력부에 도달하는 데이터의 딜레이 시간을 보정하여, 각각의 상기 데이터 출력부에서 출력되는 데이터들 간의 스큐를 보정하기 위한 셀프 보정부를 포함하고,
    상기 셀프 보정부는, 상기 데이터 출력부들에 대응하는 상기 복수의 데이터 라인의 각 노드(Node)에 대한 RC 지연 정보를 얻기 위한 RC 지연 검출부를 포함하고,
    상기 RC 지연 검출부는,
    상기 복수의 데이터 라인의 각 노드가 갖는 RC 지연에 비례하는 지연값을 출력하는 복수의 출력노드를 포함하고, 상기 제어신호를 입력받는 제 1 신호라인; 및
    상기 복수의 데이터 라인의 각 노드가 갖는 RC 지연에 반비례하는 지연값을 출력하는 복수의 출력노드를 포함하고, 상기 제 1 신호라인의 마지막 출력노드의 신호를 입력받는 제 2 신호라인을 포함하는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀프 보정부는,
    상기 RC 지연 검출부의 출력에 응답하여 상기 어드레스 트레이닝 데이터가 상기 데이터 라인의 각 노드에 대응하는 상기 데이터 출력부에 도달하는 딜레이 시간을 보정하는 딜레이부를 더 포함하는
    반도체 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 딜레이부는 복수의 딜레이 라인을 포함하고,
    상기 복수의 딜레이 라인 각각은,
    상기 RC 지연 검출부의 각 출력신호에 응답하여 해당 데이터 라인의 노드에대한 지연값을 확인하는 매칭부; 및
    상기 매칭부의 출력에 응답하여 상기 복수의 데이터 라인의 각 노드에서 전달된 어드레스 트레이닝 데이터의 출력 시점을 보정하여 출력하는 보정부를 포함하는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 출력부에
    DBI(Data Bus Inversion) 정보를 담은 DBI 출력부를 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 출력부는,
    상기 제어신호에 의해 인에이블되어 상기 셀프 보정부의 출력을 드라이빙하는 출력 드라이버; 및
    상기 출력 드라이버의 신호를 입력받아 외부로 전달하는 출력패드를 포함하는
    반도체 장치.
  7. 컨트롤러로부터 입력된 어드레스와 명령어에 응답하여 복수의 핀을 통해 어드레스 트레이닝 데이터를 상기 컨트롤러에 제공하는 메모리 장치; 및
    송신한 상기 어드레스와 수신된 상기 어드레스 트레이닝 데이터가 일치하는지는 체크하는 기능을 갖는 상기 컨트롤러를 포함하고,
    상기 메모리 장치는,
    상기 어드레스와 상기 명령어에 응답하여 복수의 상기 어드레스 트레이닝 데이터들 및 제어신호를 생성하는 어드레스 트레이닝 드라이버; 및
    상기 복수의 핀에 도달하는 상기 어드레스 트레이닝 데이터들의 딜레이를 보정하여, 각각의 상기 핀에서 출력되는 상기 어드레스 트레이닝 데이터들 간의 스큐를 보정하기 위한 셀프 보정부를 포함하고,
    상기 셀프 보정부는,
    상기 드라이버와 상기 핀 사이의 복수의 데이터 라인에 대한 RC 지연 정보를 얻기 위한 RC 지연 검출부를 포함하고,
    상기 RC 지연 검출부는,
    상기 제어신호를 입력받아 상기 복수의 데이터 라인의 RC 지연에 비례하는 지연값을 출력하는 제 1 신호라인; 및
    상기 제 1 신호라인에 연장되어 상기 복수의 데이터 라인의 RC 지연에 반비례하는 지연값을 출력하는 제 2 신호라인을 포함하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 셀프 보정부는,
    상기 RC 지연 검출부의 출력에 응답하여 상기 어드레스 트레이닝 데이터의 딜레이 값을 보정하는 딜레이 라인을 더 포함하는
    반도체 장치.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 딜레이 라인은,
    상기 RC 지연 검출부의 각 출력신호에 응답하여 지연값을 확인하는 매칭부; 및
    상기 매칭부의 출력에 응답하여 상기 어드레스 트레이닝 데이터의 출력 시점을 보정하여 출력하는 보정부를 포함하는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 매칭부는,
    상기 제 1 신호라인의 출력값을 제 1 입력으로 하여 순차적으로 지연시켜 출력하고, 각각이 상기 제 2 신호라인의 출력을 제 2 입력으로 하여 상기 제 1 신호라인과 상기 제 2 신호라인의 출력에 대한 매칭신호를 출력하는 복수의 직렬 연결된 제 1 단위지연부를 포함하는
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 보정부는,
    상기 매칭신호와 상기 어드레스 트레이닝 데이터를 입력받아, 보정된 어드레스 트레이닝 데이터를 출력하는 복수의 제 2 단위지연부를 포함하는
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 단위지연부는 상기 제 1 단위지연부의 하프(half) 지연값을 갖는
    반도체 장치.


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