CN103914411A - 写入均衡系统及方法 - Google Patents

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Abstract

本发明涉及一种写入均衡系统及方法。提供一种供与DRAM、DQS信号提供者、时钟信号提供者、DQS线及时钟线一起使用的系统(304)。所述DQS线可将DQS信号从所述DQS信号提供者提供到所述DRAM。所述时钟线可将时钟信号从所述时钟信号提供者提供到所述DRAM。所述系统(304)包含时钟延迟确定部分(610)、DQS延迟确定部分(606)以及调整部分(612)和控制部分(602)。所述时钟延迟确定部分(610)可确定时钟延迟。所述DQS延迟确定部分(606)可确定DQS延迟。所述调整部分(612)可基于所述时钟延迟及所述DQS延迟而产生调整值。所述控制部分(602)可基于所述调整值而发指令给所述DQS信号提供者以调整提供第二DQS信号的时间，其中所述时钟延迟小于所述DQS延迟。

Description

写入均衡系统及方法
相关申请案交叉参考
本申请案主张来自2012年12月31日提出申请的第61/747,761号美国临时申请案的优先权，所述临时申请案的全部揭示内容以引用方式并入本文中。
技术领域
本发明涉及一种写入均衡系统及方法。
背景技术
本发明涉及下一代双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)；具体来说涉及DDR3及DDR4SDRAM。与先前技术DDR2相比，新一代DDR3及DDR4技术在较低功率下操作、在较高速度下运行、提供至少两倍的带宽且用较密集电路包装。DDR3及DDR4技术的高速度及高效率对芯片上系统(SoC)中的任何存储器控制器提出高要求。DDR3及DDR4接口需要超出400MHz的板上系统速度，此需要采用新飞跃拓扑(fly-by-topology)来在较高速度下提供较好信号完整性。
陈旧的DDR2技术使用T-分支拓扑。T-分支拓扑需要从存储器控制器直接去往每一DRAM的大量数据线；此导致时钟的到DIMM上的所有DRAM的信号抵达时间大致相同。
新的DDR3及DDR4飞跃拓扑允许命令、控制的飞跃信号以及时钟信号与每一DRAM装置串联连接。此串联连接导致发送到DIMM上的每一DRAM的信号延迟，所述延迟为唯一且不同的。现在将参考图1到2描述上述情形。
图1图解说明实例性常规SDRAM电路100。
如图中所图解说明，常规SDRAM电路100包含DIMM102及控制器104。DIMM102包含动态随机存取存储器(DRAM)106、DRAM108、DRAM110、DRAM112、DRAM114、DRAM116、DRAM118及DRAM120。
控制器104经由信号线122从处理器(未展示)接收指令。因此，处理器可在SDRAM电路100内存储及检索数据。然而，在可执行存储及检索之前，必须校准DIMM102，这是本文中的论述的基础。如此，将不关于处理器经由信号线122存储及检索数据进行进一步论述。
控制器104经由时钟(CK)线124将飞跃指令提供到DIMM102。控制器104分别经由DQ线(由虚线箭头指示)126、128、130、132、134、136、138及140从DRAM106、108、110、112、114、116、118及120中的每一者读取及写入数据。控制器分别经由DQS线(由实线箭头指示)142、144、146、148、150、152、154及156将数据选通信号提供到DRAM106、108、110、112、114、116、118及120中的每一者。
应注意，本文中所论述的CK线及DQS线中的每一者实际上为一差分对，所述差分对为一对紧密耦合的载体：这些载体中的一者载运信号，而另一者载运所述信号的相等但相反的图像。因此，CK线实际上为载运信号的CK线及载运所述信号的相等但相反的图像的CK#线。类似地，DQS线实际上为DQS线及DQS#线。
控制器104经由时钟(CK)线124将飞跃指令提供到DRAM106、108、110、112、114、116、118及120中的每一者。线124的路径长度随着其从DRAM106行进穿过DRAM120而增加。此增加的路径长度指示为区段174、176、178、180、182、184、186及终端188。明确地说，DRAM108经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM106的路径长度长由区段174指示的量。DRAM110经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM108的路径长度长由区段176指示的量。DRAM112经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM110的路径长度长由区段178指示的量。DRAM114经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM112的路径长度长由区段180指示的量。DRAM116经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM114的路径长度长由区段182指示的量。DRAM118经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM116的路径长度长由区段184指示的量。DRAM120经布置以经由线124从控制器104接收飞跃指令，但其路径长度比提供到DRAM118的路径长度长由区段186指示的量。CK线在终端188处终止。
对于每一DRAM，控制器104能够经由DQ线存取存储于其中的数据，例如，控制器104可经由DQ线126存取DRAM106中的数据。为了将数据写入到DRAM中，控制器104经由DQ线发送数据，且连同数据一起，控制器104经由DQS线发送选通脉冲使得其可被DRAM捕获。但是，从DRAM侧来说需要CK线124必须与DQS线142中所提供的DQS脉冲恰当地对准。
针对DRAM106恰当地对准CK脉冲与DQS脉冲是基本程序。然而，分别针对其余DRAM恰当地对准CK脉冲与DQS脉冲可能要稍微复杂一些。明确地说，在CK线124中，由区段174、176、178、180、182、184、186及188指示的额外路径长度中的每一者可具有不同参数(例如，长度)，此将在时钟脉冲从控制器104穿过每一DRAM行进到终端188时在时钟脉冲中提供多少有些不同的延迟。
为补偿延迟差，使用写入均衡技术。控制器104确保自动地进行校准。在写入均衡期间，控制器104补偿分别到DIMM102上的每一DRAM的CK信号与DQS信号之间的差。到DRAM的CK信号与DQS信号的此差为针对所述DRAM的飞行时间偏斜。如上文所提及，此飞行时间偏斜对于每一DRAM是不同的，且因此要对每一者进行唯一调整。
控制器104通过每次使DQS信号递增地延迟一步且直到在目的地DRAM上的CK信号上检测到从0到1的转变来调整飞行时间偏斜。此重新对准DQS信号与CK信号使得可靠地捕获DQ线上的数据。
现在将参考图2进一步论述用以补偿飞行时间偏斜的写入均衡。
图2图解说明提供到图1的DRAM114的实例性时钟信号及DQS信号。
图2包含源CK信号202、源DQS信号204、目的地CK信号206、目的地DQS信号208及经对准DQS信号210。
源CK信号202对应于在已行进穿过由区段174、176、178及180指示的经延长路径后经由CK线124离开控制器104的CK信号。源DQS信号204对应于经由DQS线150离开控制器104的DQS信号。目的地CK信号206对应于在已行进穿过由区段174、176、178及180指示的经延长路径后经由CK线124抵达DRAM114的CK信号。目的地DQS信号208对应于经由DQS线150抵达DRAM114的DQS信号。应注意，目的地CK信号及DQS信号可对应于抵达DRAM中的任一者的那些目的地CK信号及DQS信号。显而易见，每一DRAM将具有不同的飞行时间偏斜。在此实例中，经对准DQS信号210对应于经由DQS线150抵达DRAM114的随后发射的经修改DQS信号。
源CK信号202包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲212。脉冲212包含上升缘214及下降缘216。
源DQS信号204包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲218。脉冲218包含上升缘220及下降缘222。
目的地CK信号206包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲224。脉冲224包含上升缘226及下降缘228。
目的地DQS信号208包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲230。脉冲230包含上升缘232及下降缘234。
经对准DQS信号210包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲242。脉冲242包含上升缘244及下降缘246。
在此实例中，CK信号从控制器104到DRAM114的延迟由箭头236图解说明，而DQS信号从控制器104到DRAM114的延迟由箭头238图解说明。DQS延迟小于CK延迟。换句话说，DQS信号比CK信号提前抵达DRAM114。DQS延迟与CK延迟之间的差为飞行时间偏斜，且在此情况下，小于一个时钟循环。
现在知道了飞行时间偏斜，控制器104可调整后续DQS信号使得其与CK信号对准(即，DQS延迟与CK延迟相同)。上述情形展示于经对准DQS信号210中。此处，脉冲230的上升缘232对应于后续DQS信号的脉冲242的上升缘244。脉冲242的上升缘244匹配目的地CK信号206的脉冲224的上升缘226。
在常规写入均衡系统中，分别确定每一DRAM的飞行时间偏斜。接着，分别修改每一DRAM的后续DQS信号以虑及飞行时间偏斜。这是用于在DQS延迟与CK延迟之间的差小于一个时钟循环时通过写入均衡校正飞行时间偏斜的常规方法。
所述常规写入均衡方法不能解决其中DQS信号在CK信号之后抵达的情形。此外，常规写入均衡方法不能解决其中DQS延迟与CK延迟之间的差大于一个时钟循环的情形。
需要一种解决其中DQS信号在CK信号之后抵达的情形的写入均衡系统及方法。此外，需要一种解决其中DQS延迟与CK延迟之间的差大于一个时钟循环的情形的写入均衡系统及方法。
发明内容
本发明的若干方面提供一种解决其中DQS信号在CK信号之后抵达的情形的写入均衡系统及方法。本发明的若干方面另外提供一种解决其中DQS延迟与CK延迟之间的差大于一个时钟循环的情形的写入均衡系统及方法。
本发明的一方面绘制为一种供与DRAM一起使用的系统。所述系统包含DQS信号产生部分、时钟信号产生部分、延迟确定部分、调整部分及控制部分。所述DQS信号产生部分可在第一时间将DQS信号提供到所述DRAM。所述时钟信号产生部分可将时钟信号提供到所述DRAM。所述延迟确定部分可从所述DRAM接收延迟信号且可基于所述所接收信号而产生延迟值。所述调整部分可基于所述延迟值而产生调整值。所述DQS信号产生部分可将第二DQS信号提供到所述DRAM。所述控制部分可发指令给所述DQS信号产生部分以基于所述调整值而在第二时间提供所述第二DQS信号，其中所述延迟信号对应于所述DRAM在接收所述时钟信号之前已接收到所述DQS信号。
本发明的另一方面绘制为一种供与DRAM一起使用的系统，其中所述系统包含DQS信号产生部分、时钟信号产生部分、DQ部分、延迟确定部分、调整部分及控制部分。所述DQS信号产生部分可在第一时间周期内将第一DQS信号提供到所述DRAM且可在第二时间周期内将第二DQS信号提供到所述DRAM。所述时钟信号产生部分可将时钟信号提供到所述DRAM。所述DQ部分可在第三时间周期期间将第一DQ数据提供到所述DRAM且可在第四时间周期期间将第二DQ数据提供到所述DRAM。所述延迟确定部分可在所述第四时间周期之后从所述DRAM读取数据且可基于所述所接收数据而产生延迟值。所述调整部分可基于所述延迟值而产生调整值。所述DQS信号产生部分可将第三DQS信号提供到所述DRAM。所述控制部分可发指令给所述DQS信号产生部分以基于所述调整值而在第三时间提供所述第三DQS信号。
本发明的额外优点及新颖特征在随后说明中部分地予以陈述，且部分地将在检查以下内容后为所属领域的技术人员显而易见，或可通过本发明的实践而获知。借助于所附权利要求书中所特别指出的仪器及组合实现并获得本发明的优点。
附图说明
并入本说明书中并形成本说明书的一部分的所附图式图解说明了本发明的示范性实施例，并与本说明一起用以解释本发明的原理。在图式中：
图1图解说明实例性常规DRAM电路；
图2图解说明提供到图1的DRAM中的一者的实例性时钟信号及DQS信号；
图3图解说明根据本发明的若干方面的实例性DRAM电路；
图4图解说明在针对大于一个时钟循环的飞行时间偏斜进行写入均衡时提供到图3的DRAM的实例性时钟信号及DQS信号；
图5图解说明在针对负飞行时间偏斜进行写入均衡时提供到图3的DRAM的实例性时钟信号及DQS信号；
图6图解说明图3的实例性控制器的详细视图；
图7图解说明根据本发明的若干方面的用于校正DRAM中的飞行时间偏斜的两阶段写入均衡方法的第一阶段；
图8图解说明DQS信号与CK信号的对准情境；
图9图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM的第一写入序列；
图10图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内参考图9所论述的DRAM的第二写入序列；
图11图解说明图3的控制器的实例的另一详细视图；
图12图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内参考图11所论述的DRAM的第二写入序列；
图13图解说明图3的控制器的实例的另一详细视图；
图14图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内参考图13所论述的DRAM的第二写入序列；
图15图解说明图3控制器的实例的另一详细视图；
图16图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内参考图15所论述的DRAM的第二写入序列；
图17图解说明图3的控制器的实例的详细视图；及
图18图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内上文参考图17所论述的DRAM的第二写入序列。
具体实施方式
根据本发明的若干方面的写入均衡系统及方法使得能够在其中CK信号在DQS信号之后抵达的情形中进行写入均衡。根据本发明的若干方面的写入均衡系统及方法另外使得能够在其中DQS信号在CK信号之后抵达(负飞行时间偏斜)的情形中且在其中DQS延迟与CK延迟之间的差大于一个时钟循环(大于一个时钟循环的飞行时间偏斜)的情形中进行写入均衡。
根据本发明的若干方面的写入均衡系统及方法提供两阶段均衡。
在第一阶段中，确定DQS上升缘与CK上升缘之间的绝对偏斜。在实例性实施例中，通过使多个DQS脉冲步进以识别DRAM的设置及保持窗以定位CK脉冲的上升缘而执行此阶段。
在第二阶段中，确定在第一阶段中使哪一CK脉冲与DQS脉冲对准且接着执行写入均衡以对准DQS上升缘与正确CK上升缘。在实例性实施例中，在第一时间周期期间将一系列数据值相继写入到DRAM中。接着在第二时间周期期间将交替数据值写入到DRAM中。从DRAM读取的所产生数据将准确地指示飞行时间偏斜是否为负的(CK信号比DQS信号落后大于一时钟循环)、CK与DQS信号是否对准(不存在飞行时间偏斜)或正飞行时间偏斜的量(DQS信号比CK信号落后多少个循环)。
现在将参考图3到14描述根据本发明的若干方面。
图3图解说明根据本发明的若干方面的实例性SDRAM电路300。
如图中所图解说明，SDRAM电路300包含DIMM302及控制器304。DIMM302包含DRAM106、108、110、112、114、116、118及120。
SDRAM电路300具有CK线124，CK线124包含图1的SDRAM电路100的指示为区段174、176、178、180、182、184及186的经延长路径长度以及终端188。SDRAM电路300具有图1的SDRAM电路100的DQS线142、144、146、148、150、152、154及156。SDRAM电路300具有图1的SDRAM电路100的DQ线126、128、130、132、134、136、138及140。SDRAM电路300另外经布置以经由线122从处理器(未展示)接收指令。
与图1的SDRAM电路100相比，SDRAM电路300的控制器304分别经由DM线(由虚点箭头指示)306、308、310、312、314、316、318及320将DM信号提供到DRAM106、108、110、112、114、116、118及120中的每一者。
下文将更详细地论述DM线的功能。一般来说，提供于DM线306、308、310、312、314、316、318及320上的数据用作数据掩码。数据将在于DRAM处检测到DQS上升或下降缘时写入到所述DRAM。当DM线上的数据为1’b1时，数据被屏蔽且不向DRAM中进行任何写入。当DM线上的数据为1’b0，DQ线上的数据被写入到DRAM。此处，1’b0指示低信号且1’b1表示高信号，其中存在于二进制中表达为1的1位变量。
现在将参考图4进一步论述用以补偿大于一个时钟循环的飞行时间偏斜的根据本发明的一方面的写入均衡。
图4图解说明在针对大于一个时钟循环的飞行时间偏斜进行写入均衡时提供到图3的DRAM112的实例性时钟信号及DQS信号。如较早所提及，将针对每一DRAM执行写入均衡。出于简洁的目的，仅针对DRAM112提供本文中所论述的实例性写入均衡。
图4包含源CK信号402、源DQS信号404、目的地CK信号406、目的地DQS信号408、经对准DQS信号410及经对准DQS信号412。
源CK信号402对应于在已行进穿过由区段174、176及178指示的经延长路径之后经由CK线124离开控制器304的CK信号。源DQS信号404对应于经由DQS线148离开控制器304的DQS信号。目的地CK信号406对应于在已行进穿过由区段174、176及178指示的经延长路径之后经由CK线124抵达DRAM112的CK信号。目的地DQS信号408对应于经由DQS线148抵达DRAM112的DQS信号。经对准DQS信号410对应于经由DQS线148抵达DRAM112的借助第一对准阶段修改的随后发射的DQS信号。经对准DQS信号412对应于经由DQS线148抵达DRAM112的借助第二对准阶段修改的另一随后发射的DQS信号。
源CK信号402包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲414。脉冲414包含上升缘416及下降缘418。
源DQS信号404包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲420。脉冲420包含上升缘422及下降缘424。
目的地CK信号406包含多个脉冲，这些脉冲中的代表性脉冲包含脉冲426及脉冲428。脉冲426包含上升缘430及下降缘432。脉冲428包含上升缘434及下降缘436。
目的地DQS信号408包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲438。脉冲438包含上升缘440及下降缘442。
经对准DQS信号410包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲444。脉冲444包含上升缘446及下降缘448。
经对准DQS信号412包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲458。脉冲458包含上升缘460及下降缘462。
在此实例中，CK信号从控制器104到DRAM112的延迟由箭头454图解说明，而DQS信号从控制器304到DRAM112的延迟由箭头450图解说明。如双箭头456所展示，此飞行时间偏斜大于一个时钟循环。换句话说，DQS信号比CK信号提前大于一个时钟循环抵达DRAM112。
既然已知飞行时间偏斜，那么控制器304可调整后续DQS信号使得脉冲与来自CK信号的脉冲对准。上述情形展示于经对准DQS信号410中。此处，脉冲438的上升缘440对应于后续DQS信号的脉冲444的上升缘446。然而，在此情况下，由于飞行时间偏斜大于一个循环，因此脉冲444的上升缘446匹配目的地CK信号406的脉冲426的上升缘430。脉冲426为错误脉冲。DQS脉冲应与脉冲428匹配。
既然DQS脉冲与CK脉冲对准，那么根据本发明的若干方面，控制器304可调整后续DQS信号使得其与CK信号对准(即，DQS延迟与CK延迟相同)。上述情形展示于经对准DQS信号412中。此处，脉冲444的上升缘446对应于后续DQS信号的脉冲458的上升缘460。此外，后续DQS信号的脉冲458的上升缘460与脉冲428的上升缘434对准。因此，后续DQS信号与时钟信号对准。
经对准DQS信号410对应于其中确定DQS信号408的上升缘440与CK信号406的上升缘430之间的绝对偏斜的第一阶段。经对准DQS信号412对应于其中使DQS脉冲与正确CK脉冲对准的第二阶段。在此实例中，使DQS信号410的上升缘460与CK信号406的上升缘434对准。
在此实例中，飞行时间偏斜大于一个时钟循环。本发明的若干方面可针对其中飞行时间偏斜达三个时钟循环的情形进行写入均衡。此外，本发明的若干方面可针对其中飞行时间偏斜为负的情形进行写入均衡。
现在将参考图5进一步论述用以补偿负飞行时间偏斜的根据本发明的一方面的写入均衡。
图5图解说明在针对负飞行时间偏斜进行写入均衡时提供到图3的DRAM112的实例性时钟信号及DQS信号。如较早所提及，将针对每一DRAM执行写入均衡。出于简洁的目的，仅针对DRAM112提供本文中所论述的实例性写入均衡。
图5包含源CK信号502、源DQS信号504、目的地CK信号506、目的地DQS信号508及经对准DQS信号510。
源CK信号502对应于在已行进穿过由区段174、176及178指示的经延长路径之后经由CK线124离开DRAM112的CK信号。源DQS信号504对应于经由DQS线148离开控制器304的DQS信号。目的地CK信号506对应于在已行进穿过由区段174、176及178指示的经延长路径之后经由CK线124抵达DRAM112的CK信号。目的地DQS信号508对应于经由DQS线148抵达DRAM112的DQS信号。经对准DQS信号510对应于经由DQS线148抵达DRAM112的随后发射的DQS信号。
源CK信号502包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲512。脉冲512包含上升缘514及下降缘516。
源DQS信号504包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲518。脉冲518包含上升缘520及下降缘522。
目的地CK信号506包含多个脉冲，这些脉冲中的代表性脉冲包含脉冲524及脉冲526。脉冲524包含上升缘528及下降缘530。脉冲526包含上升缘532及下降缘534。
目的地DQS信号508包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲536。脉冲536包含上升缘538及下降缘540。
经对准DQS信号510包含多个脉冲，这些脉冲中的一代表性脉冲指示为脉冲548。脉冲548包含上升缘550及下降缘552。
在此实例中，CK信号从DRAM110到DRAM112的延迟由箭头542图解说明，而DQS信号从控制器304到DRAM112的延迟由箭头544图解说明。如双箭头546所展示，此飞行时间偏斜为负的。换句话说，CK信号比DQS信号提前抵达DRAM112。
既然已知飞行时间偏斜，那么根据本发明的若干方面，控制器304可调整后续DQS信号使得其与CK信号对准(即，DQS延迟与CK延迟相同)。上述情形展示于经对准DQS信号510中。此处，脉冲548的上升缘550匹配脉冲526的上升缘532。因此，后续DQS信号与时钟信号对准。
在此实例中，经对准DQS信号410对应于其中确定DQS信号408的上升缘440与CK信号406的上升缘430之间的绝对偏斜的第一阶段。经对准DQS信号412对应于其中使DQS脉冲与正确CK脉冲对准的第二阶段。在此实例中，使DQS信号410的上升缘460与CK信号406的上升缘434对准。
现在将参考图6到14描述使得能够进行用以补偿负飞行时间偏斜及大于一时钟循环的飞行时间偏斜的写入均衡的实例性结构。
图6图解说明图3的控制器304的实例的详细视图。
如图6中所展示，控制器304包含控制部分602、时钟信号产生部分604、DQS信号产生部分606、DQ数据产生部分608、延迟确定部分610及调整部分612。在此实例中，控制部分602、时钟信号产生部分604、DQS信号产生部分606、DQ数据产生部分608、延迟确定部分610及调整部分612为相异元件。然而，在一些实施例中，控制部分602、时钟信号产生部分604、DQS信号产生部分606、DQ数据产生部分608、延迟确定部分610及调整部分612中的至少两者可组合为单一元件。在其它实施例中，控制部分602、时钟信号产生部分604、DQS信号产生部分606、DQ数据产生部分608、延迟确定部分610及调整部分612中的至少一者可实施为其中存储有用于载运或其上存储有计算机可执行指令或数据结构的非暂时性有形计算机可读媒体的计算机。此些非暂时性有形计算机可读媒体可为可由通用或专用计算机存取的任何可用媒体。非暂时性有形计算机可读媒体的非限制性实例包含物理存储装置及/或存储器媒体(例如RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置)或者可用于以计算机可执行指令或数据结构的形式载运或存储所要程序代码构件且可由通用或专用计算机存取的任何其它媒体。当经由网络或另一通信连接(硬连线、无线或者硬连线或无线的组合)将信息传送或提供到计算机时，所述计算机将所述连接恰当地视为计算机可读媒体。因此，任何此类连接恰当地称为非暂时性有形计算机可读媒体。以上内容的组合也应包含于非暂时性有形计算机可读媒体的范围内。
控制部分602经布置以经由信号线122从处理器(未展示)接收指令。因此，处理器可在SDRAM电路300内存储及检索数据。然而，在可执行存储及检索之前，必须校准DIMM302，这是本文中的论述的基础。如此，将不关于处理器经由信号线122存储及检索数据进行进一步论述。
控制部分602可操作以经由信号618发指令给DQS信号产生部分606、经由信号614发指令给时钟信号产生部分604且经由信号616发指令给DQ数据产生部分608。控制部分602可另外操作以分别经由DM线306、308、310、312、314、316、318及320将DM信号提供到DRAM106、108、110、112、114、116、118及120中的每一者。
时钟信号产生部分604可操作以经由CK线124将时钟(CK)信号提供到DRAM106，其中CK信号基于来自控制部分602的信号614。
DQ数据产生部分608可操作以分别经由DQ线126、128、130、132、134、136、138及140将DQ数据提供到DRAM106、108、110、112、114、116、118及120中的每一者，其中DQ数据基于来自控制部分602的信号616。
DQS信号产生部分606可操作以分别经由DQS线142、144、146、148、150、152、154及156将DQS信号提供到DRAM106、108、110、112、114、116、118及120中的每一者，其中每一DQS信号基于来自控制部分602的信号618。
延迟确定部分610可操作以分别经由DQ线126、128、130、132、134、136、138及140从DRAM106、108、110、112、114、116、118及120中的每一者读取数据。延迟确定部分610可另外操作以基于所读取数据而产生延迟值。延迟确定部分610可另外操作以经由信号620将延迟值提供到调整部分612。
DQ数据产生部分608及延迟确定部分610共享DQ线126、128、130、132、134、136、138及140。为了简化论述，将连接网络展示为虚线框624。在此实例中，DW数据产生部分608能够经由DQ线126、128、130、132、134、136、138及140向DRAM写入，而延迟确定部分610能够经由DQ线126、128、130、132、134、136、138及140从DRAM读取数据。
调整部分612可操作以基于延迟值将调整值提供到控制部分602。
返回图3，控制器304可独立地控制每一DRAM以便校准DIMM302。为了简化论述，将描述用以调整与DRAM114、116、118及120相关联的飞行时间偏斜的写入均衡的实例。然而，应注意，将针对每一DRAM执行类似写入均衡方法。
现在，将论述用以调整与DRAM112相关联的飞行时间偏斜的写入均衡。因此，返回图6，将使用DQ线132、DQS线148及DM线312(各自用虚线矩形指示)来描述用于DRAM112的写入均衡。
如先前所提及，本发明的一方面绘制为两阶段写入均衡系统及方法。在第一阶段中，确定DQS上升缘与CK上升缘之间的绝对偏斜。将参考图7更详细地描述上述情形。
图7图解说明根据本发明的若干方面的用于校正DRAM112中的飞行时间偏斜的两阶段写入均衡方法的第一阶段。
图7包含由CK线124提供的CK信号702(在已行进穿过由区段174、176及178指示的经延长路径之后)及各自由DQS线148提供的多个DQS信号706、708、710、712、714、716、718、720、722、724、726及728。CK信号702包含上升缘704。DQS信号706、708、710、712、714、716、718、720、722、724、726及728各自分别具有对应上升缘730、732、734、736、738、740、742、744、746、748、750及752。
每一DRAM具有与设置及保持相关联的不确定性窗。阴影区域754表示与DRAM112相关联的不确定性窗。阴影区域754包含设置窗756及保持窗758。
按照JEDEC(联合电子装置工程委员会)规范，设置窗756为从上升CK脉冲跨越上升DQS脉冲的写入均衡设置时间窗及从上升DQS脉冲跨越上升CK脉冲的写入均衡保持时间窗。
上升缘704安置于设置窗756与保持窗758的中间。因此，上升缘704的位置可通过确定设置窗756的开始与保持窗758的结束的中间的位置为上升缘704的位置而找出。根据本发明的一方面，使用多个步进式DQS信号来通过确定设置窗756的开始与保持窗758的结束的中间的位置为上升缘704的位置而定位上升缘704。
返回图6，第一控制部分602经由信号614发指令给时钟信号产生部分604以提供CK信号。CK信号将在已行进穿过由区段174、176及178指示的经延长路径之后最终经由CK线124抵达DRAM112。DRAM112接收CK信号作为如图7中所展示的CK信号702。
再次返回图6，控制部分602另外经由信号618发指令给DQS信号产生部分606以在DQS线148上将DQS信号提供到DRAM112。在此实例中，DRAM112在DQS线148上接收的DQS信号为如图7中所展示的DQS信号706。
在此情况下，CK信号702在DQS信号706的上升缘730处并不高。延迟确定部分610检查经由DQ线132来自DRAM112的反馈。在此情况下，延迟确定部分610将读取二进制零。二进制零经由信号620、调整部分612及信号622传递至控制部分602。
在此第一阶段中，不将均衡数据写入到存储器中。目标为移除CK信号与DQS信号之间的绝对偏斜。因此，当在对应于上升缘730的时间处对DRAM112进行取样时，CK702将为低的，使得经取样数据将为0。目的为对准DQS信号的上升缘与CK信号的上升缘(即，CK信号702的0→1转变，其为上升缘704)。
一旦存在CK信号的上升缘与DQS信号的上升缘的对准，便将确定DQS信号的上升缘是否与正确CK信号的上升缘对准。如稍后将论述，将通过经由两个写入序列将数据写入到DRAM中而执行上述情形。
DRAM112将提供DQS信号相对于CK信号的反馈。如果上升缘730与设置窗756及保持窗758内的某一点对准，那么反馈或延迟信号将为亚稳定0或1。
在此点处，控制部分602将在反馈中获得稳定0。因此，控制部分602能够确定上升缘730在设置窗756之前。然而，控制部分602不能确定上升缘在设置窗756之前的量。出于此原因，控制部分602不能找出设置窗756的开始。为找出设置窗756的开始，控制部分602将使DQS信号步进。
更明确地说，返回图6，控制部分602再次经由信号614发指令给时钟信号产生部分604以将如图7中所展示的CK信号702提供到DRAM112。控制部分602另外经由信号618发指令给DQS信号产生部分606以在DQS线148上将DQS信号提供到DRAM112。现在，在此实例中，DRAM112在DQS线148上接收的DQS信号为如图7中所展示的DQS信号708。
在此情况下，CK信号702在DQS信号708的上升缘732处并不高。类似于上文的论述，参考DQS信号706，在此情况下，控制部分602能够确定上升缘732在设置窗756之前。接着重复所述过程。
返回图6，控制部分602再次经由信号614发指令给时钟信号产生部分604以将如图7中所展示的CK信号702提供到DRAM112。控制部分602另外经由信号618发指令给DQS信号产生部分606以在DQS线148上将DQS信号提供到DRAM112。现在，在此实例中，DRAM112在DQS线148上接收的DQS信号为如图7中所展示的DQS信号710。
在此情况下，上升缘734与设置窗756对准，设置窗756那时已由延迟确定部分610经由来自DRAM112的反馈检测到。当在反馈中检测到一系列零后续接着“1”时，其将被视为设置窗756的开始。可对将在“1”之前检测的零的数目重新编程。在此情况下，控制部分602能够确定上升缘734在设置窗756及保持窗758内的某处对准。然而，控制部分602不能确定上升缘734在设置窗756及保持窗758内的哪一点处对准。为找出设置窗756及保持窗758的大小，再次重复所述过程。
返回图6，DQS信号726、DQ信号及CK信号702继续发送到DRAM112。从所述DRAM读取所产生值。如图7中所展示，控制部分602能够确定分别对应于DQS信号712、714、716、718、720、722及724的上升缘736、738、740、742、744、746及748在设置窗756及保持窗758内的某处对准。
返回图6，DQS信号728、DQ信号及CK信号702再次发送到DRAM112。从所述DRAM读取所产生值。在此情况下，如图7中所展示，CK信号702在DQS信号728的上升缘752处为高的。相继高值指示保持窗758的结束。
控制部分接着能够确定设置窗756一定在上升缘732之后的某一时间开始且保持窗758一定在上升缘750之前的某一时间结束。因此，CK信号702的上升缘704很可能在上升缘732与上升缘750中间附近。如图7中所展示，CK信号702的上升缘704在上升缘732与上升缘750中间。
在任何情况下，只要DQS信号的上升缘在设置窗或保持窗内，DQS信号就可与CK信号“恰当地对准”。上述情形展示于图8中。
图8图解说明DQS信号与CK信号的对准情境。
如图中所展示，图8包含CK信号702、DQS信号714、DQS信号802及DQS信号742。DQS信号802由DQS线148提供且包含上升缘804。
在一种情形中，DQS信号714的上升缘716与设置窗756的开始对准，如虚线806所指示。在另一情形中，DQS信号802的上升缘804与CK信号702的上升缘704对准，如虚线808所指示。在另一情形中，DQS信号742的上升缘744与保持窗758的结束对准，如虚线810所指示。返回图7，显而易见，DQS信号710、712、714、716、718、720、722及724中的任一者将视为与CK信号702恰当地对准。
既然控制部分602已确定如何对准DQS脉冲的上升缘与CK脉冲的正确上升缘，那么其必须确定使用哪一CK脉冲。这是根据本发明的若干方面的写入均衡的第二阶段。此第二阶段实际上包含将参考图9到18更详细地描述的两个数据写入序列。
图9图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM112的第一写入序列。同样，应注意，将针对DIMM302中的每一DRAM执行此第一写入序列。然而，出于简洁的目的，将仅论述用于DRAM112的序列。
另外参考图3，图9包含经由CK线124提供到DRAM112的CK信号902(在已行进穿过由区段174、176及178指示的经延长路径之后)、命令信号904、经由DM线312提供到DRAM112的DM信号906、经由DQ线132提供到DRAM112的DQ信号908及经由DQS线148提供到DRAM112的DQS信号910。
命令线904对应于与信号线122相关联的如处理器(未展示)所发指令而用于写入或检索数据的命令。然而，在可执行存储及检索之前，必须校准DIMM302。
在写入均衡的第二阶段期间，使用命令线来将写入及读取命令发布到相应DRAM。如将描述，在写入均衡的第二阶段中，将数据两次写入到相应DRAM且一次往回读取。因此，在第二阶段写入均衡期间，将发布两个写入命令及一个读取命令。这些命令可从SDRAM电路300外部发布或可在控制器304内产生。在其中从SDRAM电路300外部发布所述命令的情况下，控制器304可在其内包含额外处理器以提出此些外部命令。在参考图9到10所描述的此实例中，仅展示写入命令且未展示读取命令。出于此原因，命令线904为低的。
DM信号906包含由边缘912及边缘914定边界的下降区域。DQ信号908包含由边缘916及边缘918定边界的区域。DQS信号910包含多个脉冲，所述多个脉冲包含脉冲924、脉冲926、脉冲928及脉冲930。
返回图6，在此写入序列中，DQ信号908由DQ数据产生部分608提供。在此实例中，令DQ信号908为数据“FF”。DQ数据产生部分608在充分数目个时钟循环(举例来说，如在图9中展示为边缘916与边缘918之间的距离)内将数据提供到DRAM112。在此经延长周期内提供数据确保即使通过上文参考图9所论述的第一写入序列，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM112。
参考图6，DQS信号910由DQS信号产生部分606提供。类似于DQ数据，DQS信号产生部分606在充分数目个时钟循环内将DQS信号910提供到DRAM112。在此实例中，在与DQ信号908相同的周期内提供DQS信号910。在此经延长周期内提供数据确保即使通过上文参考图9所论述的第一写入序列，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM112。
参考图6，DM信号906由控制部分602提供。同样，控制部分602在充分数目个时钟循环内将DM信号906提供到DRAM112。在此实例中，在与DQ信号908相同的周期内提供DM信号906。在此经延长周期内提供数据确保即使通过上文参考图9所论述的第一写入序列，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM112。
借助此布置，DQ信号908内的DQ数据FF基本上是“在”DRAM112的“门口等候”。DM信号906充当用于DRAM112的数据掩码。只要DRAM112未被DM信号906屏蔽，DQS信号910就启动DRAM112以写入由DQ信号908提供的数据。以此方式，DRAM112写入DQ数据FF，此在由双箭头920指示的写入延时周期之后发生。DQS信号910的脉冲924、926、928及930的上升及下降缘对应于在数据FF经由DQ信号908提供到DRAM112、DQS脉冲的启动上升缘经由DQS信号910提供到DRAM112、数据掩码经由DM信号906提供到DRAM112时的时间，如图9中所展示。
写入均衡的第一阶段(举例来说，如上文参考图7所论述)确保CK脉冲与DQS脉冲对准。现在，在第二阶段中，DRAM仅检查DQS脉冲的上升及下降缘且相应地捕获数据。DM位将用以屏蔽数据。如果在DQS脉冲的边缘期间将DM位设定为零，那么可用于DQ线上的数据将被写入到DRAM。如果在DQS脉冲的边缘期间将DM位设定为1，那么数据被屏蔽且不在DRAM中进行任何写入或者DRAM保持先前写入的数据。在此实例中，将FF FF FF FF FF FF FF FF的数据串写入到DRAM112中。此时，已将DRAM112初始化。
现在执行第二写入序列以确定飞行时间偏斜是否为负的(CK信号比DQS信号落后大于一时钟循环)、CK与DQS信号是否对准(不存在飞行时间偏斜)或正飞行时间偏斜的量(DQS信号比CK信号落后多少个循环)。
图10图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM112的第二写入序列。在如上文参考图7所论述的第一阶段写入均衡之后，第一写入序列不补偿任何偏斜。第一写入序列为用以确保数据被写入到DRAM以为第二写入序列做准备的方式。
另外参考图3，图10包含经由CK线124提供到DRAM112的CK信号1002(在已行进穿过由区段174、176及178指示的经延长路径之后)、命令信号1004、经由DM线312提供到DRAM112的DM信号1006、经由DQ线132提供到DRAM112的DQ信号1008及经由DQS线148提供到DRAM112的DQS信号1010。
命令信号1004对应于与信号线122相关联的如处理器(未展示)所发指令而用于写入或检索数据的命令。同样，如上文参考图9的命令线904所论述，在写入均衡的第二阶段中，使用命令线来将写入及读取命令发布到相应DRAM。在写入均衡的第二状态中，将数据两次写入到相应DRAM且一次往回读取。因此，在第二阶段写入均衡期间，将发布两个写入命令及一个读取命令。在此实例中，仅展示写入命令且未展示读取命令。出于此原因，命令线1004为低的。
DM信号1006包含由边缘1012及边缘1014定边界的上升非写入区域、由边缘1014及边缘1018定边界的写入区域1016以及由边缘1018及边缘1020定边界的另一非写入区域。DQ信号1008包含由边缘1022及边缘1024定边界的区域。DQS信号1010包含多个脉冲，所述多个脉冲包含脉冲1028、脉冲1030、脉冲1032及脉冲1034。
返回图6，在此写入序列中，DQ信号1008由DQ数据产生部分608提供。在此实例中，令DQ信号1008为数据“00”。DQ数据产生部分608在充分数目个时钟循环(举例来说，如在图10中展示为边缘1022与边缘1024之间的距离)内将数据提供到DRAM112。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM112。
参考图6，DQS信号1010由DQS信号产生部分606提供。类似于DQ数据，DQS信号产生部分606在充分数目个时钟循环内将DQS信号1010提供到DRAM112。在此实例中，在与DQ信号1008相同的周期内提供DQS信号1010。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM112。
在此第二写入序列中，双态切换DM位。单个位的双态切换将最终使得能够确定飞行时间偏斜的类型。在此实例中，参考图6，DM信号1006由控制部分602提供。控制部分602将在DM为低时在于上文参考图9所论述的第一写入序列中确定的写入延时处开始的非屏蔽DM信号1006提供到DRAM112。在此情况下，写入延时由双箭头1026指示。
在对应于DRAM112的写入延时的DQS信号1010的脉冲1028的上升缘处开始，针对DQS信号1010的每一边缘(如由虚线1036、1038、1040、1042、1044、1046、1048及1050展示)双态切换DM信号1006。因此，DM信号1006使得能够在由虚线1036、1040、1044及1048展示的时间内写入来自DQ数据1008的“00”数据。此外，DM信号1006在由虚线1038、1042、1046及1050展示的时间内屏蔽来自DQ数据1008的数据。
借助此布置，DQ信号1008内的DQ数据00基本上是“在”DRAM112的“门口等候”。在DM信号1006为高时屏蔽数据。在由虚线1036、1040、1044及1048展示的时间处，DM信号1006为低的，此意味着数据不被屏蔽。如此，可用于DQ信号1008上的任何数据将被写入到DRAM112。只要DRAM112未被DM信号1006屏蔽，DQS信号1010就启动DRAM112以写入由DQ信号1008提供的数据。以此方式，DRAM112在由虚线1036、1040、1044及1048展示的时间内写入DQ数据00，此在由双箭头1026指示的写入延时周期之后发生。DQS信号1010的脉冲1028、1030、1032及1034的上升缘对应于在数据00经由DQ信号1008提供到DRAM112、DQS脉冲的启动上升缘经由DQS信号1010提供到DRAM112、数据掩码经由DM信号1006提供到DRAM112时的时间。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM112。
在此实例中，先前存储的数据FF在由虚线1038、1042、1046及1050展示的时间内保留于DRAM112中。存储于DRAM112中的最终数据为00FF00FF00FF00FF。
DRAM112中的所存储数据接着由延迟确定部分610经由DQ线132读取。调整部分612确定由于从DRAM112读取的数据不包含任何重复值，因此不存在虑及飞行时间偏斜所需的调整。
现在将论述负飞行时间偏斜的情形。
出于论述的目的，假设DRAM114将具有负飞行时间偏斜。将另外参考图11及12描述用以确定并解决负飞行时间偏斜的本发明的若干方面。
图11图解说明图3的控制器304的实例的详细视图。图11不同于图6，不同之处在于在图11中，将论述用以调整与DRAM114相关联的飞行时间偏斜的写入均衡。因此，如图11中所展示，将使用DQ线134、DQS线150及DM线314(各自用虚线矩形指示)来描述用于DRAM114的写入均衡。
图12图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM114的第二写入序列。出于论述的目的，在此实例中，令DRAM114的飞行时间偏斜为负的，举例来说，如上文参考图5所论述。
另外参考图3，图12包含经由CK线124提供到DRAM114的CK信号1202(在已行进穿过由区段174、176、178及180指示的经延长路径之后)、命令信号1204、经由DM线314提供到DRAM114的DM信号1206、经由DQ线134提供到DRAM114的DQ信号1208及经由DQS线150提供到DRAM114的DQS信号1210。
命令信号1204对应于与信号线122相关联的如处理器(未展示)所发指令而用于写入或检索数据的命令。同样，如上文参考图9的命令线904所论述，在写入均衡的第二阶段中，使用命令线来将写入及读取命令发布到相应DRAM。在写入均衡的第二状态中，将数据两次写入到相应DRAM且一次往回读取。因此，在第二阶段写入均衡期间，将发布两个写入命令及一个读取命令。在此实例中，仅展示写入命令且未展示读取命令。出于此原因，命令线1204为低的。
DM信号1206包含由边缘1212及边缘1214定边界的下降非写入区域、由边缘1214及边缘1218定边界的写入区域1216以及由边缘1218及边缘1220定边界的另一非写入区域。DQ信号1208包含由边缘1222及边缘1224定边界的区域。DQS信号1210包含多个脉冲，所述多个脉冲包含脉冲1228、脉冲1230、脉冲1232及脉冲1234。
参考图11，DQS信号1210由DQS信号产生部分606提供。类似于DQ数据，DQS信号产生部分606在充分数目个时钟循环内将DQS信号1210提供到DRAM114。在此实例中，在与DQ信号1208相同的周期内提供DQS信号1210。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM114。
如上文所论述，在此第二写入序列中，双态切换DM位。在此实例中，参考图11，DM信号1206由控制部分602提供。控制部分602将在DM为低时在于上文参考图9所论述的第一写入序列中确定的写入延时之后开始的非屏蔽DM信号1206提供到DRAM114。在此情况下，写入延时由双箭头1226指示。
在DQS信号1210的脉冲1230的上升缘处开始(此在DRAM114的写入延时之后)，针对DQS信号1210的每一边缘双态切换DM信号1206。因此，DM信号1206使得能够在由虚线1240、1244及1248展示的时间内写入来自DQ数据1208的“00”数据。此外，DM信号1206在由虚线1236、1238、1242、1246及1250展示的时间内屏蔽来自DQ数据1208的数据。
借助此布置，DQ信号1208内的DQ数据00基本上是“在”DRAM114的“门口等候”。在DM信号1206为高时屏蔽数据。在由虚线1240、1244及1248展示的时间处，DM信号1206为低的，此意味着数据不被屏蔽。如此，可用于DQ信号1208上的任何数据将被写入到DRAM114。只要DRAM114未被DM信号1206屏蔽，DQS信号1210就启动DRAM114以写入由DQ信号1208提供的数据。以此方式，DRAM114在由虚线1240、1244及1248展示的时间内写入DQ数据00，此在由双箭头1226指示的写入延时周期之后发生。DQS信号1010的脉冲1230、1232及1234的上升缘对应于在数据00经由DQ信号1208提供到DRAM114、DQS脉冲的启动上升缘经由DQS信号1210提供到DRAM114及数据掩码经由DM信号1206提供到DRAM114时的时间。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM114。
在此实例中，先前存储的数据FF在由虚线1236、1238、1242、1246及1050展示的时间内保留于DRAM114中。存储于DRAM114中的最终数据为FF FF00FF00FF00FF。
DRAM114中的所存储数据接着由延迟确定部分610经由DQ线134读取。调整部分612确定由于从DRAM114读取的数据在数据串的开始中包含重复值FF及FF，那么存在虑及负飞行时间偏斜所需的调整。
因此，针对DRAM114，由DQS信号产生部分606经由DQS线150提供的DQS信号将以上文参考图5所论述的方式与由CK线124从时钟信号产生部分604提供的CK信号对准。
现在将论述一个循环的飞行时间偏斜的情形。
出于论述的目的，假设DRAM116将具有一个循环的飞行时间偏斜。将另外参考图13及14描述用以确定并解决一个循环的飞行时间偏斜的本发明的若干方面。
图13图解说明图3的控制器304的实例的详细视图。图13不同于图11之处在于在图13中，将论述用以调整与DRAM116相关联的飞行时间偏斜的写入均衡。因此，如图13中所展示，将使用DQ线136、DQS线152及DM线316(各自用虚线矩形指示)来描述用于DRAM116的写入均衡。
图14图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM116的第二写入序列。出于论述的目的，在此实例中，令DRAM116的飞行时间偏斜为一个时钟循环，此类似于如上文参考图4所论述的实例。
另外参考图3，图14包含经由CK线124提供到DRAM116的CK信号1402(在已行进穿过由区段174、176、178、180及182指示的经延长路径之后)、命令信号1404、经由DM线316提供到DRAM116的DM信号1406、经由DQ线136提供到DRAM116的DQ信号1408及经由DQS线152提供到DRAM116的DQS信号1410。
命令信号1404对应于与信号线122相关联的如处理器(未展示)所发指令而用于写入或检索数据的命令。同样，如上文参考图9的命令线904所论述，在写入均衡的第二阶段中，使用命令线来将写入及读取命令发布到相应DRAM。在写入均衡的第二状态中，将数据两次写入到相应DRAM且一次往回读取。因此，在第二阶段写入均衡期间，将发布两个写入命令及一个读取命令。在此实例中，仅展示写入命令且未展示读取命令。出于此原因，命令线1404为低的。
DM信号1406包含由边缘1412及边缘1414定边界的下降非写入区域、由边缘1414及边缘1418定边界的写入区域1416以及由边缘1418及边缘1420定边界的另一非写入区域。DQ信号1408包含由边缘1422及边缘1424定边界的区域。DQS信号1410包含多个脉冲，所述多个脉冲包含脉冲1428、脉冲1430、脉冲1432及脉冲1434。
参考图13，DQS信号1408由DQS信号产生部分606提供。类似于DQ数据，DQS信号产生部分606在充分数目个时钟循环内将DQS信号1410提供到DRAM116。在此实例中，在与DQ信号1408相同的周期内提供DQS信号1410。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM116。
如上文所论述，在此第二写入序列中，双态切换DM位。在此实例中，参考图13，DM信号1406由控制部分602提供。控制部分602将在DM为低时恰恰在于上文参考图9所论述的第一写入序列中确定的写入延时之前开始的非屏蔽DM信号1406提供到DRAM116。在此情况下，写入延时由双箭头1426指示。
在边缘1414处开始，针对DQS信号1410的每一边缘双态切换DM信号1406。因此，DM信号1406使得能够在由虚线1436、1440及1444展示的时间内写入来自DQ数据1408的“00”数据。此外，DM信号1406在由虚线1438、1442、1446、1448及1450展示的时间内屏蔽来自DQ数据1408的数据。
借助此布置，DQ信号1408内的DQ数据00基本上是“在”DRAM116的“门口等候”。在DM信号1406为高时屏蔽数据。在由虚线1436、1440及1044展示的时间处，DM信号1406为低的，此意味着数据不被屏蔽。如此，可用于DQ信号1408上的任何数据将被写入到DRAM116。只要DRAM116未被DM信号1406屏蔽，DQS信号1410就启动DRAM116以写入由DQ信号1408提供的数据。以此方式，DRAM116在由虚线1436、1440及1442展示的时间内写入DQ数据00，此在由双箭头1426指示的写入延时周期之后发生。DQS信号1410的脉冲1428、1430及1432的上升缘对应于在数据00经由DQ信号1408提供到DRAM116、DQS脉冲的启动上升缘经由DQS信号1410提供到DRAM116及数据掩码经由DM信号1406提供到DRAM116时的时间。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM116。
在此实例中，先前存储的数据FF在由虚线1438、1442、1446、1448及1450展示的时间内保留于DRAM116中。存储于DRAM116中的最终数据为00FF00FF00FF FFFF。
DRAM116中的所存储数据接着由延迟确定部分610经由DQ线136读取。调整部分612确定由于从DRAM116读取的数据在数据串的结束处包含重复值FF及FF，那么存在虑及一个循环的飞行时间偏斜所需的调整。
因此，针对DRAM116，由DQS信号产生部分606经由DQS线152提供的DQS信号将以类似于上文参考图4所论述的方式的方式与由CK线124从时钟信号产生部分604提供的CK信号对准。
现在将论述两个循环的飞行时间偏斜的情形。
出于论述的目的，假设DRAM118将具有一个循环的飞行时间偏斜。将另外参考图15及16描述用以确定并解决一个循环的飞行时间偏斜的本发明的若干方面。
图15图解说明图3的控制器304的实例的详细视图。图15不同于图13之处在于在图15中，将论述用以调整与DRAM118相关联的飞行时间偏斜的写入均衡。因此，如图15中所展示，将使用DQ线138、DQS线154及DM线318(各自用虚线矩形指示)来描述用于DRAM118的写入均衡。
图15图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM118的第二写入序列。出于论述的目的，在此实例中，令DRAM120的飞行时间偏斜为在两个时钟循环内。
图16图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM118的第二写入序列。出于论述的目的，在此实例中，令DRAM118的飞行时间偏斜为两个时钟循环，此类似于如上文参考图4所论述的实例。
另外参考图3，图16包含经由CK线124提供到DRAM118的CK信号1602(在已行进穿过由区段174、176、178、180、182及184指示的经延长路径之后)、命令信号1604、经由DM线318提供到DRAM118的DM信号1606、经由DQ线138提供到DRAM118的DQ信号1608及经由DQS线154提供到DRAM118的DQS信号1610。
命令信号1604对应于与信号线122相关联的如处理器(未展示)所发指令而用于写入或检索数据的命令。同样，如上文参考图9的命令线904所论述，在写入均衡的第二阶段中，使用命令线来将写入及读取命令发布到相应DRAM。在写入均衡的第二状态中，将数据两次写入到相应DRAM且一次往回读取。因此，在第二阶段写入均衡期间，将发布两个写入命令及一个读取命令。在此实例中，仅展示写入命令且未展示读取命令。出于此原因，命令信号1604为低的。
DM信号1606包含由边缘1612及边缘1614定边界的下降非写入区域、由边缘1614及边缘1618定边界的写入区域1616以及由边缘1618及边缘1620定边界的另一非写入区域。DQ信号1608包含由边缘1622及边缘1624定边界的区域。DQS信号1610包含多个脉冲，所述多个脉冲包含脉冲1628、脉冲1630、脉冲1632及脉冲1634。
参考图15，DQS信号1608由DQS信号产生部分606提供。类似于DQ数据，DQS信号产生部分606在充分数目个时钟循环内将DQS信号1610提供到DRAM118。在此实例中，在与DQ信号1608相同的周期内提供DQS信号1610。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM118。
如上文所论述，在此第二写入序列中，双态切换DM位。在此实例中，参考图15，DM信号1606由控制部分602提供。控制部分602将在DM为低时恰恰在于上文参考图9所论述的第一写入序列中确定的写入延时之前开始的非屏蔽DM信号1606提供到DRAM118。在此情况下，写入延时由双箭头1626指示。
在边缘1614处开始，针对DQS信号1610的每一边缘双态切换DM信号1606。因此，DM信号1606使得能够在由虚线1636及1640展示的时间内写入来自DQ数据1608的“00”数据。此外，DM信号1606在由虚线1638、1642、1644、1646、1648及1650展示的时间内屏蔽来自DQ数据1608的数据。
借助此布置，DQ信号1608内的DQ数据00基本上是“在”DRAM118的“门口等候”。在DM信号1606为高时屏蔽数据。在由虚线1636及1640展示的时间处，DM信号1606为低的，此意味着数据不被屏蔽。如此，可用于DQ信号1608上的任何数据将被写入到DRAM118。只要DRAM118未被DM信号1606屏蔽，DQS信号1610启动DRAM118以写入由DQ信号1608提供的数据。以此方式，DRAM118在由虚线1636及1640指示的时间内写入DQ数据00，此在由双箭头1626指示的写入延时周期之后发生。DQS信号1610的脉冲1628及1630的上升缘对应于在数据00经由DQ信号1608提供到DRAM118、DQS脉冲的启动上升缘经由DQS信号1610提供到DRAM118及数据掩码经由DM信号1606提供到DRAM118时的时间。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM118。
在此实例中，先前存储的数据FF在由虚线1638、1642、1644、1646、1648及1650展示的时间内保留于DRAM118中。存储于DRAM118中的最终数据为00FF00FF FFFF FF FF。
DRAM118中的所存储数据接着由延迟确定部分610经由DQ线136读取。调整部分612确定由于从DRAM118读取的数据在数据串的结束处包含两组重复值FF及FF，那么存在虑及两个循环的飞行时间偏斜所需的调整。
因此，针对DRAM118，由DQS信号产生部分606经由DQS线152提供的DQS信号将以类似于上文参考图4所论述的方式的方式(但针对两个循环)与由CK线124从时钟信号产生部分604提供的CK信号对准。
现在将论述三个循环的飞行时间偏斜的情形。
出于论述的目的，假设DRAM120将具有一个循环的飞行时间偏斜。将另外参考图17及18描述用以确定并解决一个循环的飞行时间偏斜的本发明的若干方面。
图17图解说明图3的控制器304的实例的详细视图。图17不同于图15之处在于在图17中，将论述用以调整与DRAM120相关联的飞行时间偏斜的写入均衡。因此，如图17中所展示，将使用DQ线140、DQS线156及DM线320(各自用虚线矩形指示)来描述用于DRAM120的写入均衡。
图17图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM120的第二写入序列。出于论述的目的，在此实例中，令DRAM120的飞行时间偏斜在三个时钟循环内。
图18图解说明在根据本发明的若干方面的两阶段写入均衡系统及方法的第二阶段内DRAM120的第二写入序列。出于论述的目的，在此实例中，令DRAM120的飞行时间偏斜为三个时钟循环，此类似于如上文参考图4所论述的实例。
另外参考图3，图18包含经由CK线124提供到DRAM120的CK信号1802(在已行进穿过由区段174、176、178、180、182、184及186指示的经延长路径之后)、命令信号1804、经由DM线320提供到DRAM120的DM信号1806、经由DQ线140提供到DRAM120的DQ信号1808及经由DQS线156提供到DRAM120的DQS信号1810。
命令信号1804对应于与信号线122相关联的如处理器(未展示)所发指令而用于写入或检索数据的命令。同样，如上文参考图9的命令线904所论述，在写入均衡的第二阶段中，使用命令线来将写入及读取命令发布到相应DRAM。在写入均衡的第二状态中，将数据两次写入到相应DRAM且一次往回读取。因此，在第二阶段写入均衡期间，将发布两个写入命令及一个读取命令。在此实例中，仅展示写入命令且未展示读取命令。出于此原因，命令信号1804为低的。
DM信号1806包含由边缘1812及边缘1814定边界的下降非写入区域、由边缘1814及边缘1818定边界的写入区域1816以及由边缘1818及边缘1820定边界的另一非写入区域。DQ信号1808包含由边缘1822及边缘1824定边界的区域。DQS信号1810包含多个脉冲，所述多个脉冲包含脉冲1828、脉冲1830、脉冲1832及脉冲1834。
参考图17，DQS信号1808由DQS信号产生部分606提供。类似于DQ数据，DQS信号产生部分606在充分数目个时钟循环内将DQS信号1810提供到DRAM120。在此实例中，在与DQ信号1808相同的周期内提供DQS信号1810。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM120。
如上文所论述，在此第二写入序列中，双态切换DM位。在此实例中，参考图17，DM信号1806由控制部分602提供。控制部分602将在DM为低时恰恰在于上文参考图9所论述的第一写入序列中确定的写入延时之前开始的非屏蔽DM信号1806提供到DRAM120。在此情况下，写入延时由双箭头1826指示。
在边缘1814处开始，针对DQS信号1810的每一边缘双态切换DM信号1806。因此，DM信号1806使得能够在由虚线1836展示的时间内写入来自DQ数据1808的“00”数据。此外，DM信号1806在由虚线1838、1840、1842、1844、1846、1848及1850展示的时间内屏蔽来自DQ数据1808的数据。
借助此布置，DQ信号1808内的DQ数据00基本上是“在”DRAM120的“门口等候”。在DM信号1806为高时屏蔽数据。在由虚线1836展示的时间处，DM信号1806为低的，此意味着数据不被屏蔽。如此，可用于DQ信号1808上的任何数据将被写入到DRAM120。只要DRAM120未被DM信号1806屏蔽，DQS信号1810就启动DRAM120以写入由DQ信号1808提供的数据。以此方式，DRAM120在由虚线1836展示的时间内写入DQ数据00，此在由双箭头1826指示的写入延时周期之后发生。DQS信号1810的脉冲1828的上升缘对应于在数据00经由DQ信号1808提供到DRAM120、DQS脉冲的启动上升缘经由DQS信号1810提供到DRAM120及数据掩码经由DM信号1806提供到DRAM120时的时间。在此经延长周期内提供数据确保即使通过上文参考图7所论述的第一写入均衡阶段，未使DQS信号与正确CK信号对准，数据仍将被写入到DRAM120。
在此实例中，先前存储的数据FF在由虚线1838、1840、1842、1844、1846、1848及1850展示的时间内保留于DRAM120中。存储于DRAM120中的最终数据为00FF FFFF FF FF FF FF。
DRAM120中的所存储数据接着由延迟确定部分610经由DQ线136读取。调整部分612确定由于从DRAM120读取的数据在数据串的结束处包含三组重复值FF及FF，那么存在虑及三个循环的飞行时间偏斜所需的调整。
因此，针对DRAM120，由DQS信号产生部分606经由DQS线152提供的DQS信号将以类似于上文参考图4所论述的方式的方式(但针对三个循环)与由CK线124从时钟信号产生部分604提供的CK信号对准。
常规写入均衡方法不能解决其中DQS信号在CK信号之后抵达的情形。此外，常规写入均衡方法不能解决其中DQS延迟与CK延迟之间的差大于一个时钟循环的情形。
根据本发明的若干方面的写入均衡系统及方法使得能够在以下情形中进行写入均衡：飞行时间偏斜达一个时钟循环；飞行时间偏斜为负的；及飞行时间偏斜大于一个时钟循环。
根据本发明的若干方面的写入均衡系统及方法提供两阶段均衡。
在第一阶段中，确定DQS上升缘与CK上升缘之间的绝对偏斜。在第二阶段中，确定在第一阶段中使哪一CK脉冲与DQS脉冲对准且接着执行写入均衡以对准DQS上升缘与正确CK上升缘。
在实例性实施例中，控制器304包含DQS信号产生部分606、时钟信号产生部分604、延迟确定部分610、调整部分612及控制部分602。DQS信号产生部分606在第一时间将DQS信号(举例来说，如展示为图5中的目的地DQS信号508)提供到DRAM。时钟信号产生部分604将时钟信号提供到DRAM。延迟确定部分可操作以从DRAM接收延迟信号且基于所接收信号产生而延迟值。上文(举例来说)参考图6中的读取信号132论述此情形，且其中调整值对应于信号620中的延迟值。调整部分612基于延迟值产生调整值。举例来说，来自调整部分612的调整值可向控制部分602指示由于一个时钟脉冲，飞行时间偏斜为负的或者由于两个或三个时钟脉冲为零或1。DQS信号产生部分606还将第二DQS信号(举例来说，如展示为图5中的经对准DQS信号510)提供到DRAM。控制部分602发指令给DQS信号产生部分606(举例来说，经由信号618)以基于调整值而在第二时间提供第二DQS信号。最终，延迟信号对应于DRAM在接收时钟信号之前已接收到DQS信号，此意味着飞行时间偏斜为负的。
出于图解及说明的目的已呈现对本发明的各种优选实施例的前述说明。其并不打算为穷尽性的或将本发明限于所揭示的精确形式，且显然鉴于以上教示内容可做出许多修改及变化形式。选择并描述上文所描述的实例性实施例以便最好地解释本发明的原理及其实际应用，以借此使得所属领域的技术人员能够在各种实施例中并借助适合于所预期的特定使用的各种修改最好地利用本发明。打算由所附权利要求书来定义本发明的范围。

Claims (14)

1.一种供与DRAM一起使用的系统，所述系统包括：
DQS信号产生部分，其可操作以在第一时间将DQS信号提供到所述DRAM；
时钟信号产生部分，其可操作以将时钟信号提供到所述DRAM；
延迟确定部分，其可操作以从所述DRAM接收延迟信号且基于所述所接收信号而产生延迟值；
调整部分，其可操作以基于所述延迟值而产生调整值；以及
控制部分，
其中所述DQS信号产生部分可操作以将第二DQS信号提供到所述DRAM，
其中所述控制部分可操作以发指令给所述DQS信号产生部分以基于所述调整值而在第二时间提供所述第二DQS信号，且
其中所述延迟信号对应于所述DRAM在接收所述时钟信号之前已接收到所述DQS信号。
2.一种供与DRAM一起使用的系统，所述系统包括：
DQS信号产生部分，其可操作以在第一时间周期内将第一DQS信号提供到所述DRAM且在第二时间周期内将第二DQS信号提供到所述DRAM；
时钟信号产生部分，其可操作以将时钟信号提供到所述DRAM；
DQ数据产生部分，其可操作以在第三时间周期期间将第一DQ数据提供到所述DRAM且在第四时间周期期间将第二DQ数据提供到所述DRAM；
延迟确定部分，其可操作以在所述第四时间周期之后从所述DRAM读取数据且基于所述所接收数据而产生延迟值；
调整部分，其可操作以基于所述延迟值而产生调整值；以及
控制部分，
其中所述DQS信号产生部分可操作以将第三DQS信号提供到所述DRAM，
其中所述控制部分可操作以发指令给所述DQS信号产生部分以基于所述调整值而在第三时间提供所述第三DQS信号。
3.根据权利要求2所述的系统，其中所述控制部分可操作以发指令给所述DQS信号产生部分以在所述第三时间周期期间将所述第一DQ数据提供到所述DRAM作为在所述时钟信号的多个时钟循环内具有第一值的单个位以便将各自具有所述第一值的位的串存储到所述DRAM中。
4.根据权利要求3所述的系统，其中所述控制部分可操作以发指令给所述DQS信号产生部分以在所述第四时间周期期间将所述第二DQ数据提供到所述DRAM作为在所述时钟信号的所述多个时钟循环中的交替时钟循环中具有第二值的单个位以便通过用所述第二值重写所述位串的交替位而将第二位串存储到所述DRAM中。
5.根据权利要求4所述的系统，
其中所述延迟确定部分可操作以在所述第四时间周期之后从所述DRAM读取数据作为所述第二位串，
其中所述延迟确定部分可操作以在所述第二位串不包含所述第一值的任何相继位时将所述延迟值产生为零延迟值，
其中所述调整部分可操作以在所述延迟值为所述零延迟值时将所述调整值产生为零调整值，且
其中所述零调整值指示在所述DRAM处所述第一DQS信号与所述时钟信号恰当地对准。
6.根据权利要求4所述的系统，
其中所述延迟确定部分可操作以在所述第四时间周期之后从所述DRAM读取数据作为所述第二位串，
其中所述延迟确定部分可操作以在所述第二位串的前两个相继位具有所述第一值时将所述延迟值产生为负延迟值，
其中所述调整部分可操作以在所述延迟值为所述负延迟值时将所述调整值产生为负调整值，且
其中所述负调整值指示在所述DRAM处所述第一DQS信号领先于所述时钟信号。
7.根据权利要求4所述的系统，
其中所述延迟确定部分可操作以在所述第四时间周期之后从所述DRAM读取数据作为所述第二位串，
其中所述延迟确定部分可操作以在所述第二位串的最后两个相继位具有所述第一值时将所述延迟值产生为正延迟值，
其中所述调整部分可操作以在所述延迟值为所述正延迟值时将所述调整值产生为正调整值，且
其中所述正调整值指示在所述DRAM处所述时钟信号领先于所述DQS信号。
8.一种针对飞行时间偏斜校准DRAM的方法，所述方法包括：
经由DQS信号产生部分在第一时间将DQS信号提供到所述DRAM；
经由时钟信号产生部分将时钟信号提供到所述DRAM；
经由延迟确定部分从所述DRAM接收延迟信号；
经由所述延迟确定部分基于所述所接收信号而产生延迟值；
经由调整部分基于所述延迟值而产生调整值；
经由所述DQS信号产生部分将第二DQS信号提供到所述DRAM；以及
经由控制部分发指令给所述DQS信号产生部分以基于所述调整值而在第二时间提供所述第二DQS信号，
其中所述延迟信号对应于所述DRAM在接收所述时钟信号之前已接收到所述DQS信号。
9.一种针对飞行时间偏斜校准DRAM的方法，所述方法包括：
经由DQS信号产生部分在第一时间周期内将第一DQS信号提供到所述DRAM；
经由所述DQS信号产生部分在第二时间周期内将第二DQS信号提供到所述DRAM；
经由时钟信号产生部分将时钟信号提供到所述DRAM；
经由DQ数据产生部分在第三时间周期期间将第一DQ数据提供到所述DRAM；
经由所述DQ数据产生部分在第四时间周期期间将第二DQ数据提供到所述DRAM；
经由延迟确定部分在所述第四时间周期之后从所述DRAM读取数据；
经由所述延迟确定部分基于所述所接收数据而产生延迟值；
经由调整部分基于所述延迟值而产生调整值；
经由所述DQS信号产生部分将第三DQS信号提供到所述DRAM；以及
经由控制部分发指令给所述DQS信号产生部分以基于所述调整值而在第三时间提供所述第三DQS信号。
10.根据权利要求9所述的方法，其中所述经由控制部分发指令给所述DQS信号产生部分以基于所述调整值而在第三时间提供所述第三DQS信号包括：经由所述控制部分发指令给所述DQS信号产生部分以提供所述第三DQS信号作为在所述时钟信号的多个时钟循环内具有第一值的单个位以便将各自具有所述第一值的位的串存储到所述DRAM中。
11.根据权利要求10所述的方法，其中所述经由控制部分发指令给所述DQS信号产生部分以基于所述调整值而在第三时间提供所述第三DQS信号包括：经由所述控制部分发指令给所述DQS信号产生部分以提供所述第三DQS信号作为在所述时钟信号的所述多个时钟循环中的交替时钟循环中具有第二值的单个位以便通过用所述第二值重写所述位串的交替位而将第二位串存储到所述DRAM中。
12.根据权利要求11所述的方法，
其中所述经由延迟确定部分在所述第四时间周期之后从所述DRAM读取数据包括：从所述DRAM读取数据作为所述第二位串，
其中所述经由所述延迟确定部分基于所述所接收数据而产生延迟值包括：在所述第二位串不包含所述第一值的任何相继位时将所述延迟值产生为零延迟值，
其中所述经由调整部分基于所述延迟值而产生调整值包括：在所述延迟值为所述零延迟值时将所述调整值产生为零调整值，且
其中所述零调整值指示在所述DRAM处所述第一DQS信号与所述时钟信号恰当地对准。
13.根据权利要求11所述的方法，
其中所述经由延迟确定部分在所述第四时间周期之后从所述DRAM读取数据包括：从所述DRAM读取数据作为所述第二位串，
其中所述经由所述延迟确定部分基于所述所接收数据而产生延迟值包括：在所述第二位串的前两个相继位具有所述第一值时将所述延迟值产生为负延迟值，
其中所述经由调整部分基于所述延迟值而产生调整值包括：在所述延迟值为所述负延迟值时将所述调整值产生为负调整值，且
其中所述负调整值指示在所述DRAM处所述第一DQS信号领先于所述时钟信号。
14.根据权利要求11所述的方法，
其中所述经由延迟确定部分在所述第四时间周期之后从所述DRAM读取数据包括：从所述DRAM读取数据作为所述第二位串，
其中所述经由所述延迟确定部分基于所述所接收数据而产生延迟值包括：在所述第二位串的最后两个相继位具有所述第一值时将所述延迟值产生为正延迟值，
其中所述经由调整部分基于所述延迟值而产生调整值包括：在所述延迟值为所述正延迟值时将所述调整值产生为正调整值，且
其中所述正调整值指示在所述DRAM处所述时钟信号领先于所述DQS信号。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107843918A (zh) * 2017-12-15 2018-03-27 合肥国为电子有限公司 一种具有负延时功能的地震勘探仪及其数据采集方法
CN108632552A (zh) * 2017-03-24 2018-10-09 佳能株式会社 记录装置、控制方法和存储介质
CN109697996A (zh) * 2017-10-23 2019-04-30 爱思开海力士有限公司 半导体器件及其操作方法
CN110109509A (zh) * 2019-03-27 2019-08-09 北京比特大陆科技有限公司 延迟校正方法、电路、装置、设备及计算机可读存储介质
CN111190540A (zh) * 2019-12-25 2020-05-22 晶晨半导体(上海)股份有限公司 内存接口写入均衡的控制方法及装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI493566B (zh) * 2012-10-15 2015-07-21 Via Tech Inc 資料儲存裝置、儲存媒體控制器與控制方法
US10628065B1 (en) 2018-06-11 2020-04-21 Xilinx, Inc. Edge detection for memory controller
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577049A (en) * 1992-09-11 1996-11-19 Kabushiki Kaisha Toshiba Multiplexed signal transmission system
TW200406092A (en) * 2002-10-01 2004-04-16 Advantest Corp Mutlistrobe device, test device and adjustment method
US7586800B1 (en) * 2006-08-08 2009-09-08 Tela Innovations, Inc. Memory timing apparatus and associated methods
CN101770815A (zh) * 2008-12-15 2010-07-07 三星电子株式会社 校正与存储器装置通信的多个信道中的偏差的电路和方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7406646B2 (en) * 2002-10-01 2008-07-29 Advantest Corporation Multi-strobe apparatus, testing apparatus, and adjusting method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577049A (en) * 1992-09-11 1996-11-19 Kabushiki Kaisha Toshiba Multiplexed signal transmission system
TW200406092A (en) * 2002-10-01 2004-04-16 Advantest Corp Mutlistrobe device, test device and adjustment method
US7586800B1 (en) * 2006-08-08 2009-09-08 Tela Innovations, Inc. Memory timing apparatus and associated methods
CN101770815A (zh) * 2008-12-15 2010-07-07 三星电子株式会社 校正与存储器装置通信的多个信道中的偏差的电路和方法
TW201101322A (en) * 2008-12-15 2011-01-01 Samsung Electronics Co Ltd Circuit and method for correcting skew in a plurality of communication channels for communicating with a memory device, memory controller, system and method using the same, and memory test system and method using the same
US8103917B2 (en) * 2008-12-15 2012-01-24 Samsung Electronics Co., Ltd. Circuit and method for correcting skew in a plurality of communication channels for communicating with a memory device, memory controller, system and method using the same, and memory test system and method using the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108632552A (zh) * 2017-03-24 2018-10-09 佳能株式会社 记录装置、控制方法和存储介质
CN108632552B (zh) * 2017-03-24 2020-12-29 佳能株式会社 记录装置、控制方法和存储介质
CN109697996A (zh) * 2017-10-23 2019-04-30 爱思开海力士有限公司 半导体器件及其操作方法
CN109697996B (zh) * 2017-10-23 2023-03-14 爱思开海力士有限公司 半导体器件及其操作方法
CN107843918A (zh) * 2017-12-15 2018-03-27 合肥国为电子有限公司 一种具有负延时功能的地震勘探仪及其数据采集方法
CN107843918B (zh) * 2017-12-15 2024-01-26 合肥国为电子有限公司 一种具有负延时功能的地震勘探仪及其数据采集方法
CN110109509A (zh) * 2019-03-27 2019-08-09 北京比特大陆科技有限公司 延迟校正方法、电路、装置、设备及计算机可读存储介质
CN111190540A (zh) * 2019-12-25 2020-05-22 晶晨半导体(上海)股份有限公司 内存接口写入均衡的控制方法及装置
CN111190540B (zh) * 2019-12-25 2021-06-04 晶晨半导体(上海)股份有限公司 内存接口写入均衡的控制方法及装置
WO2021128874A1 (zh) * 2019-12-25 2021-07-01 晶晨半导体(上海)股份有限公司 内存接口写入均衡的控制方法及装置

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