KR101214369B1 - 인에이블 신호를 이용하여 동기화하는 칩 및 이에 적용되는 동기화 방법 - Google Patents

인에이블 신호를 이용하여 동기화하는 칩 및 이에 적용되는 동기화 방법 Download PDF

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유대규
이정현
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(주) 와이팜
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Abstract

칩 및 이에 적용되는 동기화 방법이 제공된다. 본 실시예에 따른 칩은 인에이블 신호와 로컬 클록을 이용하여 송신 도메인과 수신 도메인이 동기화할 수 있게 되어, 기존의 소스 동기화 방법의 장점과 데이터의 전송속도는 그대로 유지하면서 동기화를 위한 전력소모는 50%정도 감소시킬 수 있게 된다.

Description

인에이블 신호를 이용하여 동기화하는 칩 및 이에 적용되는 동기화 방법 {Chip synchronizing by using enable signal and method for synchronizing}
본 발명은 회로가 집적된 칩 및 이에 적용되는 동기화 방법에 관한 것으로, 더욱 상세하게는, 인에이블 신호를 이용하여 동기화하는 칩 및 이에 적용되는 동기화 방법에 관한 것이다.
최근의 전자 기기들이 점점 더 고성능화 되어가는 상황에서, 소비자의 요구에 따라 시스템 온칩 (SoC : System On a Chip) 설계는 다수의 IP 블록과 프로세싱 유닛 (PU)들을 하나의 칩에 직접하고 있다. 이에 따라, 미세가공기술은 물리적 한계에 다다를 만큼 눈부시게 발전하고 있다.
이러한 상황에서 SoC설계의 어려움은 배선에서의 속도제한, 전력소모 그리고 동기화 문제에 있다. 이러한 문제를 해결하기 위하여 저전압 차등 신호 (low-voltage differential signaling, LVDS) 방법과 소스 동기화 클록킹 (source-synchronous clocking) 방법이 제안되었다.
도 1은 종래의 소스 동기화 클록킹 방법에 따른 데이터 송수신 구조를 도시한 블록도이다. 소스 동기화 클록킹 방법은 송신기에서 사용된 로컬 클록을 복사하여 데이터와 함께 전송함으로서 배선의 변화에 쉽게 대응할 수 있고, 다른 동기화 방법에 비하여 동기화를 위한 전력소모가 적다. 하지만, 소스 동기화 클록킹 방법에 의하면, 동기화를 위해 풀 스윙하는 로컬 클록을 전송하기 때문에, 주변회로와 배선에서 여전히 많은 양의 전력이 소모되게 된다.
이에 따라, 전력 소모가 적은 동기화 방법을 이용하기 위한 방안의 모색이 요청된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 인에이블 신호와 로컬 클록을 이용하여 송신 도메인과 수신 도메인이 동기화하는 칩 및 이에 적용되는 동기화 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 복수개의 회로들이 하나로 집적된 집적 회로 칩은, 데이터 신호를 송신하고, 송신 인에이블(enable) 신호를 생성하여 송신하는 송신 도메인; 및 상기 데이터 신호 및 상기 인에이블 신호를 수신하고, 상기 수신된 인에이블 신호와 로컬 클록(clock)을 이용하여 상기 송신 도메인과 동기화를 수행하는 수신 도메인;을 포함한다.
그리고, 상기 송신 도메인은, 데이터를 입력받고, 입력된 송신 데이터를 전송하는 제1 플립플롭; 상기 입력된 송신 데이터를 상기 수신 도메인으로 송신하는 송신기; 및 데이터가 입력된 타이밍에 대응되는 송신 인에이블 신호를 생성 및 출력하는 제2 플립플롭;을 포함한다.
또한, 상기 제1 플립플롭에서 출력되는 송신 데이터와 제2 플립플롭에서 출력되는 송신 인에이블 신호는 동시에 생성될 수도 있다.
그리고, 상기 수신 도메인은, 배선을 통해 송신 도메인으로부터 상기 데이터 신호를 수신하는 수신기; 및 배선을 통해 송신 도메인으로부터 인에이블 신호를 수신하고, 상기 수신 도메인의 로컬 클록신호와 상기 인에이블 신호를 이용하여 데이터 동기화를 위한 클럭 신호를 선택하는 클록선택회로;를 포함할 수도 있다.
또한, 상기 클록선택회로는, 상기 수신된 인에이블 신호를 복원하여, 복원된 인에이블 신호를 출력하는 신호 복원부; 로컬 클록신호의 주파수를 반으로 줄임과 동시에 서로 다른 위상을 갖는 4개의 클록 신호를 생성하는 클록분할부; 상기 클록분할부에서 생성된 90도의 위상 차이를 갖는 2개의 클록신호와 상기 인에이블 신호의 관계로부터 2비트 선택신호를 생성하는 선택신호 생성부; 및 상기 2비트 선택신호의 값에 따라 상기 클록분할부에서 생성된 4개의 클록 신호 중 어느 하나를 선택하여 선택된 클록신호를 출력하는 4:1 MUX;를 포함할 수도 있다.
그리고, 상기 신호 복원부는, 인버터 체인으로 구성될 수도 있다.
또한, 상기 클록분할부는, 상기 로컬 클록신호의 주파수를 반으로 줄인 클록신호 1개, 및 상기 주파수가 반으로 줄어든 로컬 클록신호와 위상이 90도, 180도, 270도 차이나는 클록신호 3개를 생성할 수도 있다.
그리고, 상기 클록분할부는, 2개의 플립플롭과 1개의 인버터를 포함할 수도 있다.
또한, 상기 4:1 MUX의 선택된 클록신호와 상기 인에이블 신호를 AND 연산하여 출력하는 AND 게이트;를 더 포함할 수도 있다.
그리고, 상기 클록선택회로는, 인에이블 신호의 상승 에지가 발생하는 시점에서 90도의 위상 차이를 갖는 2개의 클록신호의 값을 추출하여, 상승 에지가 발생된 시점이 어느 영역에 포함하는지 판단하고, 상기 판단된 영역에 대응되는 클록 신호를 선택할 수도 있다.
또한, 상기 클록선택회로는, 아래의 표에 따라 클록 신호를 선택할 수도 있다.
Figure 112011077784728-pat00001
한편, 본 실시예에 따른, 동기화 방법은 상술된 칩에 적용될 수 있다.
본 발명의 다양한 실시예에 따르면, 인에이블 신호와 로컬 클록을 이용하여 송신 도메인과 수신 도메인이 동기화하는 칩 및 이에 적용되는 동기화 방법을 제공할 수 있게 되어, 기존의 소스 동기화 방법의 장점과 데이터의 전송속도는 그대로 유지하면서 동기화를 위한 전력소모는 50%정도 감소시킬 수 있게 된다.
도 1은 종래의 소스 동기화 클록킹 방법에 따른 데이터 송수신 구조를 도시한 블록도,
도 2는 본 발명의 일 실시예에 따른, 하나의 칩(Chip) 내의 데이터 송수신을 위한 회로 구조를 도시한 도면,
도 3은 본 발명의 일 실시예에 따른, 클록선택회로의 상세한 구조를 도시한 도면,
도 4는 본 발명의 일 실시예에 따른, 도 2에 도시된 칩 내의 회로 구조에서 시간 도메인 신호 천이와 각 신호들 사이의 지연시간을 도시한 그래프,
도 5는 본 발명의 일 실시예에 따른, 로컬 클록신호 및 클록 분할부가 생성하는 4개의 서로 다른 위상을 갖는 클록신호를 도시한 도면,
도 6은 본 발명의 일 실시예에 따른, 수신 도메인에서 동기화를 위한 최종 클록
Figure 112011077784728-pat00002
를 생성하는 과정을 도시한 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른, 하나의 칩(Chip) 내의 데이터 송수신을 위한 회로 구조를 도시한 도면이다. 여기에서, 칩은 복수개의 회로들이 하나로 집적된 집적회로 칩 또는 시스템 온 칩(SOC : System On Chip)을 나타낸다.
도 2에 도시된 바와 같이, 칩 내에는 데이터를 송수신하기 위한 송신 도메인(1)과 수신 도메인(2)이 포함된다. 여기에서 도메인은 칩 내의 회로들을 기능별로 분류하는 단위를 나타내며, 그 용어에 의해 의미가 한정되지는 않는다.
송신 도메인(1)은 인에이블(enable) 신호를 생성 및 출력하고 데이터 간의 타이밍 기준을 조절하며, 이를 위한 플립플롭을 포함한다. 수신 도메인(2)는 수신된 인에이블 신호와 자신의 로컬 클록(clock)을 이용하여 송신 도메인(1)과 동기화를 수행하며, 이를 위한 클록선택회로 (clock select circuit, CSC)를 포함한다.
도 2에 도시된 바와 같이, 송신 도메인(1)은 제1 플립플롭(3), 송신기(4), 제2 플립플롭(5)를 포함한다.
제1 플립플롭(3)은 데이터를 입력받고, 입력된 송신 데이터(8)를 송신기(4)에 인가한다. 그리고, 제2 플립플롭(5)은 데이터가 입력된 타이밍에 대응되는 송신 인에이블 신호(9)를 생성한다. 또한, 송신기(4)는 인가된 송신 데이터(8)를 수신 도메인(2)으로 전송한다.
제1 플립플롭(3)과 제2 플립플롭(5)은 같은 구조와 크기를 가지는 플립플롭이다. 따라서, 제1 플립플롭(3)에서 출력되는 송신 데이터(8)와 제2 플립플롭(5)에서 출력되는 송신 인에이블 신호(9)는 동시에 생성된다.
도 2에 도시된 바와 같이, 수신 도메인(2)은 수신기(6) 및 클록선택회로(7)를 포함한다.
수신기(6)는 배선을 통해 송신기(4)로부터 수신 데이터(10)를 수신한다. 클록선택회로(7)는 배선을 통해 송신 도메인(1)의 제2 플립플롭(5)으로부터 인에이블 신호(11)를 수신하게 된다. 그리고, 클록선택회로(7)는 수신 도메인(2)의 로컬 클록신호와 인에이블 신호(11)를 이용하여, 데이터 동기화를 위한 클럭 신호를 선택하게 된다. 클록선택회로(7)에 대해서는 도 3을 참고하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른, 클록선택회로(7)의 상세한 구조를 도시한 도면이다. 도 3에 도시된 바와 같이, 클록선택회로(7)는 신호 복원부(12), 선택신호 생성부(13), 클록분할부(14) 및 4:1 MUX(15)를 포함한다.
신호 복원부(12)는 수신된 인에이블 신호를 복원하여, 복원된 인에이블 신호(16)를 출력한다. 신호 복원부(12)는 인버터 체인으로 구성된다.
선택신호 생성부(13)는 클록분할부(14)에서 생성된 90도의 위상 차이를 갖는 2개의 클록신호(20,22)와 인에이블 신호(16)의 관계로부터 4:1 MUX(15)의 2비트 선택신호(18,19)를 생성한다.
클록분할부(14)는 로컬 클록신호(17)의 주파수를 반으로 줄임과 동시에 서로 다른 위상을 갖는 4개의 클록 신호(20,21,22,23)를 생성한다. 즉, 클록분할부(14)는 로컬 클록신호의 주파수를 반으로 줄인 클록신호 1개와 주파수가 반으로 줄어든 로컬 클록신호와 위상이 90도, 180도, 270도 차이나는 클록신호 3개를 생성하게 된다. 클록분할부(14)는 2개의 플립플롭과 1개의 인버터로 구성된다.
4:1 MUX(15)는 선택신호 생성부(13)에서 생성된 2비트 선택신호(18,19)의 값에 따라 클록분할부(14)에서 생성된 4개의 클록 신호(20,21,22,23) 중 어느 하나를 선택하여 선택된 클록신호(24)를 출력한다. 그리고, 클록선택회로(7)는 4:1 MUX(15)의 선택된 클록신호(24)와 인에이블 신호(16)을 AND 게이트를 통과시켜 출력한다. 이와 같은 AND 게이트를 통해, 클록선택회로(7)는 최종적으로 동기화와 데이터 결정을 위하여 두 개의 클록 신호(25,26)를 생성하고, 생성된 두 개의 클록 신호(25,26)를 수신기(6)로 출력한다.
이와 같은 구조의 칩을 통해, 송신 도메인(1)과 수신 도메인(2)은 인에이블 신호를 이용하여 서로 동기화할 수 있게 된다. 따라서, 칩은 동기화를 위해 더욱 낮은 전력을 소모할 수 있게 된다.
이하에서는, 칩 내에서 데이터 신호, 인에이블 신호 및 동기 신호가 어떻게 동작되는지에 대해 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른, 도 2에 도시된 칩 내의 회로 구조에서 시간 도메인 신호 천이와 각 신호들 사이의 지연시간을 도시한 그래프이다. 송신 도메인(1)의 2개의 플립플롭(3,5)의 입력 신호(in)와 인에이블 신호(En)은 충분한 셋업 타임(setup time)을 갖는다고 가정한다.
데이터의 펄스폭(pulse width)과 송신 도메인(1)의 로컬 클록 신호의 클록 주기는 T이다. tEn은 인에이블 신호(En)가 인가된 뒤부터 클록 신호의 첫 번째 상승 에지까지의 시간이다. 그리고, tFF, tTx, tEn _ rec .는 각각 제1 플립플롭(3), 송신기(4), 신호복원기(12)의 지연시간을 나타낸다. ttof는 배선에서의 지연시간을 나타낸다.
도 4에 도시된 바와 같이, 송신 도메인(1)의 제1 플립플롭(3)의 출력 Q(8)와 송신 인에이블 신호인 En_Tx(9)는 A를 기준으로 만큼 뒤에 동시에 생성된다. 제1 플립플롭(3)의 출력 Q(8)는 송신기(4)를 통해 저전압 차등 신호 (Tx_out)로 변환되어 배선을 통하여 송신된다. 그리고, Tx_out과 En_Tx는 같은 배선지연시간을 겪고 수신 도메인(2)에서 수신된다.
수신 도메인(2)에서 수신된 En_Rx(10)는 클록선택회로(7) 내부의 인에이블 신호 복원기(12)를 통하여 En_rec.(16)로 복원되며, 선택신호 생성부(13)는 En_rec.(16)의 상승 에지가 위치한 구간을 기준으로 선택신호를 생성한다. 4:1 MUX(15)로의 입력은 클록분할부(14)에서 생성된 서로 다른 위상을 갖는 4개의 클록 신호이다. 4:1 MUX(15)는 선택신호 생성부(13)로부터 입력된 선택신호를 기준으로 출력을 결정하게 된다. 이를 통해, 송신 도메인(1)과 수신 도메인(2)은 인에이블 신호를 이용하여 동기화를 하게 된다.
도 5는 본 발명의 일 실시예에 따른, 로컬 클록신호 및 클록 분할부(14)가 생성하는 4개의 서로 다른 위상을 갖는 클록신호를 도시한 도면이다.
도 5에서, 4개의 서로 다른 위상을 갖는 클록신호인
Figure 112011077784728-pat00003
,
Figure 112011077784728-pat00004
,
Figure 112011077784728-pat00005
,
Figure 112011077784728-pat00006
(20,21,22,23)의 주파수는 로컬 클록 신호
Figure 112011077784728-pat00007
(17)의 주파수의 절반인 것을 확인할 수 있다. 또한, 도 5에 도시된 바와 같이, 클록신호
Figure 112011077784728-pat00008
,
Figure 112011077784728-pat00009
,
Figure 112011077784728-pat00010
,
Figure 112011077784728-pat00011
(20,21,22,23)는 En_rec.(16)의 상승 에지가 위치 가능한 구간의 종류가 총 4개의 구간(①, ②, ③, ④)이 존재하는 것을 확인할 수 있다. .
선택신호 생성부(13)는 En_rec.(16)의 상승 에지가 발생하는 시점에서
Figure 112011077784728-pat00012
,
Figure 112011077784728-pat00013
의 값을 추출하고, 추출된 값에 기초하여 4:1 MUX(15)를 위한 선택신호를 선택 및 출력하게 된다. 이 때 4:1 MUX(15)의 입력은
Figure 112011077784728-pat00014
,
Figure 112011077784728-pat00015
,
Figure 112011077784728-pat00016
,
Figure 112011077784728-pat00017
(20,21,22,23)이 된다. 선택신호에 따라 결정되는 4:1 MUX(15)의 출력은 수신기(6)의 구조와 동작에 따라 선택된다. 구간에 따라 생성된 선택신호와 본 실시예에서 사용된 수신기의 구조와 동작에 따른 4:1 MUX(15)의 출력을 아래의 표에 정리하였다. 아래의 표에서 Sel[0]은 En_rec.(16)의 상승 에지가 발생하는 시점에서
Figure 112011077784728-pat00018
의 값을 나타내고, Sel[1]은 En_rec.(16)의 상승 에지가 발생하는 시점에서
Figure 112011077784728-pat00019
의 값을 나타낸다.
Figure 112011077784728-pat00020
이와 같이, 클록 선택 회로(7)는 인에이블 신호인 En_rec.(16)의 상승 에지가 발생하는 시점을 기준으로 하여, 클록 신호를 선택하여 출력하게 된다.
②수신기(6)의 올바른 동작을 위하여 수신 도메인(2)에서 최종적으로 사용되는 클록
Figure 112011077784728-pat00021
은 4:1MUX(15)의 출력과 En_rec.(16)를 AND시킨 출력이며, 이와 같이 최종 사용되는 클록
Figure 112011077784728-pat00022
을 결정하는 과정에 대해, 도 6을 참고하여 이하에서 설명한다.
도 6은 본 발명의 일 실시예에 따른, 수신 도메인(2)에서 동기화를 위한 최종 클록
Figure 112011077784728-pat00023
를 생성하는 과정을 도시한 도면이다.
도 6에 도시된 바와 같이, 클록선택회로(7)는 인에이블 신호인 En_rec.(16)의 상승 에지가 발생하는 시점의
Figure 112011077784728-pat00024
,
Figure 112011077784728-pat00025
의 값을 추출하여, 상승 에지가 발생된 시점이 어느 영역에 포함되는지를 판단한다. 도 6에서는
Figure 112011077784728-pat00026
와
Figure 112011077784728-pat00027
의 값이 모두 1이므로, 상승 에지가 발생하는 시점이 영역 ②에 해당되는 것을 알 수 있다. 그러면, 상술된 표에 따라, 클록선택회로(7) 내의 4:1 MUX(15)의 출력은
Figure 112011077784728-pat00028
가 된다. 그리고, 클록선택회로(7)는 4:1MUX(15)의 출력인
Figure 112011077784728-pat00029
과 En_rec.(16)를 AND시킨 신호를
Figure 112011077784728-pat00030
로 출력하게 된다.
상술한 바와 같이, 본 실시예에 따른 칩의 동기화 방법은, 기존의 소스 동기화 방법의 장점과 데이터의 전송속도는 그대로 유지하면서 동기화를 위한 전력소모는 50%정도 감소시키는 장점이 있게 된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1 : 송신 도메인 2 : 수신 도메인
3 : 제1 플립플롭 4 : 송신기
5 : 제2 플립플롭 6 : 수신기
7 : 클록선택회로 12 : 신호 복원부
13 : 선택신호 생성부 14 : 클록 분할부
15 : 4:1 MUX

Claims (12)

  1. 복수개의 회로들이 하나로 집적된 집적 회로 칩에 있어서,
    데이터 신호를 송신하고, 송신 인에이블(enable) 신호를 생성하여 송신하는 송신 도메인; 및
    상기 데이터 신호 및 상기 인에이블 신호를 수신하고, 상기 수신된 인에이블 신호와 로컬 클록(clock)을 이용하여 상기 송신 도메인과 동기화를 수행하는 수신 도메인;을 포함하고,
    상기 송신 도메인은,
    상기 데이터 신호와 상기 송신 인에이블 신호를 동시에 생성하여 송신하는 것을 특징으로 하는 칩.
  2. 제1항에 있어서,
    상기 송신 도메인은,
    데이터를 입력받고, 입력된 송신 데이터를 전송하는 제1 플립플롭;
    상기 입력된 송신 데이터를 상기 수신 도메인으로 송신하는 송신기; 및
    데이터가 입력된 타이밍에 대응되는 송신 인에이블 신호를 생성 및 출력하는 제2 플립플롭;을 포함하는 것을 특징으로 하는 칩.
  3. 제2항에 있어서,
    상기 제1 플립플롭에서 출력되는 송신 데이터와 제2 플립플롭에서 출력되는 송신 인에이블 신호는 동시에 생성되는 것을 특징으로 하는 칩.
  4. 제1항에 있어서,
    상기 수신 도메인은,
    배선을 통해 송신 도메인으로부터 상기 데이터 신호를 수신하는 수신기; 및
    배선을 통해 송신 도메인으로부터 인에이블 신호를 수신하고, 상기 수신 도메인의 로컬 클록신호와 상기 인에이블 신호를 이용하여 데이터 동기화를 위한 클럭 신호를 선택하는 클록선택회로;를 포함하는 칩.
  5. 제4항에 있어서,
    상기 클록선택회로는,
    상기 수신된 인에이블 신호를 복원하여, 복원된 인에이블 신호를 출력하는 신호 복원부;
    로컬 클록신호의 주파수를 반으로 줄임과 동시에 서로 다른 위상을 갖는 4개의 클록 신호를 생성하는 클록분할부;
    상기 클록분할부에서 생성된 90도의 위상 차이를 갖는 2개의 클록신호와 상기 인에이블 신호의 관계로부터 2비트 선택신호를 생성하는 선택신호 생성부; 및
    상기 2비트 선택신호의 값에 따라 상기 클록분할부에서 생성된 4개의 클록 신호 중 어느 하나를 선택하여 선택된 클록신호를 출력하는 4:1 MUX;를 포함하는 것을 특징으로 하는 칩
  6. 제5항에 있어서,
    상기 신호 복원부는,
    인버터 체인으로 구성되는 것을 특징으로 하는 칩.
  7. 제5항에 있어서,
    상기 클록분할부는,
    상기 로컬 클록신호의 주파수를 반으로 줄인 클록신호 1개, 및 상기 주파수가 반으로 줄어든 로컬 클록신호와 위상이 90도, 180도, 270도 차이나는 클록신호 3개를 생성하는 것을 특징으로 하는 칩.
  8. 제5항에 있어서,
    상기 클록분할부는,
    2개의 플립플롭과 1개의 인버터를 포함하는 것을 특징으로 하는 칩.
  9. 제5항에 있어서,
    상기 4:1 MUX의 선택된 클록신호와 상기 인에이블 신호를 AND 연산하여 출력하는 AND 게이트;를 더 포함하는 것을 특징으로 하는 칩.
  10. 제5항에 있어서,
    상기 클록선택회로는,
    인에이블 신호의 상승 에지가 발생하는 시점에서 90도의 위상 차이를 갖는 2개의 클록신호의 값을 추출하여, 상승 에지가 발생된 시점이 어느 영역에 포함하는지 판단하고, 상기 판단된 영역에 대응되는 클록 신호를 선택하는 것을 특징으로 하는 칩.
  11. 제10항에 있어서,
    상기 클록선택회로는,
    아래의 표에 따라 클록 신호를 선택하는 것을 특징으로 하는 칩.
    Figure 112011077784728-pat00031
  12. 송신 도메인이, 데이터 신호를 송신하고, 송신 인에이블(enable) 신호를 생성하여 송신하는 단계; 및
    수신 도메인이, 상기 데이터 신호 및 상기 인에이블 신호를 수신하고, 상기 수신된 인에이블 신호와 로컬 클록(clock)을 이용하여 상기 송신 도메인과 동기화를 수행하는 단계;를 포함하고,
    상기 송신 단계는,
    상기 데이터 신호와 상기 송신 인에이블 신호를 동시에 생성하여 송신하는 것을 특징으로 하는 동기화 방법.
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