JP2012515376A5 - - Google Patents

Claims (20)

1. 集積回路メモリ装置であって、
   外部ソースから第１のクロック信号を受信するクロック入力と、
   前記第１のクロック信号の遷移に応答して、前記集積回路メモリ装置からデータ信号を出力するシグナリング回路であって、前記第１のクロック信号は、前記データ信号で搬送されるデータビット毎に各遷移を含む、シグナリング回路と、
   前記第１のクロック信号の遷移に応答して、前記第１のクロック信号のＮサイクル毎に１回循環する第２のクロック信号を生成するクロック生成回路であって、Ｎは１よりも大きな整数であり、前記クロック生成回路は、前記第２のクロック信号の位相を、前記第１のクロック信号の位相に相対して、前記第１のクロック信号の選択された数のサイクルでシフトできるようにする位相調整回路を含む、クロック生成回路と
   を備える、集積回路メモリ装置。
2. 前記データ信号で搬送される各データビットは、各ビット時間にわたって前記集積回路メモリ装置の出力において有効であり、前記データ信号と前記第１のクロック信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、請求項１に記載の集積回路メモリ装置。
3. 記憶装置アレイと、
   前記記憶装置アレイにアクセスする論理回路であって、前記第２のクロック信号によりクロック制御される、論理回路と
   をさらに備える、請求項１に記載の集積回路メモリ装置。
4. 前記位相調整回路は、前記第１のクロック信号の選択された数のサイクルを指定する位相調整値を記憶するプログラム可能レジスタを備える、請求項４に記載の集積回路メモリ装置。
5. 前記クロック生成回路は、前記第１のクロック信号の遷移カウントを生成するモジュロカウンタを備え、前記位相調整回路は、前記位相調整値を前記カウントに加算する加算回路を備える、請求項４に記載の集積回路メモリ装置。
6. 前記位相調整値が加算された後の前記カウントの最上位ビットは、前記第２のクロック信号として出力される、請求項５に記載の集積回路メモリ装置。
7. 前記位相調整値を受信するための外部シグナリングパスへのインタフェースをさらに備える、請求項４に記載の集積回路メモリ装置。
8. 第２のタイミング信号の周波数の逓倍である周波数を有する第１のタイミング信号を生成するクロック生成器と、
   前記第２のタイミング信号に相対して前記第１のタイミング信号の位相を調整する位相調整回路と、
   前記第１のタイミング信号をメモリ装置に出力する駆動回路であって、前記第１のタイミング信号は、データ信号を前記メモリ装置から前記メモリコントローラに送信するためのタイミングをとり、前記第１のタイミング信号は、前記データ信号で搬送されるデータビット毎に各遷移を含む、駆動回路と
   を備える、メモリコントローラ。
9. 前記データ信号で搬送される各データビットは、各ビット時間にわたって前記メモリ装置の出力において有効であり、前記データ信号と前記第１のタイミング信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、請求項８に記載のメモリコントローラ。
10. 前記第１のタイミング信号は、前記メモリ装置から前記メモリコントローラに送信される前記データ信号で搬送されるデータビット毎に各遷移を含む、請求項８に記載のメモリコントローラ。
11. 前記クロック生成回路は、前記第２のタイミング信号をさらに生成する、請求項８に記載のメモリコントローラ。
12. 前記位相調整回路は、前記第２のタイミング信号の位相を選択的にシフトすることにより、前記第２のタイミング信号に相対して前記第１のタイミング信号の位相を調整する回路を備える、請求項１１に記載のメモリコントローラ。
13. 前記位相調整回路は、前記第１のタイミング信号と前記第２のタイミング信号との間に選択された位相関係を確立する回路を備え、前記メモリコントローラは、前記第１のタイミング信号と前記第２のタイミング信号との間の複数の位相関係のそれぞれでのデータ返送待ち時間を特定し、前記選択された位相関係として、メモリアクセスコマンドを発行してから対応する読み取りデータが返送されるまでの時間が、前記複数の位相関係のうちの別の関係よりも短い複数の位相関係のうちの１つを選択する較正回路をさらに備える、請求項８に記載のメモリコントローラ。
14. 集積回路メモリ装置における動作方法であって、
    外部ソースから第１のクロック信号を受信することと、
    前記第１のクロック信号の遷移に応答して、前記集積回路メモリ装置からデータ信号を出力することであって、前記第１のクロック信号は、前記データ信号で搬送されるデータビット毎に各遷移を含む、出力することと、
    前記第１のクロック信号の遷移に応答して、前記第１のクロック信号のＮサイクル毎に１回循環する第２のクロック信号を生成することであって、Ｎは１よりも大きな整数であり、前記クロック生成回路は、前記第２のクロック信号の位相を、前記第１のクロック信号の位相に相対して、前記第１のクロック信号の選択された数のサイクルでシフトできるようにする位相調整回路を含む、生成することと
    を備える、動作方法。
15. 前記データ信号で搬送される各データビットは、各ビット時間にわたって前記集積回路メモリ装置の出力において有効であり、前記データ信号と前記第１のクロック信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、請求項１４に記載の動作方法。
16. 記憶装置アレイにアクセスする論理回路であって、前記第２のクロック信号によりクロック制御される論理回路を用いて、前記集積回路メモリ装置の記憶装置アレイにアクセスすることをさらに備える、請求項１４又は１５に記載の動作方法。
17. 前記集積回路メモリ装置の位相調整回路において、前記第１のクロック信号の選択された数のサイクルを指定する位相調整値を記憶することをさらに備える、請求項１４に記載の動作方法。
18. 前記第１のクロック信号の遷移カウントを生成し、前記位相調整値を前記カウントに加算して、前記第１のクロック信号の位相に対する前記第２のクロック信号の位相のシフトを制御することをさらに備える、請求項１７に記載の動作方法。
19. 前記位相調整値が加算された後の前記カウントの最上位ビットは、前記第２のクロック信号として出力される、請求項１８に記載の動作方法。
20. 前記位相調整値を受信するための外部シグナリングパスを介して前記位相調整値を受信することをさらに備える、請求項１９に記載の動作方法。