JP2540643B2 - Ｒａｍの非同期デ―タアクセス方式 - Google Patents
Ｒａｍの非同期デ―タアクセス方式Info
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- JP2540643B2 JP2540643B2 JP2058758A JP5875890A JP2540643B2 JP 2540643 B2 JP2540643 B2 JP 2540643B2 JP 2058758 A JP2058758 A JP 2058758A JP 5875890 A JP5875890 A JP 5875890A JP 2540643 B2 JP2540643 B2 JP 2540643B2
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Description
【発明の詳細な説明】 ［目 次］ 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする課題 課題を解決するための手段（第1,2図） 作 用（第1,2図） 実 施 例（第3,4図） 発明の効果 ［概 要］ 非同期データをシリアル／パラレル変換器およびパラ
レル／シリアル変換器を介してRAMに書き込んだり読み
出したりする際のデータアクセス方式に関し、 非同期送受信データの一方から作ったRAMの読み書き
制御信号に基づき非同期データの読み書きを確実に行な
えるようにすることを目的とし、 非同期データをシリアル／パラレル変換器およびパラ
レル／シリアル変換器を介してRAMに書き込んだり読み
出したりする際に、受信クロック又は送信クロックから
RAMへの書き込み制御信号および読み出し制御信号を作
成するとともに、読み出し制御信号とパラレル／シリア
ル変換器用のロードタイミング信号との位相を比較する
か、書き込み制御信号とシリアル／パラレル変換器用の
ロードタイミング信号との位相を比較しておき、これら
の信号位相が重なると、読み出し制御信号又は書き込み
制御信号の位相を通常位置より所要ビットシフトさせる
ように構成する。
レル／シリアル変換器を介してRAMに書き込んだり読み
出したりする際のデータアクセス方式に関し、 非同期送受信データの一方から作ったRAMの読み書き
制御信号に基づき非同期データの読み書きを確実に行な
えるようにすることを目的とし、 非同期データをシリアル／パラレル変換器およびパラ
レル／シリアル変換器を介してRAMに書き込んだり読み
出したりする際に、受信クロック又は送信クロックから
RAMへの書き込み制御信号および読み出し制御信号を作
成するとともに、読み出し制御信号とパラレル／シリア
ル変換器用のロードタイミング信号との位相を比較する
か、書き込み制御信号とシリアル／パラレル変換器用の
ロードタイミング信号との位相を比較しておき、これら
の信号位相が重なると、読み出し制御信号又は書き込み
制御信号の位相を通常位置より所要ビットシフトさせる
ように構成する。
［産業上の利用分野］ 本発明は、非同期データをシリアル／パラレル変換器
およびパラレル／シリアル変換器を介してRAMに書き込
んだり読み出したりする際のデータアクセス方式に関す
る。
およびパラレル／シリアル変換器を介してRAMに書き込
んだり読み出したりする際のデータアクセス方式に関す
る。
［従来の技術］ 従来のRAMへのデータアクセス方式について説明す
る。第５図は従来のRAMの同期データアクセス方式を説
明するためのブロック図であるが、この第５図におい
て、101はRAM（ランダムアクセスメモリ）、102はシリ
アル／パラレル変換器（S/P変換器）、103はパラレル／
シリアル変換器（P/S変換器）、104はパルス発生器であ
り、受信シリアルデータ（R DATA）は、S/P変換器102で
ｎビットパラレルデータに変換されて、RAM101に記憶さ
れると共に、このRAM101に記憶されたデータはP/S変換
器103で送信シリアルデータ（S DATA）に変換されて出
力されるようになっている。そして、RAM101,S/P変換器
102,P/S変換器103は、パルス発生器104で共通のマスタ
クロックから作られる制御信号によって作動状態を制御
される。
る。第５図は従来のRAMの同期データアクセス方式を説
明するためのブロック図であるが、この第５図におい
て、101はRAM（ランダムアクセスメモリ）、102はシリ
アル／パラレル変換器（S/P変換器）、103はパラレル／
シリアル変換器（P/S変換器）、104はパルス発生器であ
り、受信シリアルデータ（R DATA）は、S/P変換器102で
ｎビットパラレルデータに変換されて、RAM101に記憶さ
れると共に、このRAM101に記憶されたデータはP/S変換
器103で送信シリアルデータ（S DATA）に変換されて出
力されるようになっている。そして、RAM101,S/P変換器
102,P/S変換器103は、パルス発生器104で共通のマスタ
クロックから作られる制御信号によって作動状態を制御
される。
［発明が解決しようとする課題］ ところで、送信装置と受信装置とが離れていて、相互
に非同期の送受信データをRAMに読み書きしなければな
らないような場合がある。
に非同期の送受信データをRAMに読み書きしなければな
らないような場合がある。
しかしながら、このような送受非同期データを扱う場
合には、上記従来のものでは問題がある。
合には、上記従来のものでは問題がある。
本発明は、このような状況下において創案されたもの
で、非同期送受信データの一方から作成したRAMの読み
書き制御信号に基づいて非同期送受信データについての
読み書きを確実に行なえるようにした、RAMの非同期デ
ータアクセス方式を提供することを目的としている。
で、非同期送受信データの一方から作成したRAMの読み
書き制御信号に基づいて非同期送受信データについての
読み書きを確実に行なえるようにした、RAMの非同期デ
ータアクセス方式を提供することを目的としている。
［課題を解決するための手段］ 第１図は請求項１記載の本発明の原理ブロック図であ
る。
る。
この第１図において、１はRAMで、このRAM1は、非同
期データを所要のアドレスに記憶するもので、その読み
出しおよび書き込みは読み出し制御信号OEおよび書き込
み制御信号WEによって行なう。
期データを所要のアドレスに記憶するもので、その読み
出しおよび書き込みは読み出し制御信号OEおよび書き込
み制御信号WEによって行なう。
２はシリアル／パラレル変換器（S/P変換器）で、こ
のS/P変換器２は、受信シリアルデータR DATAをｎビッ
トパラレルデータに変換するものである。
のS/P変換器２は、受信シリアルデータR DATAをｎビッ
トパラレルデータに変換するものである。
３はパラレル／シリアル変換器（P/S変換器）で、こ
のP/S変換器３は、RAM1からｎビットパラレルデータを
送信シリアルデータS DATAに変換するものである。
のP/S変換器３は、RAM1からｎビットパラレルデータを
送信シリアルデータS DATAに変換するものである。
4,5はパルス発生器で、パルス発生器４は、受信デー
タR DATAに同期した信号（受信クロックR CLK,受信タイ
ミング信号R TIM）を受けて、所要のパルス信号を発生
するもので、このパルス信号は、S/P変換器2,書き込み
制御信号発生器６および読み出し制御信号発生器７へ供
給される。また、パルス発生器５は、送信データS DATA
に同期した信号（送信クロックS CLK,送信タイミング信
号S TIM）を受けて、所要のパルス信号を発生するもの
で、このパルス信号は、P/S変換器３および比較器８へ
供給される。
タR DATAに同期した信号（受信クロックR CLK,受信タイ
ミング信号R TIM）を受けて、所要のパルス信号を発生
するもので、このパルス信号は、S/P変換器2,書き込み
制御信号発生器６および読み出し制御信号発生器７へ供
給される。また、パルス発生器５は、送信データS DATA
に同期した信号（送信クロックS CLK,送信タイミング信
号S TIM）を受けて、所要のパルス信号を発生するもの
で、このパルス信号は、P/S変換器３および比較器８へ
供給される。
６は書き込み制御信号発生器で、この書き込み制御信
号発生器６は、パルス発生器４からの受信データR DATA
に同期する受信クロックより生成される信号を受けて、
書き込み制御信号WEを発生するもので、この書き込み制
御信号WEはRAM1の書き込み制御端へ入力される。
号発生器６は、パルス発生器４からの受信データR DATA
に同期する受信クロックより生成される信号を受けて、
書き込み制御信号WEを発生するもので、この書き込み制
御信号WEはRAM1の書き込み制御端へ入力される。
７は読み出し制御信号発生器で、この読み出し制御信
号発生器７は、パルス発生器４からの受信データR DATA
に同期する受信クロックより生成される信号を受けて、
読み出し制御信号OEを発生するもので、この読み出し制
御信号OEはRAM1の読み出し制御端および比較器８へ入力
される。
号発生器７は、パルス発生器４からの受信データR DATA
に同期する受信クロックより生成される信号を受けて、
読み出し制御信号OEを発生するもので、この読み出し制
御信号OEはRAM1の読み出し制御端および比較器８へ入力
される。
８は比較器で、この比較器８は、読み出し制御信号発
生器７からの読み出し制御信号OEとパルス発生器５から
のP/S変換器用のロードタイミング信号P/S LOAD TIMと
の位相を比較するもので、これらの信号位相が重なる
と、その旨の信号を出すようになっている。
生器７からの読み出し制御信号OEとパルス発生器５から
のP/S変換器用のロードタイミング信号P/S LOAD TIMと
の位相を比較するもので、これらの信号位相が重なる
と、その旨の信号を出すようになっている。
９は位相シフト制御部で、この位相シフト制御部９
は、比較器８から上記の信号位相の重なりを検出した旨
の信号を受けると、読み出し制御信号発生器７へ読み出
し制御信号OEの位相を通常位置より所要ビットシフトさ
せる旨の制御信号を出力するものである。
は、比較器８から上記の信号位相の重なりを検出した旨
の信号を受けると、読み出し制御信号発生器７へ読み出
し制御信号OEの位相を通常位置より所要ビットシフトさ
せる旨の制御信号を出力するものである。
第２図は請求項２記載の本発明の原理ブロック図であ
る。
る。
この第２図において、RAM1,S/P変換器2,P/S変換器３
については、前述の第１図のものと同じであるので、そ
の説明を省略する。
については、前述の第１図のものと同じであるので、そ
の説明を省略する。
４′,5′はパルス発生器で、パルス発生器４′は、受
信データR DATAに同期した信号（受信クロックR CLK,受
信タイミング信号R TIM）を受けて、所要のパルス信号
を発生するもので、このパルス信号は、S/P変換器２お
よび比較器８へ供給される。また、パルス発生器５′
は、送信データS DATAに同期した信号（送信クロックS
CLK,送信タイミング信号S TIM）を受けて、所要のパル
ス信号を発生するもので、このパルス信号は、P/S変換
器3,書き込み制御信号発生器６′および読み出し制御信
号発生器７′へ供給される。
信データR DATAに同期した信号（受信クロックR CLK,受
信タイミング信号R TIM）を受けて、所要のパルス信号
を発生するもので、このパルス信号は、S/P変換器２お
よび比較器８へ供給される。また、パルス発生器５′
は、送信データS DATAに同期した信号（送信クロックS
CLK,送信タイミング信号S TIM）を受けて、所要のパル
ス信号を発生するもので、このパルス信号は、P/S変換
器3,書き込み制御信号発生器６′および読み出し制御信
号発生器７′へ供給される。
６′は書き込み制御信号発生器で、この書き込み制御
信号発生器６′は、パルス発生器５′からの送信データ
S DATAに同期する送信クロックより生成される信号を受
けて、書き込み制御信号WEを発生するもので、この書き
込み制御信号WEはRAM1の書き込み制御端および比較器
８′へ入力される。
信号発生器６′は、パルス発生器５′からの送信データ
S DATAに同期する送信クロックより生成される信号を受
けて、書き込み制御信号WEを発生するもので、この書き
込み制御信号WEはRAM1の書き込み制御端および比較器
８′へ入力される。
７′は読み出し制御信号発生器で、この読み出し制御
信号発生器７′は、パルス発生器５′からの送信データ
S DATAに同期する送信クロックより生成される信号を受
けて、読み出し制御信OEを発生するもので、この読み出
し制御信号OEはRAM1の読み出し制御端へ入力される。
信号発生器７′は、パルス発生器５′からの送信データ
S DATAに同期する送信クロックより生成される信号を受
けて、読み出し制御信OEを発生するもので、この読み出
し制御信号OEはRAM1の読み出し制御端へ入力される。
８′は比較器で、この比較器８′は、読み出し制御信
号発生器７′からの読み出し制御信号OEとパルス発生器
４′からのS/P変換器用のロードタイミング信号S/P LOA
D TIMとの位相を比較するもので、これらの信号位相が
重なると、その旨の信号を出すようになっている。
号発生器７′からの読み出し制御信号OEとパルス発生器
４′からのS/P変換器用のロードタイミング信号S/P LOA
D TIMとの位相を比較するもので、これらの信号位相が
重なると、その旨の信号を出すようになっている。
９′は位相シフト制御部で、この位相シフト制御部
９′は、比較器８′から上記の信号位相の重なりを検出
した旨の信号を受けると、書き込み制御信号発生器６′
へ書き込み制御信号WEの位相を通常位置より所要ビット
シフトさせる旨の制御信号を出力するものである。
９′は、比較器８′から上記の信号位相の重なりを検出
した旨の信号を受けると、書き込み制御信号発生器６′
へ書き込み制御信号WEの位相を通常位置より所要ビット
シフトさせる旨の制御信号を出力するものである。
［作 用］ 上述の請求項１記載の本発明のRAMの非同期データア
クセス方式では、非同期データをS/P変換器２およびP/S
変換器３を介してRAM1に書き込んだり読み出したりする
に際しては、第１図に示すように、受信データR DATAに
同期する受信クロックからRAM1への書き込み制御信号WE
および読み出し制御信号OEを作成するとともに、読み出
し制御OEとP/S変換器用のロードタイミング信号P/S LOA
D TIMとの位相を比較器８にて比較しておき、これらの
信号位相が重なると、位相シフト制御部９にて、読み出
し制御信号OEの位相を通常位置より所要ビットシフトさ
せる。
クセス方式では、非同期データをS/P変換器２およびP/S
変換器３を介してRAM1に書き込んだり読み出したりする
に際しては、第１図に示すように、受信データR DATAに
同期する受信クロックからRAM1への書き込み制御信号WE
および読み出し制御信号OEを作成するとともに、読み出
し制御OEとP/S変換器用のロードタイミング信号P/S LOA
D TIMとの位相を比較器８にて比較しておき、これらの
信号位相が重なると、位相シフト制御部９にて、読み出
し制御信号OEの位相を通常位置より所要ビットシフトさ
せる。
また、請求項２記載の本発明のRAMの非同期データア
クセス方式では、非同期データをS/P変換器２およびP/S
変換器３を介してRAM1に書き込んだり読み出したりする
に際しては、第２図に示すごとく、送信データS DATAに
同期する送信クロックからRAM1への書き込み制御信号WE
および読み出し制御信号OEを作成するとともに、書き込
み制御信号WEとS/P変換器のロードタイミング信号S/P L
OAD TIMとの位相を比較しておき、これらの信号位相が
重なると、位相シフト制御部９′にて、書き込み制御信
号WEの位相を通常位置より所要ビットシフトさせる。
クセス方式では、非同期データをS/P変換器２およびP/S
変換器３を介してRAM1に書き込んだり読み出したりする
に際しては、第２図に示すごとく、送信データS DATAに
同期する送信クロックからRAM1への書き込み制御信号WE
および読み出し制御信号OEを作成するとともに、書き込
み制御信号WEとS/P変換器のロードタイミング信号S/P L
OAD TIMとの位相を比較しておき、これらの信号位相が
重なると、位相シフト制御部９′にて、書き込み制御信
号WEの位相を通常位置より所要ビットシフトさせる。
［実 施 例］ 以下、図面を参照して本発明の実施例を説明する。
さて、本実施例は、データ伝送システムのオーバヘッ
ドビット処理ユニットにて処理されるソネット（SONE
T）仕様のSECTION/LINE/PATH OVER BYTEの内のJ1バイト
（サービスバイト）をマイクロプロセッサユニット（MP
U）へ送ったりこのMPUから受信したりする際に、この情
報を一旦RAM1にストアする場合のアクセスの仕方に関す
るものである。
ドビット処理ユニットにて処理されるソネット（SONE
T）仕様のSECTION/LINE/PATH OVER BYTEの内のJ1バイト
（サービスバイト）をマイクロプロセッサユニット（MP
U）へ送ったりこのMPUから受信したりする際に、この情
報を一旦RAM1にストアする場合のアクセスの仕方に関す
るものである。
即ち、第３図（本発明の一実施例を示すブロック図）
に示すように、サービスビット挿入抽出部20が設けられ
ており、このサービスビット挿入抽出部20は、１チャネ
ルのデータR DATAを受けて、これをMPUへ送るととも
に、MPUからのデータが５チャネル分のデータS DATA1〜
S DATA5として取り出されるようになっている。なお、
送信用の各チャネルのそれぞれについて、クロックS P/
S CLK1〜S P/S CLK5［第４図（17），（20），（23），
（26），（29）参照］，タイミングクロックS TIM1〜S
TIM5［第４図（16），（19），（22），（25），（28）
参照］を有し、受信用チャネルについて、クロックR CL
K［第４図（２）参照］，タイミングクロックR TIM［第
４図（１）参照］を有する。
に示すように、サービスビット挿入抽出部20が設けられ
ており、このサービスビット挿入抽出部20は、１チャネ
ルのデータR DATAを受けて、これをMPUへ送るととも
に、MPUからのデータが５チャネル分のデータS DATA1〜
S DATA5として取り出されるようになっている。なお、
送信用の各チャネルのそれぞれについて、クロックS P/
S CLK1〜S P/S CLK5［第４図（17），（20），（23），
（26），（29）参照］，タイミングクロックS TIM1〜S
TIM5［第４図（16），（19），（22），（25），（28）
参照］を有し、受信用チャネルについて、クロックR CL
K［第４図（２）参照］，タイミングクロックR TIM［第
４図（１）参照］を有する。
また、このサービスビット挿入抽出部20とMPUとの間
には、バスラインを介してデュアルポートRAM1が設けら
れており、サービスビット挿入抽出部20とMPUとの間で
のデータ［第４図（４）〜（11）参照］の授受に際し、
このデュアルポートRAM1にデータを一旦ストアできるよ
うになっている、そして、このデュアルポートRAM1の書
き込み読み出し制御は読み出し制御信号OE［第４図（1
3）参照］および書き込み制御信号WE［第４図（14）参
照］によって行なうようになっている。
には、バスラインを介してデュアルポートRAM1が設けら
れており、サービスビット挿入抽出部20とMPUとの間で
のデータ［第４図（４）〜（11）参照］の授受に際し、
このデュアルポートRAM1にデータを一旦ストアできるよ
うになっている、そして、このデュアルポートRAM1の書
き込み読み出し制御は読み出し制御信号OE［第４図（1
3）参照］および書き込み制御信号WE［第４図（14）参
照］によって行なうようになっている。
ところで、サービスビット挿入抽出部20は、S/P変換
器2,パルス発生器4,5チャネル分のP/S変換器31〜35とパ
ルス発生器51〜55,書き込み制御信号発生器6,読み出し
制御信号発生器7,比較器8,位相シフト制御部としてのリ
ングカウンタ9,ゲート部10,データラッチ11,アドレス発
生器12をそなえている。
器2,パルス発生器4,5チャネル分のP/S変換器31〜35とパ
ルス発生器51〜55,書き込み制御信号発生器6,読み出し
制御信号発生器7,比較器8,位相シフト制御部としてのリ
ングカウンタ9,ゲート部10,データラッチ11,アドレス発
生器12をそなえている。
ここで、S/P変換器２は、受信シリアルデータR DATA
［第４図（３）参照］を例えば８ビットパラレルデータ
［第４図（４）〜（11）参照］に変換するものである。
［第４図（３）参照］を例えば８ビットパラレルデータ
［第４図（４）〜（11）参照］に変換するものである。
P/S変換器31〜35は、それぞれデュアルポートRAM1か
らの８ビットパラレルデータ［第４図（４）〜（11）参
照］をシリアルデータS DATA1〜S DATA5に変換するもの
である。
らの８ビットパラレルデータ［第４図（４）〜（11）参
照］をシリアルデータS DATA1〜S DATA5に変換するもの
である。
パルス変換器４は、受信データR DATAに同期した信号
｛受信クロックR CLK［第４図（２）参照］，受信タイ
ミング信号R TIM［第４図（１）参照］｝を受けて、所
要のパルス信号を発生するもので、該パルス信号は、S/
P変換器2,書き込み制御信号発生器6,読み出し制御信号
発生器7,データラッチ11,アドレス発生器12へ供給され
るようになっている。
｛受信クロックR CLK［第４図（２）参照］，受信タイ
ミング信号R TIM［第４図（１）参照］｝を受けて、所
要のパルス信号を発生するもので、該パルス信号は、S/
P変換器2,書き込み制御信号発生器6,読み出し制御信号
発生器7,データラッチ11,アドレス発生器12へ供給され
るようになっている。
また、パルス発生器51〜55は、送信データS DATA1〜S
DATA5に同期した信号｛送信クロックS P/S CLK1〜S P/
S CLK5［第４図（17），（20），（23），（26），（2
9）参照］，送信タイミングクロックS TIM1〜S TIM5
［第４図（16），（19），（22），（25），（28）参
照］｝を受けて、所要のパルス信号を発生するもので、
該パルス信号のうちS P/S CLK1〜S P/S CLK5はそれぞれ
P/S変換器31〜35へ供給されるとともに、ロードタイミ
ング信号P/S LOAD TIM1〜P/S LOAD TIM5［第４図（1
8），（21），（24），（27），（30）参照］はそれぞ
れゲート部10を介して比較器８へ供給されるようになっ
ている。
DATA5に同期した信号｛送信クロックS P/S CLK1〜S P/
S CLK5［第４図（17），（20），（23），（26），（2
9）参照］，送信タイミングクロックS TIM1〜S TIM5
［第４図（16），（19），（22），（25），（28）参
照］｝を受けて、所要のパルス信号を発生するもので、
該パルス信号のうちS P/S CLK1〜S P/S CLK5はそれぞれ
P/S変換器31〜35へ供給されるとともに、ロードタイミ
ング信号P/S LOAD TIM1〜P/S LOAD TIM5［第４図（1
8），（21），（24），（27），（30）参照］はそれぞ
れゲート部10を介して比較器８へ供給されるようになっ
ている。
書き込み制御信号発生器６は、パルス発生器４からの
受信データR DATAに同期する受信クロックR CLK［第４
図（２）参照］より生成される信号を受けて、書き込み
制御信号WE［第４図（14）参照］を発生するもので、こ
の書き込み制御信号WEはデュアルポートRAM1の書き込み
制御端へ入力される。
受信データR DATAに同期する受信クロックR CLK［第４
図（２）参照］より生成される信号を受けて、書き込み
制御信号WE［第４図（14）参照］を発生するもので、こ
の書き込み制御信号WEはデュアルポートRAM1の書き込み
制御端へ入力される。
読み出し制御信号発生器７は、パルス発生器４からの
受信データR DATAに同期する受信クロックR CLK［第４
図（２）参照］より生成される信号を受けて、読み出し
制御信号OE［第４図（13）参照］を発生するもので、こ
の読み出し制御信号OEはデュアルポートRAM1の読み出し
制御端および比較器８へ入力される。
受信データR DATAに同期する受信クロックR CLK［第４
図（２）参照］より生成される信号を受けて、読み出し
制御信号OE［第４図（13）参照］を発生するもので、こ
の読み出し制御信号OEはデュアルポートRAM1の読み出し
制御端および比較器８へ入力される。
比較器８は、読み出し制御信号発生器７からの読み出
し制御信号OEとゲート部10を経由したパルス発生器51〜
55からのP/S変換器用のロードタイミング信号P/S LOAD
TIM1〜P/S LOAD TIM5［第４図（18），（21），（2
4），（27），（30）参照］との位相を比較するもの
で、これらの信号位相が重なると、その旨の信号を出す
ようになっている。
し制御信号OEとゲート部10を経由したパルス発生器51〜
55からのP/S変換器用のロードタイミング信号P/S LOAD
TIM1〜P/S LOAD TIM5［第４図（18），（21），（2
4），（27），（30）参照］との位相を比較するもの
で、これらの信号位相が重なると、その旨の信号を出す
ようになっている。
リングカウンタ９は、比較器８から上記の信号位相の
重なりを検出した旨の信号を受けると、読み出し制御信
号発生器７へ読み出し制御信号OEの位相を通常位置より
所要ビットシフトさせる旨の制御信号を出力するもので
ある。
重なりを検出した旨の信号を受けると、読み出し制御信
号発生器７へ読み出し制御信号OEの位相を通常位置より
所要ビットシフトさせる旨の制御信号を出力するもので
ある。
ゲート部10は、パルス発生器51〜55からのP/S変換器
用のロードタイミング信号P/S LOAD TIM1〜P/S LOAD TI
M5［第４図（18），（21），（24），（27），（30）参
照］を比較器８へ通すもので、例えばORゲートが使用さ
れる。
用のロードタイミング信号P/S LOAD TIM1〜P/S LOAD TI
M5［第４図（18），（21），（24），（27），（30）参
照］を比較器８へ通すもので、例えばORゲートが使用さ
れる。
データラッチ11は、デュアルポートRAM1から読み出さ
れたデータをラッチするもので、アドレス発生器12は、
デュアルポートRAM1への書き込みアドレスおよび読み出
しアドレスを発生するものである。なお、第４図（15）
はデータラッチ出力（８ビット分）であり、第４図（1
2）はアドレスコントロールデータである。
れたデータをラッチするもので、アドレス発生器12は、
デュアルポートRAM1への書き込みアドレスおよび読み出
しアドレスを発生するものである。なお、第４図（15）
はデータラッチ出力（８ビット分）であり、第４図（1
2）はアドレスコントロールデータである。
上述の構成により、非同期データをS/P変換器２およ
びP/S変換器31〜35を介してデュアルポートRAM1に書き
込んだり読み出したりする際に、書き込み制御信号発生
器６および読み出し制御信号発生器７で、それぞれ受信
データR DATA［第４図（３）参照］に同期する受信クロ
ックR CLK［第４図（２）参照］からデュアルポートRAM
1への書き込み制御信号WE［第４図（14）参照］および
読み出し制御信号OE［第４図（13）参照］を作成すると
ともに、読み出し制御信号OEとP/S変換器用のロードタ
イミング信号P/S LOAD TIM1〜P/S LOAD TIM5［第４図
（18），（21），（24），（27），（30）参照］との位
相を、比較器８にて比較しておき、これらの信号位相が
重なると、リングカウンタ９にて、読み出し制御信号OE
の位相を通常位置より所要ビットシフトさせるのである
［第４図（13）のＡ部参照］。
びP/S変換器31〜35を介してデュアルポートRAM1に書き
込んだり読み出したりする際に、書き込み制御信号発生
器６および読み出し制御信号発生器７で、それぞれ受信
データR DATA［第４図（３）参照］に同期する受信クロ
ックR CLK［第４図（２）参照］からデュアルポートRAM
1への書き込み制御信号WE［第４図（14）参照］および
読み出し制御信号OE［第４図（13）参照］を作成すると
ともに、読み出し制御信号OEとP/S変換器用のロードタ
イミング信号P/S LOAD TIM1〜P/S LOAD TIM5［第４図
（18），（21），（24），（27），（30）参照］との位
相を、比較器８にて比較しておき、これらの信号位相が
重なると、リングカウンタ９にて、読み出し制御信号OE
の位相を通常位置より所要ビットシフトさせるのである
［第４図（13）のＡ部参照］。
これにより、この現象以降は一定周期で作成されるP/
S変換器用のロードタイミング信号P/S LOAD TIM1〜P/S
LOAD TIM5［第４図（18），（21），（24），（27），
（30）参照］と読み出し制御信号OE［第４図（13）参
照］とは重なり合うことがなくなり、デュアルポートRA
M1からのデータを確実に読み出すことが可能となる。
S変換器用のロードタイミング信号P/S LOAD TIM1〜P/S
LOAD TIM5［第４図（18），（21），（24），（27），
（30）参照］と読み出し制御信号OE［第４図（13）参
照］とは重なり合うことがなくなり、デュアルポートRA
M1からのデータを確実に読み出すことが可能となる。
なお、その後、仮りに読み出し制御信号OEとP/S変換
器用のロードタイミング信号P/S LOAD TIM1〜P/S LOAD
TIM5との位相が重なったとしても、再度同様の動作を起
こして、信号重なりを回避することが行なわれる。
器用のロードタイミング信号P/S LOAD TIM1〜P/S LOAD
TIM5との位相が重なったとしても、再度同様の動作を起
こして、信号重なりを回避することが行なわれる。
このようにして、デュアルポートRAM1を介して非同期
のシリアルデータを読み書きする場合、不都合なタイミ
ングからの回避を確実に行なうことができ、これによ
り、確実なデータのやりとりが可能となるものである。
のシリアルデータを読み書きする場合、不都合なタイミ
ングからの回避を確実に行なうことができ、これによ
り、確実なデータのやりとりが可能となるものである。
また、非同期データをS/P変換器２およびP/S変換器３
を介してRAM1に書き込んだり読み出したりする際に、送
信データに同期する送信クロックからRAM1への書き込み
制御信号WEおよび読み出し制御信号OEを作成するととも
に、書き込み制御信号OEとS/P変換器のロードタイミン
グ信号との位相を比較しておき、これらの信号位相が重
なると、位相シフト制御部としてのリングカウンタに
て、書き込み制御信号WEの位相を通常位置より所要ビッ
トシフトさせるようにしても、RAM1を介して非同期のシ
リアルデータを読み書きする場合の不都合なタイミング
を回避することができ、このようにしても確実なデータ
のやりとりが可能となるものである。
を介してRAM1に書き込んだり読み出したりする際に、送
信データに同期する送信クロックからRAM1への書き込み
制御信号WEおよび読み出し制御信号OEを作成するととも
に、書き込み制御信号OEとS/P変換器のロードタイミン
グ信号との位相を比較しておき、これらの信号位相が重
なると、位相シフト制御部としてのリングカウンタに
て、書き込み制御信号WEの位相を通常位置より所要ビッ
トシフトさせるようにしても、RAM1を介して非同期のシ
リアルデータを読み書きする場合の不都合なタイミング
を回避することができ、このようにしても確実なデータ
のやりとりが可能となるものである。
さらに、書き込みおよび読み出しクロックを生成する
ためのマスタとなるマスタクロックとして同一のクロッ
クを用いていることから、本RAMの非同期データアクセ
ス方式を例えばLSIおよび外付したRAMを用いて実現した
場合には、クロックの本数を減少させることができ、装
置を小型化することができる等の物理的設計において効
果が得られるものである。
ためのマスタとなるマスタクロックとして同一のクロッ
クを用いていることから、本RAMの非同期データアクセ
ス方式を例えばLSIおよび外付したRAMを用いて実現した
場合には、クロックの本数を減少させることができ、装
置を小型化することができる等の物理的設計において効
果が得られるものである。
なお、上記の実施例において、書き込み制御信号WE,
読み出し制御信号OE,ロードタイミング信号P/S LOAD TI
M1〜P/S LOAD TIM5は反転信号であるので、バーをつけ
るべきであるが、それを明細書中では省略してある。
読み出し制御信号OE,ロードタイミング信号P/S LOAD TI
M1〜P/S LOAD TIM5は反転信号であるので、バーをつけ
るべきであるが、それを明細書中では省略してある。
［発明の効果］ 以上説明したように、請求項１記載の本発明のRAMの
非同期データアクセス方式によれば、非同期データをシ
リアル／パラレル変換器およびパラレル／シリアル変換
器を介してRAMに書き込んだり読み出したりする際に、
受信データに同期する受信クロックから該RAMへの書き
込み制御信号および読み出し制御信号を作成するととも
に、該読み出し制御信号と該パラレル／シリアル変換器
用のロードタイミング信号との位相を比較しておき、こ
れらの信号位相が重なると、該読み出し制御信号の位相
を通常位置より所要ビットシフトさせることが行なわれ
るので、RAMを介して非同期のシリアルデータを読み書
きする場合の不都合なタイミングを回避することがで
き、これにより、確実なデータのやりとりが可能となる
利点がある。
非同期データアクセス方式によれば、非同期データをシ
リアル／パラレル変換器およびパラレル／シリアル変換
器を介してRAMに書き込んだり読み出したりする際に、
受信データに同期する受信クロックから該RAMへの書き
込み制御信号および読み出し制御信号を作成するととも
に、該読み出し制御信号と該パラレル／シリアル変換器
用のロードタイミング信号との位相を比較しておき、こ
れらの信号位相が重なると、該読み出し制御信号の位相
を通常位置より所要ビットシフトさせることが行なわれ
るので、RAMを介して非同期のシリアルデータを読み書
きする場合の不都合なタイミングを回避することがで
き、これにより、確実なデータのやりとりが可能となる
利点がある。
また、請求項２記載の本発明のRAMの非同期データア
クセス方式では、非同期データをシリアル／パラレル変
換器およびパラレル／シリアル変換器を介してRAMに書
き込んだり読み出したりする際に、送信データに同期す
る送信クロックから該RAMへの書き込み制御信号および
読み出し制御信号を作成するとともに、該書き込み制御
信号と該シリアル／パラレル変換器のロードタイミング
信号との位相を比較しておき、これらの信号位相が重な
ると、該書き込み制御信号の位相を通常位置より所要ビ
ットシフトさせることが行なわれるので、上記請求項１
記載の発明と同様に、RAMを介して非同期のシリアルデ
ータを読み書きする場合の不都合なタイミングを回避す
ることができ、これにより、確実なデータのやりとりが
可能となる利点がある。
クセス方式では、非同期データをシリアル／パラレル変
換器およびパラレル／シリアル変換器を介してRAMに書
き込んだり読み出したりする際に、送信データに同期す
る送信クロックから該RAMへの書き込み制御信号および
読み出し制御信号を作成するとともに、該書き込み制御
信号と該シリアル／パラレル変換器のロードタイミング
信号との位相を比較しておき、これらの信号位相が重な
ると、該書き込み制御信号の位相を通常位置より所要ビ
ットシフトさせることが行なわれるので、上記請求項１
記載の発明と同様に、RAMを介して非同期のシリアルデ
ータを読み書きする場合の不都合なタイミングを回避す
ることができ、これにより、確実なデータのやりとりが
可能となる利点がある。
さらに、請求項１及び請求項２記載の本発明のRAMの
非同期データアクセス方式では、いずれも書き込みおよ
び読み出しクロックを生成するためのマスタとなるマス
タクロックとして同一のクロックを用いていることか
ら、本発明にかかるRAMの非同期データアクセス方式を
例えばLSIおよび外付したRAMを用いて実現した場合に
は、クロックの本数を減少させることができ、装置を小
型化することができる等の物理的設計において効果が得
られる利点もある。
非同期データアクセス方式では、いずれも書き込みおよ
び読み出しクロックを生成するためのマスタとなるマス
タクロックとして同一のクロックを用いていることか
ら、本発明にかかるRAMの非同期データアクセス方式を
例えばLSIおよび外付したRAMを用いて実現した場合に
は、クロックの本数を減少させることができ、装置を小
型化することができる等の物理的設計において効果が得
られる利点もある。
第1,2図はそれぞれ本発明の原理ブロック図、 第３図は本発明の一実施例を示すブロック図、 第４図は本発明の一実施例の作用を説明するタイムチャ
ート、 第５図は従来例を示すブロック図である。 図において、 １はRAM、 ２はS/P変換器、 ３はP/S変換器、 4,4′,5,5′はパルス発生器、 6,6′は書き込み制御信号発生器、 7,7′は読み出し制御信号発生器、 ８は比較器、 ９はリングカウンタ（位相シフト制御部）、 ９′は位相シフト制御部、 10はゲート部、 11はデータラッチ、 12はアドレス発生器、 20はザービスビット挿入抽出部、 31〜35はP/S変換器、 51〜55はパルス発生器である。
ート、 第５図は従来例を示すブロック図である。 図において、 １はRAM、 ２はS/P変換器、 ３はP/S変換器、 4,4′,5,5′はパルス発生器、 6,6′は書き込み制御信号発生器、 7,7′は読み出し制御信号発生器、 ８は比較器、 ９はリングカウンタ（位相シフト制御部）、 ９′は位相シフト制御部、 10はゲート部、 11はデータラッチ、 12はアドレス発生器、 20はザービスビット挿入抽出部、 31〜35はP/S変換器、 51〜55はパルス発生器である。
Claims (2)
- 【請求項１】非同期データをシリアル／パラレル変換器
（２）およびパラレル／シリアル変換器（３）を介して
RAM（１）に書き込んだり読み出したりする際に、 受信データに同期する受信クロックから該RAM（１）へ
の書き込み制御信号および読み出し制御信号を作成する
とともに、 該読み出し制御信号と該パラレル／シリアル変換器
（３）用のロードタイミング信号との位相を比較してお
き、これらの信号位相が重なると、該読み出し制御信号
の位相を通常位置より所要ビットシフトさせることを 特徴とする、RAMの非同期データアクセス方式。 - 【請求項２】非同期データをシリアル／パラレル変換器
（２）およびパラレル／シリアル変換器（３）を介して
RAM（１）に書き込んだり読み出したりする際に、 送信データに同期する受信クロックから該RAM（１）へ
の書き込み制御信号および読み出し制御信号を作成する
とともに、 該書き込み制御信号と該シリアル／パラレル変換器
（２）のロードタイミング信号との位相を比較してお
き、これらの信号位相が重なると、該書き込み制御信号
の位相を通常位置より所要ビットシフトさせることを 特徴とする、RAMの非同期データアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058758A JP2540643B2 (ja) | 1990-03-09 | 1990-03-09 | Ｒａｍの非同期デ―タアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058758A JP2540643B2 (ja) | 1990-03-09 | 1990-03-09 | Ｒａｍの非同期デ―タアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259637A JPH03259637A (ja) | 1991-11-19 |
| JP2540643B2 true JP2540643B2 (ja) | 1996-10-09 |
Family
ID=13093439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058758A Expired - Fee Related JP2540643B2 (ja) | 1990-03-09 | 1990-03-09 | Ｒａｍの非同期デ―タアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540643B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101375466B1 (ko) | 2009-01-12 | 2014-03-18 | 램버스 인코포레이티드 | 다중 전력 모드를 갖는 메조크로노스 시그널링 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999556U (ja) * | 1982-12-24 | 1984-07-05 | 株式会社日立製作所 | 位相同期回路 |
-
1990
- 1990-03-09 JP JP2058758A patent/JP2540643B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03259637A (ja) | 1991-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |