KR20070021973A - 반도체 집적 회로 장치 - Google Patents

Abstract

(과제)

지터 (jitter) 가 적고 안정적으로 동작하는 높은 체배비 (遞倍比) 를 갖는 회로를 제공한다.

(해결 수단)

체배 회로 (10) 는 입력 클록 신호 (CLK) 및 입력 클록 신호 (CLK) 를 m 체배한 클록 신호를 선택해 출력하는 셀렉터 회로 (15) 를 구비한다. PLL 회로 (20) 는 셀렉터 회로 (15) 가 출력하는 클록 신호와, 귀환 클록 신호를 위상 비교하는 위상차 검출 회로 (21), 위상차 검출 회로 (21) 가 출력하는 위상차 신호를 입력하는 전하 펌프 회로 (22), 전하 펌프 회로 (22) 가 출력하는 신호의 저역 성분을 취출하여 출력하는 로우 패스 필터 (23), 및 로우 패스 필터 (23) 의 출력 레벨에 맞춘 주파수로 발진하는 전압 제어 발진기 (24) 와, 전압 제어 발진기 (24) 의 출력 클록을 입력하고 n 분주하여 귀환 클록 신호로서 출력하는 분주기 (25) 를 구비한다.

체배 회로, 체배비, 선택 회로.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

도 1 은 본 발명의 실시 형태와 관련되는 체배 회로 및 PLL 회로의 구성을 나타내는 블록도.

도 2 는 클록 체배기의 회로도.

도 3 은 본 발명의 실시예와 관련되는 반도체 집적 회로 장치의 구성을 나타내는 블록도.

도 4 는 종래의 PLL 주파수 체배 회로의 구성을 나타내는 블록도.

(부호의 설명)

10 체배 회로

11, 12, 14 버퍼

13 클록 체배기

15 셀렉터 회로

20 PLL 회로

21 위상차 검출 회로 (PFD)

22 전하 펌프 회로 (CP)

23 로우 패스 필터 (LPF)

24 전압 제어 발진기 (VCO)

25 분주기(DIV)

30 반도체 집적 회로 장치

31, 35 버퍼 회로

32 시리얼 패러렐 (SP) 변환 회로

33 내부 회로

34 패러렐 시리얼 (PS) 변환 회로

본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히, 체배 PLL (Phase Locked Loop ; 위상 고정 루프) 회로를 포함하는 반도체 집적 회로 장치에 관한 것이다.

체배 PLL 회로는 낮은 주파수의 기준 클록으로부터 높은 주파수의 클록을 발생시키기 때문에 폭넓게 사용되고 있다. 이러한 체배 PLL 회로는 장치간 데이터 전송의 동기 클록을 생성하기 위해서도 이용된다. 최근, 장치간의 데이터 전송 속도가 고속화되고 있고, 높은 데이터 레이트에서의 전송이 실현되고 있다. 이러한 높은 데이터 레이트의 전송에 있어서, 패러렐 전송에서는 고속화에 수반하여 병렬 신호간의 스큐 (skew) 확보가 곤란해지기 때문에, 전송 속도의 한계가 표면화되고 있다. 이 때문에 고속 전송에는 시리얼 전송을 점차 이용하게 되고 있다.

이러한 체배 PLL 회로에 있어서, 필요에 따라서 주파수 체배비를 선택 가능하도록 하는 회로 구성이 알려져 있다. 예를 들어, PLL 의 주파수 체배비를 선택 가능하도록 하여, 높은 체배비를 실현하는 PLL 주파수 체배 회로가 특허 문헌 1 에 개시되어 있다.

도 4 는 특허 문헌 1 에 기재된 PLL 주파수 체배 회로의 구성을 나타내는 블록도이다. 도 4 에 있어서, PLL 주파수 체배 회로는 위상차 검출 회로 (110) 에서 기준 클록 신호와 귀환 클록 신호를 위상 비교하여 위상차를 전하 펌프 회로 (120), 로우 패스 필터 (130) 를 통하여 전압 제어 발진기 (140; VCO) 에 부여한다. 전압 제어 발진기 (140) 는 로우 패스 필터 (130) 의 출력 신호에 맞추어 출력 주파수가 제어된다. 또, 전압 제어 발진기 (140) 의 출력 클록을 입력으로 하는 카운터 (151) 와, 카운터 (151) 의 각 단에서의 출력으로부터 취출한 복수의 클록 신호를 입력으로 하고, 선택한 신호를 위상차 검출 회로 (110) 에 귀환 클록 신호로서 공급하는 제 1 멀티플렉서 회로 (152) 를 구비한다. 추가로 전압 제어 발진기 (140) 의 신호를 이용하여 VCO 출력 주파수보다 높은 주파수를 갖는 체배 클록을 생성하는 회로 (160) 와, VCO 출력 클록과 체배 클록을 입력으로 하는 제 2 멀티플렉서 (170) 와, 제 2 멀티플렉서의 선택 출력 클록 신호를 입력으로 하는 N진 (N進) 카운터 (180) 를 구비한다. 이러한 구성의 PLL 주파수 체배 회로에 의하면, 주파수 체배비를 선택할 수 있도록 하고, 또한, 종래의 PLL 회로보다 높은 체배비를 실현할 수 있어, 고체배비화에 수반하여 귀환 카운터의 최대 동작 주파수가 제약받는 문제를 해결할 수 있다.

[특허 문헌 1] 일본 공개특허공보 2001-16077호 (도 1)

그런데, 도 4 에 나타내는 PLL 주파수 체배 회로에서는 귀환 루프 내에 카운터 (151) 를 형성하여 카운터 (151) 의 각 단 출력으로부터 취출한 복수의 클록 신호를 입력으로 하고, 제 1 멀티플렉서 회로 (152) 에서 선택한 신호를 위상차 검출 회로 (110) 에 귀환 클록 신호로서 공급하고 있다. 이와 같이 구성되는 회로에서는 체배비를 변경하기 위해서 제 1 멀티플렉서 회로 (152) 에서 클록 신호를 선택할 때마다 PLL 회로의 특성이 변화하게 된다. 예를 들어, 전원 온 혹은 리셋 후의 PLL 회로에 있어서의 로크하기 (발진 주파수가 안정되기) 까지의 시간이 변하게 된다. 이 때문에 PLL 회로로부터 출력되는 클록 신호를 이용하는 회로측에서, 체배비를 변경할 때마다, 예를 들어 전원 온 혹은 리셋 후의 클록 수를 카운트하는 값 등, 즉 정상 동작까지의 대기 시간을 변경하도록 해야 한다.

한편, 회로 (160) 가 생성하는 체배 클록은 전압 제어 발진기 (140) 를 구성하는 홀수 단의 인버터 회로 혹은 복수 단의 차동 증폭 회로를 링 접속하는 링 발진기의 각 단으로부터 취출하는 신호로부터 합성된다. 이러한 구성의 링 발진기에서는 다단 접속되는 액티브 소자가 동작하기 때문에 지터 (jitter) 가 비교적 많고, 특히 분주비가 큰 경우 지터가 현저해진다.

해결하기 위한 수단

본 발명의 하나의 양태와 관련되는 반도체 집적 회로 장치는 입력 클록 신호 를 체배하여 출력하는 회로로서, 체배비를 선택할 수 있도록 구성되는 체배 회로와, 체배 회로의 출력 신호를 n (n 은 자연수) 배하여, 출력 클록 신호로서 출력하는 PLL 회로를 구비한다.

발명을 실시하기 위한 최선의 형태

도 1 은 본 발명의 실시 형태와 관련되는 체배 회로 및 PLL 회로의 구성을 나타내는 블록도이다. 도 1 에 있어서, 체배 회로 (10) 는 입력 클록 신호 (CLK) 를 버퍼링 하는 버퍼 (11, 12) 와, 버퍼 (12) 가 출력하는 신호를 m (m 은 2 이상의 정수) 체배하는 클록 체배기 (13 ; MULT) 와, 클록 체배기 (13) 가 출력하는 신호를 버퍼링 하는 버퍼 (14) 와, 버퍼 (11) 가 출력하는 신호와 버퍼 (14) 가 출력하는 신호 중 어느 한쪽을 선택하는 셀렉터 회로 (15) 를 구비한다. 또한, 버퍼 (11, 12, 14) 는 파형 정형의 기능을 가지며, 필요에 따라서 삽입할 수도 있다.

여기서, 클록 체배기 (13) 의 구체적인 구성을 도 2 에 나타낸다. 도 2(a) 에 나타내는 클록 체배기는 클록 신호 (CLK) 주기의 1/4 에 상당하는 지연 시간을 갖는 지연 소자 (16a) 와 배타적 논리합 회로 (17a) 를 구비한다. 지연 소자 (16a) 는 예를 들어 다단으로 접속된 버퍼 (게이트) 등으로 구성된다. 배타적 논리합 회로 (17a) 는 클록 신호 (CLK) 와 지연 소자 (16a) 에 의해 지연된 클록 신호 (CLK) 의 배타적 논리합 (EXOR) 연산을 함으로써, 클록 신호 (CLK) 의 2배 주파수의 클록 신호를 출력한다.

또한, 도 2(b) 에 나타내는 클록 체배기는 도 2(a) 의 클록 체배기에, 추가 로 클록 신호 (CLK) 주기의 1/8 에 상당하는 지연 시간을 갖는 지연 소자 (16b) 와 배타적 논리합 회로 (17b) 를 구비한다. 배타적 논리합 회로 (17b) 는 도 2(a) 의 클록 체배기에 상당하는 클록 체배기가 출력하는 클록 신호 (CLKa) 와 지연 소자 (16b) 에 의해 지연된 클록 신호 (CLKa) 의 배타적 논리합 (EXOR) 연산을 함으로써, 클록 신호 (CLKa) 의 2배, 즉 클록 신호 (CLK) 의 4배 주파수의 클록 신호를 출력한다.

클록 체배기 (13) 가 도 2(a) 혹은 도 2(b) 의 클록 체배기이면, 체배 회로 (10) 는 셀렉터 회로 (15) 에 의해, 클록 신호 (CLK) 인지, 클록 신호 (CLK) 의 2배 혹은 클록 신호 (CLK) 의 4배 주파수의 클록 신호인지를 선택하여 출력한다.

한편, PLL 회로 (20) 는 체배 회로 (10) 가 출력하는 클록 신호와 귀환 클록 신호를 위상 비교하는 위상차 검출 회로 (21 ; PFD) 와, 위상차 검출 회로 (21) 가 출력하는 위상차 신호를 입력하는 전하 펌프 회로 (22 ; CP) 와, 전하 펌프 회로 (22) 가 출력하는 신호의 저역 성분을 취출하여 출력하는 로우 패스 필터 (LPF) (23) 와, 로우 패스 필터 (23) 의 출력 레벨에 맞춘 주파수로 발진하는 전압 제어 발진기 (24 ; VCO) 와, 전압 제어 발진기 (24) 의 출력 클록을 입력하여 n (n 은 자연수) 분주하는 분주기 (25 ; DIV) 를 구비하고, 분주기 (25) 의 출력 신호를 귀환 클록 신호로서 위상차 검출 회로 (21) 에 입력하도록 구성된다.

여기서 전압 제어 발진기 (24) 는 예를 들어 접합에 인가하는 전압에 의해 용량이 크게 변화하는 다이오드 등의 전압 가변 용량 소자 (varactor) 와 인덕터를 포함하여 구성되는 것이 바람직하다. 이러한 소자로 구성되는 전압 제어 발진 기는 액티브 소자가 다단으로 접속되는 링 발진기와는 달리, 발진 주파수가 보다 안정적이고 지터가 적다.

게다가 PLL 회로 (20) 에서는 분주기 (25) 의 분주비 n 을 고정으로 해놓는다. 따라서, PLL 회로의 특성은, 루프 내의 회로 조건이 고정되어, 지극히 안정적인 것이 된다.

이상과 같이 구성되는 회로에서는 셀렉터 회로 (15) 에 의해 선택되는 입력 클록 신호 (CLK) 및 입력 클록 신호 (CLK) 를 m 체배한 클록 신호 중 어느 한쪽이, 체배 회로 (10) 로부터 PLL 회로 (20) 에 입력된다. 따라서, 입력 클록 신호 (CLK) 의 n 배 혹은 m×n 배의 주파수의 신호가 PLL 회로 (20) 로부터 출력된다. PLL 회로 (20) 는 상기한 바와 같이 구성되므로, PLL 회로 (20) 로부터 출력되는 출력 신호는 지터가 적고 안정적인 신호가 된다. 즉, 체배 회로 (10) 및 PLL 회로 (20) 에 의해, 지터가 적고 안정적으로 동작하는 높은 체배비를 갖는 회로가 실현된다. 이하, 체배 회로 (10) 및 PLL 회로 (20) 를 적용한 반도체 집적 회로 장치의 구체예에 대해서, 실시예에 입각하여 설명한다.

[실시예 1]

도 3 은 본 발명의 실시예와 관련되는 반도체 집적 회로 장치의 구성을 나타내는 블록도이다. 도 3 에 있어서, 반도체 집적 회로 장치 (30) 는 장치간 시리얼 통신 등에 이용된다. 반도체 집적 회로 장치 (30) 는 도 1 에 나타낸 체배 회로 (10) 및 PLL 회로 (20), 버퍼 회로 (31, 35), 시리얼 패러렐 (SP) 변환 회로 (32), 내부 회로 (33), 패러렐 시리얼 (PS) 변환 회로 (34) 를 구비한다.

클록 신호 (CLK) 는 체배 회로 (10) 에 의해 체배되어, 혹은 그대로 PLL 회로 (20) 에 공급된다. PLL 회로 (20) 로부터 출력되는 클록 신호는 시리얼 패러렐 변환 회로 (32) 및 패러렐 시리얼 변환 회로 (34) 에 공급된다. 시리얼 데이터 신호 (IN) 는 버퍼 회로 (31) 를 통하여 시리얼 패러렐 변환 회로 (32) 에 입력된다. 시리얼 패러렐 변환 회로 (32) 는 PLL 회로 (20) 로부터 출력되는 클록 신호에 기초하여 시리얼 데이터 신호 (IN) 를 입력받아 패러렐 데이타 신호로 변환하여 내부 회로 (33) 에 출력한다.

한편, 패러렐 시리얼 변환 회로 (34) 는 내부 회로 (33) 로부터 패러렐 시리얼 변환 회로 (34) 에 공급되는 패러렐 데이타 신호를, PLL 회로 (20) 로부터 출력되는 클록 신호를 바탕으로 시리얼 데이터 신호로 변환하고, 버퍼 회로 (35) 를 통하여 시리얼 데이터 신호 (OUT) 로서 출력한다.

이러한 구성의 반도체 집적 회로 장치에 있어서, 체배 회로 (10) 는 테스트 신호 (TST) 의 신호 레벨에 맞추어, 클록 신호 (CLK) 및 클록 신호 (CLK) 를 체배한 클록 신호 중 어느 한쪽을 선택하여 PLL 회로 (20) 에 출력한다. 예를 들어, 도 3 에 나타내는 반도체 집적 회로 장치를 테스트 모드로 동작시키는 경우에는 클록 신호 (CLK) 를 체배한 클록 신호를 PLL 회로 (20) 에 출력하고, 통상 동작 모드로 동작시키는 경우에는 클록 신호 (CLK) 를 그대로 PLL 회로 (20) 에 출력한다. PLL 회로 (20) 와 그 주변부의 테스트에 있어서, 테스트 신호 (TST) 를 테스트 모드가 되도록 설정함으로써, 통상 동작보다 주파수가 낮은 클록 신호 (CLK) 에 의해 동작시킬 수 있다. 이와 같이 동작시킴으로써, 반도체 집적 회로 장치 (30) 를 테스트할 때, 보다 주파수가 낮은 클록 신호 (CLK) 로 동작하는 저가의 테스터를 이용할 수 있게 되고, 또 클록 신호 (CLK) 의 주파수가 낮기 때문에 테스트 조건이 완화되는 등의 이점이 생기게 된다.

이상, 본 발명을 상기 실시예에 입각하여 설명했으나, 본 발명은 상기 실시예에만 한정되는 것은 아니며, 본원 특허 청구 범위 각 청구항의 발명의 범위 내에서 당업자라면 할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 지터가 적고 안정적으로 동작하는 높은 체배비를 갖는 회로가 실현된다.

Claims (6)

1. 입력 클록 신호를 체배하여 출력하는 회로로서, 체배비를 선택할 수 있도록 구성되는 체배 회로, 및

   상기 체배 회로의 출력 신호를 n (n 은 자연수) 배하여, 출력 클록 신호로서 출력하는 PLL 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
2. 제 1 항에 있어서,

   상기 체배 회로는 2 이상의 복수의 상기 체배비 중에서 하나를 선택하는 선택 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
3. 제 2 항에 있어서,

   상기 선택 회로는 상기 입력 클록 신호를 그대로 출력할지, 상기 입력 클록 신호를 m (m 은 2 이상의 정수) 배로 체배하여 출력할지를 선택하는 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
4. 제 1 항에 있어서,

   상기 PLL 회로에 포함되는 전압 제어 발진기는 인덕터와 전압 가변 용량 소자를 포함하도록 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
5. 제 3 항에 있어서,

   입력 단자,

   상기 입력 단자로부터 입력되는 제 1 시리얼 신호를 상기 출력 클록 신호에 동기시켜 제 1 패러렐 신호로 변환하고, 내부 회로에 출력하는 시리얼 패러렐 변환 회로,

   출력 단자, 및

   상기 내부 회로에서 생성되는 제 2 패러렐 신호를 상기 출력 클록 신호에 동기시켜 제 2 시리얼 신호로 변환하고, 상기 출력 단자에 출력하는 패러렐 시리얼 변환 회로를 추가로 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
6. 제 3 항 또는 제 5 항에 있어서,

   상기 선택 회로에 접속되는 테스트 입력 단자를 추가로 구비하고,

   상기 테스트 입력 단자가 테스트 모드로 설정되는 경우, 상기 체배 회로는 상기 입력 클록 신호를 m (m 은 2 이상의 정수) 배로 체배하여 출력하는 것을 특징으로 하는 반도체 집적 회로 장치.

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