JPH06164384A - 周波数同期回路 - Google Patents
周波数同期回路Info
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- JPH06164384A JPH06164384A JP4307452A JP30745292A JPH06164384A JP H06164384 A JPH06164384 A JP H06164384A JP 4307452 A JP4307452 A JP 4307452A JP 30745292 A JP30745292 A JP 30745292A JP H06164384 A JPH06164384 A JP H06164384A
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- flip
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Abstract
(57)【要約】
【目的】本発明は光同期通信システムのＶＴグループで
の異なるタイミングの２つの局間で周波数同期をとる際
の周波数同期回路に関し、クロックの歯抜けを分散する
ことにより、ジッタを低減することのできる周波数同期
回路を実現することを目的とする。 【構成】電圧制御発振器１０と、１５／１６分周回路２
０と、１／２分周回路３０と、初段のフリップフロップ
回路４０と、２段目のフリップフロップ回路５０と、排
他的否定論理和回路６０と、低域濾波器７０を備える周
波数同期回路１００において、電圧制御発振器１０の出
力を反転する反転回路８１と、１５／１６分周回路２０
の出力を半ビットシフト用のフリップフロップ回路８２
と、フリップフロップ回路８２の出力を１／２に分周す
る１／２分周回路８３と、１／２分周回路３０と１／２
分周回路８３を入力とするセレクタ８４を設け構成す
る。
の異なるタイミングの２つの局間で周波数同期をとる際
の周波数同期回路に関し、クロックの歯抜けを分散する
ことにより、ジッタを低減することのできる周波数同期
回路を実現することを目的とする。 【構成】電圧制御発振器１０と、１５／１６分周回路２
０と、１／２分周回路３０と、初段のフリップフロップ
回路４０と、２段目のフリップフロップ回路５０と、排
他的否定論理和回路６０と、低域濾波器７０を備える周
波数同期回路１００において、電圧制御発振器１０の出
力を反転する反転回路８１と、１５／１６分周回路２０
の出力を半ビットシフト用のフリップフロップ回路８２
と、フリップフロップ回路８２の出力を１／２に分周す
る１／２分周回路８３と、１／２分周回路３０と１／２
分周回路８３を入力とするセレクタ８４を設け構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は光同期通信システムのＶ
Ｔグループでの異なるタイミングの２つの局間で周波数
同期をとる際の周波数同期回路に関する。
Ｔグループでの異なるタイミングの２つの局間で周波数
同期をとる際の周波数同期回路に関する。
【０００２】近年、光同期通信システム(Synchronous O
ptical Network以下SONET と称する) が実用化されてき
ており、幹線系ではＯＣ−１（５１．８４Ｍｂｐｓ）か
らＯＣ−４８（２４８８．３２Ｍｂｐｓ）までが標準化
されつつある。
ptical Network以下SONET と称する) が実用化されてき
ており、幹線系ではＯＣ−１（５１．８４Ｍｂｐｓ）か
らＯＣ−４８（２４８８．３２Ｍｂｐｓ）までが標準化
されつつある。
【０００３】このような、光同期通信システムにおい
て、異なるタイミングの２つの局間でデータ伝送を行う
ときは周波数同期をとることが必要である。図５は周波
数同期制御を説明する図である。複数の光伝送装置２０
０（図は代表して１台の装置で示している）が、例え
ば、ＳＯＮＥＴのＯＣ−１の５１．８４Ｍｂｐｓの二重
化された光伝送路（図中Ｗ、Ｅと示す）で接続されてお
り、光伝送装置２００に接続されるＶＴＧグループのＡ
局と光インタフェースで接続される異なるタイミングを
持つＢ局とがデータ伝送を行う場合、光伝送装置２００
で抽出したループタイミング信号６．４８Ｍｂｐｓに周
波数同期制御をとる必要がある。
て、異なるタイミングの２つの局間でデータ伝送を行う
ときは周波数同期をとることが必要である。図５は周波
数同期制御を説明する図である。複数の光伝送装置２０
０（図は代表して１台の装置で示している）が、例え
ば、ＳＯＮＥＴのＯＣ−１の５１．８４Ｍｂｐｓの二重
化された光伝送路（図中Ｗ、Ｅと示す）で接続されてお
り、光伝送装置２００に接続されるＶＴＧグループのＡ
局と光インタフェースで接続される異なるタイミングを
持つＢ局とがデータ伝送を行う場合、光伝送装置２００
で抽出したループタイミング信号６．４８Ｍｂｐｓに周
波数同期制御をとる必要がある。
【０００４】ここでは、ループタイミング信号をＡ局の
周波数同期制御部Ａｂに入力し、発振器Ａａの同期制御
を行う。Ｂ局の発振器Ｂａも同様に周波数同期制御部Ｂ
ｂにより同期制御されＡ局とＢ局の間でデータ伝送を行
う。
周波数同期制御部Ａｂに入力し、発振器Ａａの同期制御
を行う。Ｂ局の発振器Ｂａも同様に周波数同期制御部Ｂ
ｂにより同期制御されＡ局とＢ局の間でデータ伝送を行
う。
【０００５】かかる周波数同期制御において、ジッタの
少ない周波数同期回路が要求されている。
少ない周波数同期回路が要求されている。
【０００６】
【従来の技術】図６は従来例を説明するブロック図を示
す。図中の１００Ａは周波数同期回路であり、１０は電
圧制御発振器、２０は電圧制御発振器１０の出力を１５
／１６に分周する１５／１６分周回路、３０は１５／１
６分周回路２０の出力を１／２に分周する１／２分周回
路、４０はループタイミング信号ＬＴを反転するのフリ
ップフロップ回路、５０はフリップフロップ回路４０の
出力を入力とし、１／２分周回路３０の出力でうって出
力するのフリップフロップ回路、６０はフリップフロッ
プ回路４０の反転出力と、フリップフロップ回路５０の
出力の排他的否定論理和をとる排他的否定論理和回路、
７０は排他的否定論理和回路６０の出力の低域成分を通
過させ電圧制御発振器１０の制御電圧とする低域濾波器
である。
す。図中の１００Ａは周波数同期回路であり、１０は電
圧制御発振器、２０は電圧制御発振器１０の出力を１５
／１６に分周する１５／１６分周回路、３０は１５／１
６分周回路２０の出力を１／２に分周する１／２分周回
路、４０はループタイミング信号ＬＴを反転するのフリ
ップフロップ回路、５０はフリップフロップ回路４０の
出力を入力とし、１／２分周回路３０の出力でうって出
力するのフリップフロップ回路、６０はフリップフロッ
プ回路４０の反転出力と、フリップフロップ回路５０の
出力の排他的否定論理和をとる排他的否定論理和回路、
７０は排他的否定論理和回路６０の出力の低域成分を通
過させ電圧制御発振器１０の制御電圧とする低域濾波器
である。
【０００７】ここで、ループタイミング信号ＬＴはＯＣ
−１の５１．８４Ｍｂｐｓを１／８にした６．４８Ｍｂ
ｐｓで入力され、電圧制御発振器１０はＶＴＧグループ
の周波数の２倍の６．９１２×２の１３．８２４Ｍｂｐ
ｓを出力している。
−１の５１．８４Ｍｂｐｓを１／８にした６．４８Ｍｂ
ｐｓで入力され、電圧制御発振器１０はＶＴＧグループ
の周波数の２倍の６．９１２×２の１３．８２４Ｍｂｐ
ｓを出力している。
【０００８】６．４８Ｍｂｐｓは１３．８２４Ｍｂｐｓ
の１５／３２であるので、１３．８２４Ｍｂｐｓを１５
／１６分周回路２０で１５／１６分周し、さらにその出
力を１／２分周回路３０で１／２分周することにより、
６．４８Ｍｂｐｓを得ることができる。
の１５／３２であるので、１３．８２４Ｍｂｐｓを１５
／１６分周回路２０で１５／１６分周し、さらにその出
力を１／２分周回路３０で１／２分周することにより、
６．４８Ｍｂｐｓを得ることができる。
【０００９】このようにして発生した６．４８Ｍｂｐｓ
とループタイミング信号ＬＴの位相を排他的否定論理和
回路６０で比較し、その出力を低域濾波器７０をとおし
て、低域成分のみを取り出し制御電圧として電圧制御発
振器１０に入力しいる。
とループタイミング信号ＬＴの位相を排他的否定論理和
回路６０で比較し、その出力を低域濾波器７０をとおし
て、低域成分のみを取り出し制御電圧として電圧制御発
振器１０に入力しいる。
【００１０】図７は周波数同期制御のタイムチャートを
示す。以下タイムチャートにより周波数同期制御動作を
説明する。ＶＣＯＸ 電圧制御発振器１０の出力を示
す。
示す。以下タイムチャートにより周波数同期制御動作を
説明する。ＶＣＯＸ 電圧制御発振器１０の出力を示
す。
【００１１】ＶＣＯＸ／２ 電圧制御発振器の出力を１
／２分周する１／２分周回路３０の出力である。ＬＴ
ループより抽出した６．４８Ｍｂｐｓのループタイミン
グ信号である。
／２分周する１／２分周回路３０の出力である。ＬＴ
ループより抽出した６．４８Ｍｂｐｓのループタイミン
グ信号である。
【００１２】ＬＴ／２ ６．４８Ｍｂｐｓのタイミング
信号をフリップフロップ回路４０で１／２分周した出力
である。×ＬＴ／２ フリップフロップ回路４０の反転
出力のＬＴ／２を反転した信号である。
信号をフリップフロップ回路４０で１／２分周した出力
である。×ＬＴ／２ フリップフロップ回路４０の反転
出力のＬＴ／２を反転した信号である。
【００１３】ＬＴ／２′ＬＴ／２をＶＣＯＸ／２の立ち
上がりで打ったフリップフロップ回路５０の出力信号で
ある。ＰＣ 排他的否定論理和回路６０でＬＴ／２′と
×ＬＴ／２の排他的否定論理和をとった出力であり、こ
の出力がＶＣＯＸ／２とＬＴ／２の位相差に比例する出
力となるので、この信号を低域濾波器７０をとおして出
力し、電圧制御発振器１０の出力の周波数を制御して同
期をとる。
上がりで打ったフリップフロップ回路５０の出力信号で
ある。ＰＣ 排他的否定論理和回路６０でＬＴ／２′と
×ＬＴ／２の排他的否定論理和をとった出力であり、こ
の出力がＶＣＯＸ／２とＬＴ／２の位相差に比例する出
力となるので、この信号を低域濾波器７０をとおして出
力し、電圧制御発振器１０の出力の周波数を制御して同
期をとる。
【００１４】ここでは、ループタイミング信号ＬＴは
６．４８Ｍｂｐｓであり、電圧制御発振器１０の周波数
は１３．８２４Ｍｂｐｓであるので、１／２分周しても
周波数が一致しないのが、１５／１６分周することによ
り、周波数を一致させることがてきる。
６．４８Ｍｂｐｓであり、電圧制御発振器１０の周波数
は１３．８２４Ｍｂｐｓであるので、１／２分周しても
周波数が一致しないのが、１５／１６分周することによ
り、周波数を一致させることがてきる。
【００１５】図８は従来例のタイムチャートを示す。タ
イムチャートにより従来例の動作を説明する。 電圧制御発振器１０の出力である。
イムチャートにより従来例の動作を説明する。 電圧制御発振器１０の出力である。
【００１６】 １５／１６分周回路２０の出力であ
る。 を１／２分周した１／２分周回路３０である。
る。 を１／２分周した１／２分周回路３０である。
【００１７】
【発明が解決しようとする課題】上述の従来例において
は、ループタイミング信号ＬＴは５１．４８Ｍｂｐｓ／
８＝６．４８Ｍｂｐｓであり、電圧制御発振器１０の出
力は１３．８２４Ｍｂｐｓであるので、位相比較を行う
ために１３．８２４Ｍｂｐｓを１５／１６分周し、さら
に１／２分周することにより、６．４８Ｍｂｐｓとして
いる。
は、ループタイミング信号ＬＴは５１．４８Ｍｂｐｓ／
８＝６．４８Ｍｂｐｓであり、電圧制御発振器１０の出
力は１３．８２４Ｍｂｐｓであるので、位相比較を行う
ために１３．８２４Ｍｂｐｓを１５／１６分周し、さら
に１／２分周することにより、６．４８Ｍｂｐｓとして
いる。
【００１８】したがって、比較信号にはすでにジッタ
（１６ビットに１回、１ビットの歯抜け）が生じてしま
い、図７に示す位相比較結果ＰＣおよび、出力クロック
にもジッタが含まれてしまう。
（１６ビットに１回、１ビットの歯抜け）が生じてしま
い、図７に示す位相比較結果ＰＣおよび、出力クロック
にもジッタが含まれてしまう。
【００１９】本発明はＳＯＮＥＴ規格であるＶＴグルー
プでの周波数同期を行うときの、クロックの歯抜けを分
散することにより、ジッタを低減することのできる周波
数同期回路を実現しようとする。
プでの周波数同期を行うときの、クロックの歯抜けを分
散することにより、ジッタを低減することのできる周波
数同期回路を実現しようとする。
【００２０】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００は周波数同期回
路であり、１０は電圧制御発振器であり、２０は電圧制
御発振器１０の出力を１５／１６に分周する１５／１６
分周回路であり、３０は１５／１６分周回路２０の出力
を１／２に分周する１／２分周回路である。
明するブロック図である。図中の１００は周波数同期回
路であり、１０は電圧制御発振器であり、２０は電圧制
御発振器１０の出力を１５／１６に分周する１５／１６
分周回路であり、３０は１５／１６分周回路２０の出力
を１／２に分周する１／２分周回路である。
【００２１】また、４０はループタイミング信号ＬＴを
反転する初段のフリップフロップ回路であり、５０は初
段のフリップフロップ回路４０の出力を入力とし、１／
２分周回路３０の出力のタイミングで出力する２段目の
フリップフロップ回路であり、６０は初段のフリップフ
ロップ回路４０の反転出力と２段目のフリップフロップ
回路５０の出力の排他的否定論理和をとる排他的否定論
理和回路であり、７０は排他的否定論理和回路６０の出
力の低域成分を通過させ電圧制御発振器１０の制御電圧
とする低域濾波器である。
反転する初段のフリップフロップ回路であり、５０は初
段のフリップフロップ回路４０の出力を入力とし、１／
２分周回路３０の出力のタイミングで出力する２段目の
フリップフロップ回路であり、６０は初段のフリップフ
ロップ回路４０の反転出力と２段目のフリップフロップ
回路５０の出力の排他的否定論理和をとる排他的否定論
理和回路であり、７０は排他的否定論理和回路６０の出
力の低域成分を通過させ電圧制御発振器１０の制御電圧
とする低域濾波器である。
【００２２】さらに、８１は本発明により設けるもの
で、電圧制御発振器１０の出力を反転する反転回路であ
り、８２は１５／１６分周回路２０の出力を反転回路８
１のタイミングで出力する半ビットシフト用のフリップ
フロップ回路であり、８３は半ビットシフト用のフリッ
プフロップ回路８２の出力を１／２に分周する１／２分
周回路であり、８４は１／２分周回路３０と１／２分周
回路８３の出力を入力とするセレクタであり、電圧制御
発振器１０の出力を分周する時に生ずる歯抜けを分散す
ることによりジッタを軽減する。
で、電圧制御発振器１０の出力を反転する反転回路であ
り、８２は１５／１６分周回路２０の出力を反転回路８
１のタイミングで出力する半ビットシフト用のフリップ
フロップ回路であり、８３は半ビットシフト用のフリッ
プフロップ回路８２の出力を１／２に分周する１／２分
周回路であり、８４は１／２分周回路３０と１／２分周
回路８３の出力を入力とするセレクタであり、電圧制御
発振器１０の出力を分周する時に生ずる歯抜けを分散す
ることによりジッタを軽減する。
【００２３】
【作用】ＳＯＮＥＴ系のループタイミング信号ＬＴの
６．４８Ｍｂｐｓと電圧制御発振器１０の出力の位相を
比較するために、１５／１６分周回路２０で電圧制御発
振器１０の出力を１５／１６分周した後、さらに１／２
分周回路３０で１／２分周し、周波数をループタイミン
グ信号ＬＴに合わせる。
６．４８Ｍｂｐｓと電圧制御発振器１０の出力の位相を
比較するために、１５／１６分周回路２０で電圧制御発
振器１０の出力を１５／１６分周した後、さらに１／２
分周回路３０で１／２分周し、周波数をループタイミン
グ信号ＬＴに合わせる。
【００２４】さらに、反転回路８１で電圧制御発振器１
０の出力を反転し、この出力で１５／１６分周回路２０
の出力を打って半ビットシフトしてフリップフロップ回
路８２より出力し、さらに１／２分周回路８３で１／２
分周する。
０の出力を反転し、この出力で１５／１６分周回路２０
の出力を打って半ビットシフトしてフリップフロップ回
路８２より出力し、さらに１／２分周回路８３で１／２
分周する。
【００２５】セレクタ８４で１／２分周回路２０の出力
と１／２分周回路８３の出力の切り替え出力することに
より、クロックの歯抜けを半ビット単位とし、比較信号
に発生するジッタを半分に抑えることが可能となる。
と１／２分周回路８３の出力の切り替え出力することに
より、クロックの歯抜けを半ビット単位とし、比較信号
に発生するジッタを半分に抑えることが可能となる。
【００２６】
【実施例】図２は本発明のタイムチャートである。図の
タイムチャートにより周波数同期制御動作を説明する。
タイムチャートにより周波数同期制御動作を説明する。
【００２７】 電圧制御発振器１０の発生する１３．
８２４Ｍｂｐｓのクロックである。 １５／１６分周回路２０の出力であり、の１と
２、１７と１８の間で１クロック歯抜けを生じている。
８２４Ｍｂｐｓのクロックである。 １５／１６分周回路２０の出力であり、の１と
２、１７と１８の間で１クロック歯抜けを生じている。
【００２８】 を１／２分周回路３０で１／２分周
した出力である。 の歯抜け位置をずらして、の歯抜け位置の略中
央にくるようにし、反転回路８３の出力で打った信号で
ある。したがって、の信号の変化点はのクロックの
立ち下がりとなり、半ビットシフトされている。
した出力である。 の歯抜け位置をずらして、の歯抜け位置の略中
央にくるようにし、反転回路８３の出力で打った信号で
ある。したがって、の信号の変化点はのクロックの
立ち下がりとなり、半ビットシフトされている。
【００２９】 セレクタ８４の出力を、Ａではから
に切り替え、Ｂではからに切り替え出力する。こ
のようにセレクタの出力をとで切り替えるように構
成することにより、従来例では１６ビットに１回、１ビ
ットの歯抜けを生じていたが、本発明では、８ビットに
１回の０．５ビットの歯抜けとなるのでジッタを低減す
ることができる。
に切り替え、Ｂではからに切り替え出力する。こ
のようにセレクタの出力をとで切り替えるように構
成することにより、従来例では１６ビットに１回、１ビ
ットの歯抜けを生じていたが、本発明では、８ビットに
１回の０．５ビットの歯抜けとなるのでジッタを低減す
ることができる。
【００３０】図２ではとをセレクタ８４で切り替え
ることにより、デューティ５０％としている。図３は本
発明の実施例を説明するブロック図を示す。。図３は図
１の原理図のセレクタ８４を論理和回路（以下ＯＲ回路
と称する）８５で構成したもので、その他の構成は図１
と同じである。
ることにより、デューティ５０％としている。図３は本
発明の実施例を説明するブロック図を示す。。図３は図
１の原理図のセレクタ８４を論理和回路（以下ＯＲ回路
と称する）８５で構成したもので、その他の構成は図１
と同じである。
【００３１】図４は本発明の実施例のタイムチャートで
ある。図４のタイムチャートにより、図３の動作を説明
する。 電圧制御発振器１０の発生する１３．８２４Ｍｂｐ
ｓのクロックである。
ある。図４のタイムチャートにより、図３の動作を説明
する。 電圧制御発振器１０の発生する１３．８２４Ｍｂｐ
ｓのクロックである。
【００３２】 １５／１６分周回路２０の出力であ
る。 を１／２分周回路３０で１／２分周した出力であ
る。 の歯抜け位置をずらして、の歯抜け位置の略中
央にくるようにし、反転回路８３の出力で打った信号で
ある。
る。 を１／２分周回路３０で１／２分周した出力であ
る。 の歯抜け位置をずらして、の歯抜け位置の略中
央にくるようにし、反転回路８３の出力で打った信号で
ある。
【００３３】 とを入力とするＯＲ回路８５の出
力である。の出力は周波数は図２のタイムチャートの
の周波数と同じであるが、デューティファクタが５０
％にはなっていない。しかし、図１のセレクタ８４のか
わりにＯＲ回路８５を使用していることから回路構成は
簡単となるので、デューティファクタが５０％を要求さ
れない場合には図３の構成の回路を使用することにより
経済化を図ることができる。
力である。の出力は周波数は図２のタイムチャートの
の周波数と同じであるが、デューティファクタが５０
％にはなっていない。しかし、図１のセレクタ８４のか
わりにＯＲ回路８５を使用していることから回路構成は
簡単となるので、デューティファクタが５０％を要求さ
れない場合には図３の構成の回路を使用することにより
経済化を図ることができる。
【００３４】
【発明の効果】本発明によれば、ＳＯＮＥＴ系のＶＴグ
ループの周波数同期をとるとき、１３．８２４Ｍｂｐｓ
の信号を１５／１６分周するときの歯抜けを半ビット単
位で分散させることにより、ジッタを低減できる周波数
同期回路を実現することができる。
ループの周波数同期をとるとき、１３．８２４Ｍｂｐｓ
の信号を１５／１６分周するときの歯抜けを半ビット単
位で分散させることにより、ジッタを低減できる周波数
同期回路を実現することができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明のタイムチャート
【図３】 本発明の実施例を説明するブロック図
【図４】 本発明の実施例のタイムチャート
【図５】 周波数同期制御を説明する図
【図６】 従来例を説明するブロック図
【図７】 周波数同期制御のタイムチャート
【図８】 従来例のタイムチャート
１００、１００Ａ 周波数同期回路 ２００ 光伝送装置 １０ 電圧制御発振器 ２０ １５／１６分周回路 ３０、８３ １／２分周回路 ４０、５０、８２ フリップフロップ回路 ６０ 排他的否定論理和回路 ７０ 低域濾波器 ８１ 反転回路 ８４ セレクタ ８５ ＯＲ回路 Ａ Ａ局 Ｂ Ｂ局 Ａａ、Ｂａ 発振器 Ａｂ、Ｂｂ 周波数同期制御部 ＬＴ ループタイミング信号
Claims (2)
- 【請求項１】 光同期通信システムのＶＴグループでの
周波数同期をとる回路であって、 電圧制御発振器（１０）と、 前記電圧制御発振器（１０）の出力を１５／１６に分周
する１５／１６分周回路（２０）と、 前記１５／１６分周回路（２０）の出力を１／２に分周
する１／２分周回路（３０）と、 ループタイミング信号（ＬＴ）を反転する初段のフリッ
プフロップ回路（４０）と、 初段の前記フリップフロップ回路（４０）の出力を入力
とし、前記１／２分周回路（３０）の出力のタイミング
で出力する２段目のフリップフロップ回路（５０）と、 初段の前記フリップフロップ回路（４０）の反転出力
と、２段目の前記フリップフロップ回路（５０）の出力
の排他的否定論理和をとる排他的否定論理和回路（６
０）と、 前記排他的否定論理和回路（６０）の出力の低域成分を
通過させ前記電圧制御発振器（１０）の制御電圧とする
低域濾波器（７０）を備える周波数同期回路（１００）
において、 前記電圧制御発振器（１０）の出力を反転する反転回路
（８１）と、 前記１５／１６分周回路（２０）の出力を前記反転回路
（８１）のタイミングで出力する半ビットシフト用のフ
リップフロップ回路（８２）と、 半ビットシフト用の前記フリップフロップ回路（８２）
の出力を１／２に分周する１／２分周回路（８３）と、 前記１／２分周回路（３０）と１／２分周回路（８３）
を入力とするセレクタ（８４）を設けたことを特徴とす
る周波数同期回路。 - 【請求項２】 前項記載のセレクタ（８４）を論理和回
路（８５）で構成したことを特徴とする請求項１記載の
周波数同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4307452A JPH06164384A (ja) | 1992-11-18 | 1992-11-18 | 周波数同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4307452A JPH06164384A (ja) | 1992-11-18 | 1992-11-18 | 周波数同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164384A true JPH06164384A (ja) | 1994-06-10 |
Family
ID=17969237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4307452A Withdrawn JPH06164384A (ja) | 1992-11-18 | 1992-11-18 | 周波数同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164384A (ja) |
-
1992
- 1992-11-18 JP JP4307452A patent/JPH06164384A/ja not_active Withdrawn
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