JPS6382128A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS6382128A JPS6382128A JP61228594A JP22859486A JPS6382128A JP S6382128 A JPS6382128 A JP S6382128A JP 61228594 A JP61228594 A JP 61228594A JP 22859486 A JP22859486 A JP 22859486A JP S6382128 A JPS6382128 A JP S6382128A
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- Japan
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- 238000001514 detection method Methods 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001629 suppression Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路に関し、特に外来する一定周期の
ＴＶ（テレビジ冒ン）送信電波の同期信号に対して位相
同期をとる位相同期回路に関する。
ＴＶ（テレビジ冒ン）送信電波の同期信号に対して位相
同期をとる位相同期回路に関する。
従来この種の位相同期回路は、例えば第２図に示す様な
構成となっている。第２図は従来の位相同期回路の一例
を示すブロヴク図である。
構成となっている。第２図は従来の位相同期回路の一例
を示すブロヴク図である。
第２図に示す従来例の位相同期回路は、外部入力端子１
から基準信号ＤＩＮをＡＮＤグー）３に入力し、ＡＮＤ
ゲート３の他の入力として提供される信号にもとづいて
位相比較可能な範囲を制御されつつその出力はＮＯＲゲ
ート４およびＡＮＤゲート１４に供給される。
から基準信号ＤＩＮをＡＮＤグー）３に入力し、ＡＮＤ
ゲート３の他の入力として提供される信号にもとづいて
位相比較可能な範囲を制御されつつその出力はＮＯＲゲ
ート４およびＡＮＤゲート１４に供給される。
ＮＯＲゲート４．インバータ１３ 、ＡＮＤゲート１４
．Ｐ型ＭＯ８）ランジスタ２０およびＮ型ＭＯＳトラン
ジスタ２１ｒｉ位相検出回路を構成し、この位相検出回
路の出力は低域ろ波器５に供給される。
．Ｐ型ＭＯ８）ランジスタ２０およびＮ型ＭＯＳトラン
ジスタ２１ｒｉ位相検出回路を構成し、この位相検出回
路の出力は低域ろ波器５に供給される。
低域ろ波器５の出力ｒｉｔ圧制御型発振器６の電圧制御
信号として提供され、この電圧制御信号のレベルに対応
した周波数の出力が発生する。この出力は分周器７のｎ
段の２進カウンタであらかじめ設定する一定比で分周さ
れて前記位相検出回路の被制御信号として利用される。
信号として提供され、この電圧制御信号のレベルに対応
した周波数の出力が発生する。この出力は分周器７のｎ
段の２進カウンタであらかじめ設定する一定比で分周さ
れて前記位相検出回路の被制御信号として利用される。
分周器７の各出力Ｑｌ 、Ｑ２ 、・・・Ｑｎと電圧制
御型発振器６の出力は論理合成回路８において論理合成
され、位相比較可能な範囲を設定すべき２位号ＱＷＲと
ＱＷＳが出力されＤ型フリ、プフロップ回路９に供給さ
れる。
御型発振器６の出力は論理合成回路８において論理合成
され、位相比較可能な範囲を設定すべき２位号ＱＷＲと
ＱＷＳが出力されＤ型フリ、プフロップ回路９に供給さ
れる。
Ｄ型フリップフロップ回路９ＩＩ′ｉ、、こうして入力
する２位号ＱＷＲ，ＱＷＳのタイミングを再設定してＱ
ＶＶＲｒｉＲ８型フリップフロップ回路１５のＲ端子に
、またＱＷ ８ ｒｌ：８端子に入力される。
する２位号ＱＷＲ，ＱＷＳのタイミングを再設定してＱ
ＶＶＲｒｉＲ８型フリップフロップ回路１５のＲ端子に
、またＱＷ ８ ｒｌ：８端子に入力される。
Ｒ８型フリップフロップ回路１５の出力ＱＷＤＩｆｉＡ
ＮＤゲート３の１入力として提供され、これによシ基準
信号ＤＩＮの位相比較可能な範囲を制御する。この制御
は、例えば分周器７が３段の２進カウンタ、すなわちｎ
＝ ３で分局比１／８をとる場合を考え、また論理合
成回路８の出力するＱＷＲ，ＱＷＳ信号を次の（１）式
で示すように設定したとき、各出力のタイピングチャー
トは第５図のとおシとなる。
ＮＤゲート３の１入力として提供され、これによシ基準
信号ＤＩＮの位相比較可能な範囲を制御する。この制御
は、例えば分周器７が３段の２進カウンタ、すなわちｎ
＝ ３で分局比１／８をとる場合を考え、また論理合
成回路８の出力するＱＷＲ，ＱＷＳ信号を次の（１）式
で示すように設定したとき、各出力のタイピングチャー
トは第５図のとおシとなる。
（１）式において、ＤＩ、Ｄ２およびＤ３は分周器７の
各出力で下位側のＱｌ、Ｑ２およびＱ３にそれぞれ対応
するものである。
各出力で下位側のＱｌ、Ｑ２およびＱ３にそれぞれ対応
するものである。
さて、第１図は本発明の第１の実施例を示すブロック図
であシ、その内容については後述する。
であシ、その内容については後述する。
第５図は第１図の第１の実施例と第２図の従来例の位相
同期回路における主要信号のタイミングチャートである
。ただし、第５図の実線で示すタイミングチャートは、
第１図の第１の実施例でパルス列を検出している期間の
タイミングチャートであシ、また実線に重畳した破線を
含むタイミングチャートは、第１図実施例てパルス列を
検出していない期間および第２図の従来例の場合のタイ
ピングチャートを示す。従って第２図の従来例のタイミ
ングチャートにおける信号ＱＷ８ 、ＱＷＤは破線のと
おシとなる。
同期回路における主要信号のタイミングチャートである
。ただし、第５図の実線で示すタイミングチャートは、
第１図の第１の実施例でパルス列を検出している期間の
タイミングチャートであシ、また実線に重畳した破線を
含むタイミングチャートは、第１図実施例てパルス列を
検出していない期間および第２図の従来例の場合のタイ
ピングチャートを示す。従って第２図の従来例のタイミ
ングチャートにおける信号ＱＷ８ 、ＱＷＤは破線のと
おシとなる。
第５図のＱＷＤ信号がＡＮＤゲート３の１人力として供
給され、これがハイレベルにある期間が外部入力端子１
から入力する基準信号ＤＩＮとＡＮＤゲート条件を満足
し、この期間が位相比較可能な範囲として設定されるこ
ととなる。
給され、これがハイレベルにある期間が外部入力端子１
から入力する基準信号ＤＩＮとＡＮＤゲート条件を満足
し、この期間が位相比較可能な範囲として設定されるこ
ととなる。
上述した従来の位相同期回路ｆ′ｉ、第５図に示すタイ
ピングチャートからも明らかな如く１位相比較可能な範
囲はＱＷＤ信号のＴ２区間のみで、これ以外の区間では
外部入力端子１から基準信号ＤＩＮが入力されても位相
比較は行なわれない。
ピングチャートからも明らかな如く１位相比較可能な範
囲はＱＷＤ信号のＴ２区間のみで、これ以外の区間では
外部入力端子１から基準信号ＤＩＮが入力されても位相
比較は行なわれない。
第６図は位相比較範囲とランダムノイズを含む同期信号
の関係の特徴を説明するための位相比較範囲説明図であ
る。
の関係の特徴を説明するための位相比較範囲説明図であ
る。
例えば、受信電界強度が極めて弱い状態のＴＶ受信機の
水平同期回路に使用した場合を考えると、外部入力端子
１には第６図に示すビデオ信号から分離された水平同期
信号とランダムノイズが重畳された入力信号ＤＩＮが入
力される。この入力を受けた従来回路では１位相比較す
る範囲を制御する信号ＱＷＤを第６図に示すＱ Ｗ Ｄ
（１）の位相比較範囲ｔ１の如く選んだ場合はランダ
ムノイズｌ。
水平同期回路に使用した場合を考えると、外部入力端子
１には第６図に示すビデオ信号から分離された水平同期
信号とランダムノイズが重畳された入力信号ＤＩＮが入
力される。この入力を受けた従来回路では１位相比較す
る範囲を制御する信号ＱＷＤを第６図に示すＱ Ｗ Ｄ
（１）の位相比較範囲ｔ１の如く選んだ場合はランダ
ムノイズｌ。
２に対してはこれらを無視することができ、ランダムノ
イズ３及び水平同期信号は位相検出される。
イズ３及び水平同期信号は位相検出される。
また、Ｑ Ｗ Ｄ （２）の如く位相比較範囲ｔ２を選
んだ場合には、ランダムノイズ＋１） 、 ＋２１ 、
（３）及び水平同期信号いずれも位相検出される。こ
のような背景から、ランダムノイズに対する抑圧度を上
げるにはＦ＊”２で示す位相比較範囲は出来るだけ狭帯
域であることが望ましい。
んだ場合には、ランダムノイズ＋１） 、 ＋２１ 、
（３）及び水平同期信号いずれも位相検出される。こ
のような背景から、ランダムノイズに対する抑圧度を上
げるにはＦ＊”２で示す位相比較範囲は出来るだけ狭帯
域であることが望ましい。
しかしながら、位相比較範囲を狭帯域化する程、位相同
期回路が水平同期信号に対し、非同期の状態から同期状
態に入ろうとするとき、狭帯域化のし過ぎを招いて位相
誤差が得られず、このため全く同期を得られないか、も
しくは同期に入るのに時間がかかシ過ぎるという欠点が
ある。
期回路が水平同期信号に対し、非同期の状態から同期状
態に入ろうとするとき、狭帯域化のし過ぎを招いて位相
誤差が得られず、このため全く同期を得られないか、も
しくは同期に入るのに時間がかかシ過ぎるという欠点が
ある。
本発明の目的は上述した欠点を除去し、外部入力信号の
連続した一定数のパルス列を検出しつつ、位相比較のた
めの時間範囲をパルス列の検出の有無に対応して狭く、
または広く可変制御するという手段を備えることにより
、同期に入る前は広帯６一 域の位相比較範囲を有して迅速かつ解実に同期状態に入
ることが可能となシ、また同期後は狭帯域の位相比較範
囲に切替えてランダムノイズを大幅に抑圧しうる位相同
期回路を提供することにある。
連続した一定数のパルス列を検出しつつ、位相比較のた
めの時間範囲をパルス列の検出の有無に対応して狭く、
または広く可変制御するという手段を備えることにより
、同期に入る前は広帯６一 域の位相比較範囲を有して迅速かつ解実に同期状態に入
ることが可能となシ、また同期後は狭帯域の位相比較範
囲に切替えてランダムノイズを大幅に抑圧しうる位相同
期回路を提供することにある。
本発明の回路は、電圧制御型発振器の出力信号をあらか
じめ設定する一定比で分周した被制御信号と外部から入
力する基準信号とを位相比較しつつその位相誤差にもと
づき前記被制御信号を前記基準信号に位相同期させる位
相同期回路において。
じめ設定する一定比で分周した被制御信号と外部から入
力する基準信号とを位相比較しつつその位相誤差にもと
づき前記被制御信号を前記基準信号に位相同期させる位
相同期回路において。
前記基準信号のあらかじめ設定する一定数のパルス列の
有無を検出しつつ検出の有もしくは無に対応して前記位
相比較のための時間範囲をあらかじめ設定する狭もしく
は広帯域に可変制御する手段を備えて構成される。
有無を検出しつつ検出の有もしくは無に対応して前記位
相比較のための時間範囲をあらかじめ設定する狭もしく
は広帯域に可変制御する手段を備えて構成される。
次に本発明について図面を参照して本発明の詳細な説明
する。
する。
第１図は本発明の第１の実施例を示すブロック図である
。外部入力端子１よ多入力された基準信号ＤＩＮに位相
同期させるための回路は第２図に示す従来例で説明した
ものと全く同様である。位相比較する時間範囲を可変と
する手段は、連続した一定数のパルスを含むパルス列が
外部入力端子１の入力から検出されない間は出力を２値
の論理値１０′に、また連続した一定数のパルスを含む
パルス列が検出されている間は出力を２値の論理値ＪＷ
とする検出回路１７の出力信号ＱＳＤによって位相比較
する時間範囲を設定する信号ＱＷＳ、ＱＷＲを制御する
ことをその基本としている。
。外部入力端子１よ多入力された基準信号ＤＩＮに位相
同期させるための回路は第２図に示す従来例で説明した
ものと全く同様である。位相比較する時間範囲を可変と
する手段は、連続した一定数のパルスを含むパルス列が
外部入力端子１の入力から検出されない間は出力を２値
の論理値１０′に、また連続した一定数のパルスを含む
パルス列が検出されている間は出力を２値の論理値ＪＷ
とする検出回路１７の出力信号ＱＳＤによって位相比較
する時間範囲を設定する信号ＱＷＳ、ＱＷＲを制御する
ことをその基本としている。
例えば、第２図の従来例同様に、分周器７を３段の２進
カウンタ構成で分周比１／８とした場合。
カウンタ構成で分周比１／８とした場合。
論理合成回路８のＱＷＲ、ＱＷＳ 、ＱＳＹ信号を次の
（２）式のように合成するものとする。
（２）式のように合成するものとする。
但し、Ｄｌ、Ｄ２ 、Ｄａｉ分周器７の出力で。
下位側からＱｌ 、Ｑ２ 、Ｑ３に対応しているもので
あシ、また。ＤＳＤｌ−ｔ、検出回路１７の出力Ｑ８Ｄ
さらにＤＭは、Ｄ型７リツプフロツプ回路１０の出力で
ある。
あシ、また。ＤＳＤｌ−ｔ、検出回路１７の出力Ｑ８Ｄ
さらにＤＭは、Ｄ型７リツプフロツプ回路１０の出力で
ある。
すなわち、第５図に示す各出力のうち、検出回路１７の
出力ＱＳＤは、あらかじめ設定する連続した一定数４個
のパルスを含むパルス列が検出されない場合は破線の如
く論理値Ｎ ０１となシ１位相比較のだめの時間範囲を
制御するＢＳＳフリツブフロ９回路１５の出力ＱＷＤが
破線のようになるため位相検出する範囲は広帯域の区間
Ｔ２となるように設定している。また、連続して４個の
パルス列が検出されている場合には検出回路１７の出力
Ｑ８Ｄが実線で示すように論理値１１１となｆｉ、ＲＳ
Ｓフリツブフロ９回路１５の出力ＱＷＤが実線で示すよ
うになシ位相を検出する範囲が狭帯域の区間Ｔ２となる
ように設定される。つまシ、同期前後における位相検出
のための時間範囲を可変制御している。
出力ＱＳＤは、あらかじめ設定する連続した一定数４個
のパルスを含むパルス列が検出されない場合は破線の如
く論理値Ｎ ０１となシ１位相比較のだめの時間範囲を
制御するＢＳＳフリツブフロ９回路１５の出力ＱＷＤが
破線のようになるため位相検出する範囲は広帯域の区間
Ｔ２となるように設定している。また、連続して４個の
パルス列が検出されている場合には検出回路１７の出力
Ｑ８Ｄが実線で示すように論理値１１１となｆｉ、ＲＳ
Ｓフリツブフロ９回路１５の出力ＱＷＤが実線で示すよ
うになシ位相を検出する範囲が狭帯域の区間Ｔ２となる
ように設定される。つまシ、同期前後における位相検出
のための時間範囲を可変制御している。
第３図は第１図の実施例の検出回路１７を詳細に示すブ
ロック図である。第３図は検出すべきパルス列が連続し
た一定数の４個のパルスから成る場合を例としている。
ロック図である。第３図は検出すべきパルス列が連続し
た一定数の４個のパルスから成る場合を例としている。
入力端子３３に入力する信号ＤＳＹをクロックとし、１
／２分周器としてのＤ型フリップフロヴブ回路２５に入
力する。この出力は入力端子３４への入力ＷＤをクロッ
クとする４ビツトのシフトレジスタとしてのＤ型フリッ
プフロップ回路２６〜２９の入力として供給される。さ
らに、これらシフトレジスタの各段の出力Ｑ（１）〜Ｑ
（４）はＡＮＤゲート３１及びＮＯＲゲート３２１Ｃ入
力Ｊｔ’Ｌ、ＡＮＤゲート３１の出力ｒｉＲ８型フリッ
プフロップ回路３０の８端子、ＮＯＲゲート３２の出力
はＲ端子にそれぞれ入力され、このＲ８型フリップ７０
ヅプ回路３０の出力をＱＳＤとして出力端子２３に送出
する。なお、Ｄ型フリップフロヅプ回路２５Ｖｉ、ＷＤ
をインバータ２５で反転したものでリセットされ、シフ
トレジスタは出力端子２２に人力する信号ＲＥでリセッ
トされる。
／２分周器としてのＤ型フリップフロヴブ回路２５に入
力する。この出力は入力端子３４への入力ＷＤをクロッ
クとする４ビツトのシフトレジスタとしてのＤ型フリッ
プフロップ回路２６〜２９の入力として供給される。さ
らに、これらシフトレジスタの各段の出力Ｑ（１）〜Ｑ
（４）はＡＮＤゲート３１及びＮＯＲゲート３２１Ｃ入
力Ｊｔ’Ｌ、ＡＮＤゲート３１の出力ｒｉＲ８型フリッ
プフロップ回路３０の８端子、ＮＯＲゲート３２の出力
はＲ端子にそれぞれ入力され、このＲ８型フリップ７０
ヅプ回路３０の出力をＱＳＤとして出力端子２３に送出
する。なお、Ｄ型フリップフロヅプ回路２５Ｖｉ、ＷＤ
をインバータ２５で反転したものでリセットされ、シフ
トレジスタは出力端子２２に人力する信号ＲＥでリセッ
トされる。
第４図は第３図に示す検出回路１７の主要信号のタイミ
ングチャートである。このタイミングチャートかられか
るように、入力端子３３から入力するＤＳＹの連続する
４パルスが検出されている間ｒｉＱｓＤを論理値１１ｆ
ｆととし、検出されない場合は論理値１０１として、そ
れぞれ位相検出のための時間範囲を狭もしくは広帯域に
切替えさせる。
ングチャートである。このタイミングチャートかられか
るように、入力端子３３から入力するＤＳＹの連続する
４パルスが検出されている間ｒｉＱｓＤを論理値１１ｆ
ｆととし、検出されない場合は論理値１０１として、そ
れぞれ位相検出のための時間範囲を狭もしくは広帯域に
切替えさせる。
第７図は本発明の第２の実施例を示すプロ９り図である
。この第２の実施例は、論理合成回路８の出力を直接検
出回路１７及びＲＳＳフリツブフロ９回路１５に供給し
ている点を除けば第１図に示す第１の実施例と同じであ
る。この第２の実施例は分周器７の分周比を１／１６と
した場合で、ＱＷＲ、ＱＷＳ 、ＱＳＹｒｌ′それぞれ
次の（３）式に示す論理合成で得られる。
。この第２の実施例は、論理合成回路８の出力を直接検
出回路１７及びＲＳＳフリツブフロ９回路１５に供給し
ている点を除けば第１図に示す第１の実施例と同じであ
る。この第２の実施例は分周器７の分周比を１／１６と
した場合で、ＱＷＲ、ＱＷＳ 、ＱＳＹｒｌ′それぞれ
次の（３）式に示す論理合成で得られる。
・・・・・・・・・・・・（３）
（３）式において、ＤＩ〜Ｄ４ｒｉ分周器７の各出力で
下位側からＱｌ 、Ｑ２ 、Ｑ３ 、Ｑ４に対応してい
る。また、ＤＳＤｒｉ検出回路１７の出力ＱＳＤ。
下位側からＱｌ 、Ｑ２ 、Ｑ３ 、Ｑ４に対応してい
る。また、ＤＳＤｒｉ検出回路１７の出力ＱＳＤ。
ＤＪＨｊＤ型フリップフロップ回路１０の出力である。
第８図は第７図に示す第２の実施例の主要波形のタイぐ
ングチャートである。外部入力信号ＤＩＮの連続する４
個のパルスが検出されないときには、検出回路１７の出
力ＱＳＤが破線のように′０１となるため１位相検出す
る範囲がＴ４区間と広帯域となる。また、ＤＩＮが連続
して４パルス検出されているときは、ＱＳＤが実線のよ
うに１１１となシ、ＱＷＤが実線で示す如くな９１位相
検出の範囲がＴ３の狭帯域に制御され、第１の実施例と
同様な効果を得ることができる。
ングチャートである。外部入力信号ＤＩＮの連続する４
個のパルスが検出されないときには、検出回路１７の出
力ＱＳＤが破線のように′０１となるため１位相検出す
る範囲がＴ４区間と広帯域となる。また、ＤＩＮが連続
して４パルス検出されているときは、ＱＳＤが実線のよ
うに１１１となシ、ＱＷＤが実線で示す如くな９１位相
検出の範囲がＴ３の狭帯域に制御され、第１の実施例と
同様な効果を得ることができる。
以上説明した様に本発明によれば、外部入力信号の連続
する一定数のパルス列を検出する手段を備えて位相比較
する範囲を検出の有無に対応して可変制御することによ
シ、外部入力信号にランダムノイズが重畳されている場
合でも外部入力信号に同期する前は位相検出する範囲を
広帯域として迅速かつ確実に同期せしめ、同期がとれた
後は位相検出する範囲を狭帯域としてランダムノイズを
大幅に抑圧しうる位相同期回路が実現できるという効果
がある。
する一定数のパルス列を検出する手段を備えて位相比較
する範囲を検出の有無に対応して可変制御することによ
シ、外部入力信号にランダムノイズが重畳されている場
合でも外部入力信号に同期する前は位相検出する範囲を
広帯域として迅速かつ確実に同期せしめ、同期がとれた
後は位相検出する範囲を狭帯域としてランダムノイズを
大幅に抑圧しうる位相同期回路が実現できるという効果
がある。
第１図は本発明の位相同期回路の第１の実施例を示すブ
ロック図、第２図は従来の位相同期回路の一例を示すブ
ロック図、第３図は第１図の実施例の検出回路１７を詳
細に示すブロック図、第４図は第３図に示す検出回路１
７の主要信号のタイピングチャート、第５図は第１図の
第１の実施例と第２図の従来例の位相同期回路における
主要信号のタイミングチャート、第６図は位相比較範囲
とランダムノイズを含む同期信号の関係の特徴を説明す
るための位相比較範囲説明図、第７図は本発明の第２の
実施例を示すブロック図、第８図は第７図の第２の実施
例の主要信号のタイミングチャートである。 １・・・・・・外部入力端子、３，１４．３１・・・・
・・ＡＮＤゲート、４，３２・・・・・・ＮＯＲゲート
、５・・・・・・低域ろ波器、６・・・・・・電圧制御
型発振器、７・・・・・・分周器、訃・・・・・論理合
成回路、９・旧・・Ｄ型フリップフロ９プ回路、１０．
２６〜２９・・・・・・Ｄ型クリップフロ、プ回路、１
３．２４・旧・・インバータ、１５゜３０・・・・・・
Ｒ８型フリップ７０ツブ回路、１６・・・・・・外部リ
セット入力端子、１７・・・・・・検出回路、１８・・
・・・・正電源端子、１９・・目・・負電源端子、２ｏ
・・団・Ｐ型ＭＯ８）ランジスタ、２１・・・・・・Ｎ
型ＭＯ８）ランジスタ、２２，３３．３４・・団・入力
端子。 ２３・・・・・・出力端子。
ロック図、第２図は従来の位相同期回路の一例を示すブ
ロック図、第３図は第１図の実施例の検出回路１７を詳
細に示すブロック図、第４図は第３図に示す検出回路１
７の主要信号のタイピングチャート、第５図は第１図の
第１の実施例と第２図の従来例の位相同期回路における
主要信号のタイミングチャート、第６図は位相比較範囲
とランダムノイズを含む同期信号の関係の特徴を説明す
るための位相比較範囲説明図、第７図は本発明の第２の
実施例を示すブロック図、第８図は第７図の第２の実施
例の主要信号のタイミングチャートである。 １・・・・・・外部入力端子、３，１４．３１・・・・
・・ＡＮＤゲート、４，３２・・・・・・ＮＯＲゲート
、５・・・・・・低域ろ波器、６・・・・・・電圧制御
型発振器、７・・・・・・分周器、訃・・・・・論理合
成回路、９・旧・・Ｄ型フリップフロ９プ回路、１０．
２６〜２９・・・・・・Ｄ型クリップフロ、プ回路、１
３．２４・旧・・インバータ、１５゜３０・・・・・・
Ｒ８型フリップ７０ツブ回路、１６・・・・・・外部リ
セット入力端子、１７・・・・・・検出回路、１８・・
・・・・正電源端子、１９・・目・・負電源端子、２ｏ
・・団・Ｐ型ＭＯ８）ランジスタ、２１・・・・・・Ｎ
型ＭＯ８）ランジスタ、２２，３３．３４・・団・入力
端子。 ２３・・・・・・出力端子。
Claims (1)
- 電圧制御型発振器の出力信号をあらかじめ設定する一定
比で分周した被制御信号と外部から入力する基準信号と
を位相比較しつつその位相誤差にもとづき前記被制御信
号を前記基準信号に位相同期させる位相同期回路におい
て、前記基準信号のあらかじめ設定する一定数のパルス
列の有無を検出しつつ検出の有もしくは無に対応して前
記位相比較のための時間範囲をあらかじめ設定する狭帯
域もしくは広帯域に可変制御する手段を備えて位相同期
を行なうことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228594A JPS6382128A (ja) | 1986-09-26 | 1986-09-26 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228594A JPS6382128A (ja) | 1986-09-26 | 1986-09-26 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382128A true JPS6382128A (ja) | 1988-04-12 |
Family
ID=16878801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228594A Pending JPS6382128A (ja) | 1986-09-26 | 1986-09-26 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106199184A (zh) * | 2015-05-07 | 2016-12-07 | 苏州普源精电科技有限公司 | 一种具有快速锁相功能的频谱分析仪 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194637A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Phase locked loop lock detecting circuit |
| JPS58182324A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | 位相同期回路 |
-
1986
- 1986-09-26 JP JP61228594A patent/JPS6382128A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194637A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Phase locked loop lock detecting circuit |
| JPS58182324A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | 位相同期回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106199184A (zh) * | 2015-05-07 | 2016-12-07 | 苏州普源精电科技有限公司 | 一种具有快速锁相功能的频谱分析仪 |
| CN106199184B (zh) * | 2015-05-07 | 2019-12-31 | 苏州普源精电科技有限公司 | 一种具有快速锁相功能的频谱分析仪 |
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