JPS6225579A - 同期信号検出回路 - Google Patents
同期信号検出回路Info
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- JPS6225579A JPS6225579A JP60165070A JP16507085A JPS6225579A JP S6225579 A JPS6225579 A JP S6225579A JP 60165070 A JP60165070 A JP 60165070A JP 16507085 A JP16507085 A JP 16507085A JP S6225579 A JPS6225579 A JP S6225579A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばＭＵＳＥ方弐の方式位テレビジョン
に用いて好適な同期信号検出回路に関する。
に用いて好適な同期信号検出回路に関する。
この発明は、例えばＭＵＳＥ方式の高品位テレビ２３２
１８号に挿入されているフレームパルスを検出する同期
信号検出回路において、ＥＸ−ＯＲゲート及びＡＮＤゲ
ートを用いて、クロック幅ｎだけ遅延させた信号により
、クロック幅がｈであるかどうかを検出すると共に、逆
相の関係にある第１及び第２のフレームパルスの存在を
検出し、更に、フレームパルスパターンのデユーティ比
が変化している場合には、ＡＮＤゲートの出力をシフト
レジスタにより遅延させ、ＡＮＤゲートの出力とシフト
レジスタの出力をＯＲゲートに供給し、デユーティ比が
変化していてもフレームパルスが安定して検出できるよ
うにし、このＯＲゲートの出力のパルス幅を検出してフ
レーム同期信号を出力するようにしたものである。
１８号に挿入されているフレームパルスを検出する同期
信号検出回路において、ＥＸ−ＯＲゲート及びＡＮＤゲ
ートを用いて、クロック幅ｎだけ遅延させた信号により
、クロック幅がｈであるかどうかを検出すると共に、逆
相の関係にある第１及び第２のフレームパルスの存在を
検出し、更に、フレームパルスパターンのデユーティ比
が変化している場合には、ＡＮＤゲートの出力をシフト
レジスタにより遅延させ、ＡＮＤゲートの出力とシフト
レジスタの出力をＯＲゲートに供給し、デユーティ比が
変化していてもフレームパルスが安定して検出できるよ
うにし、このＯＲゲートの出力のパルス幅を検出してフ
レーム同期信号を出力するようにしたものである。
走査線の数が１１２５本とされた高品位テレビジョン方
式の帯域圧縮伝送方式として、ＭＬＩＳＥ方式が提案さ
れている。このＭＵＳＥ方式の高品位テレビジョンでは
、第６図に示すように、垂直ブランキング区間の６０５
ラインと６０６ラインの夫々に、互いに逆相でパルス幅
が４伝送りロック分のフレームパルスが１７．５ペア分
挿入されている。このフレームパルスを検出することに
より、水平同期信号が検出できる。
式の帯域圧縮伝送方式として、ＭＬＩＳＥ方式が提案さ
れている。このＭＵＳＥ方式の高品位テレビジョンでは
、第６図に示すように、垂直ブランキング区間の６０５
ラインと６０６ラインの夫々に、互いに逆相でパルス幅
が４伝送りロック分のフレームパルスが１７．５ペア分
挿入されている。このフレームパルスを検出することに
より、水平同期信号が検出できる。
第７図は、ＭＵＳＥ方式の高品位テレビジョンに従来用
いられていたフレームパルス検出回路の一例を示すもの
である。
いられていたフレームパルス検出回路の一例を示すもの
である。
第７図において、５１が入力端子を示し、入力端子５１
にディジタル化されたＭＵＳＥ方式の高品位テレビジョ
ン信号が供給される。このテレビジョン信号がＥＸ−Ｏ
Ｒゲート５４及び５５の一方の入力端子に供給されると
共に、４伝送りロック遅延回路５２及びＬ Ｈ遅延回路
５３を夫々介して、ＥＸ−ＯＲゲート５４及び５５の他
方の入力端子に供給される。ＥＸ−ＯＲゲート５４及び
５５の出力がＡＮＤゲート５６に供給される。ＡＮＤゲ
ート５６の出力がカウントイネーブル信号としてカウン
タ５７に供給される。カウンタ５７には４伝送りロック
の幅のパルス１７．５ペア分のパルス幅のデータがプリ
セットされている。カウンタ５７には、端子５８からク
ロックが供給される。
にディジタル化されたＭＵＳＥ方式の高品位テレビジョ
ン信号が供給される。このテレビジョン信号がＥＸ−Ｏ
Ｒゲート５４及び５５の一方の入力端子に供給されると
共に、４伝送りロック遅延回路５２及びＬ Ｈ遅延回路
５３を夫々介して、ＥＸ−ＯＲゲート５４及び５５の他
方の入力端子に供給される。ＥＸ−ＯＲゲート５４及び
５５の出力がＡＮＤゲート５６に供給される。ＡＮＤゲ
ート５６の出力がカウントイネーブル信号としてカウン
タ５７に供給される。カウンタ５７には４伝送りロック
の幅のパルス１７．５ペア分のパルス幅のデータがプリ
セットされている。カウンタ５７には、端子５８からク
ロックが供給される。
カウンタ５７のキャリー出力が出力端子５９から４出さ
れる。
れる。
入力端子５１に４伝送りロック幅でデユーティ比５０％
のパルス信号が供給されると、ＥＸ−ＯＲゲート５４の
出力がハイレベルになる。入力端子５１にライン毎に反
転したパルスが供給されると、ＥＸ−ＯＲゲート５５の
出力がハイレベルになる。６０５ラインと６０６ライン
に挿入されているフレームパルスは、互いに逆相でパル
ス幅が４伝送りロック分のパルスであるから、入力端子
５１にフレームパルスが供給されると、ＥＸ−ＯＲゲー
ト５４及び５５の出力が共にハイレベルになり、ＡＮＤ
ゲート５６の出力がハイレベルになる。ＡＮＤゲート５
６の出力がハイレベルになると、カウンタ５７がカウン
トイネーブル状態となる。カウンタ５７で端子５８に供
給されるクロックによりプリセットされていたデータが
カウントされ、ＡＮＤゲート５６の出力のハイレベルの
長さが所定の長さ即ち４伝送りロックの幅のパルス１７
．５ペア分かどうかが検出される。ＡＮＤゲート５６の
出力のハイレベルの長さが所定の長さであれば、カウン
タ５７からキャリーが出力され、これによりフレームパ
ルスが検出される。
のパルス信号が供給されると、ＥＸ−ＯＲゲート５４の
出力がハイレベルになる。入力端子５１にライン毎に反
転したパルスが供給されると、ＥＸ−ＯＲゲート５５の
出力がハイレベルになる。６０５ラインと６０６ライン
に挿入されているフレームパルスは、互いに逆相でパル
ス幅が４伝送りロック分のパルスであるから、入力端子
５１にフレームパルスが供給されると、ＥＸ−ＯＲゲー
ト５４及び５５の出力が共にハイレベルになり、ＡＮＤ
ゲート５６の出力がハイレベルになる。ＡＮＤゲート５
６の出力がハイレベルになると、カウンタ５７がカウン
トイネーブル状態となる。カウンタ５７で端子５８に供
給されるクロックによりプリセットされていたデータが
カウントされ、ＡＮＤゲート５６の出力のハイレベルの
長さが所定の長さ即ち４伝送りロックの幅のパルス１７
．５ペア分かどうかが検出される。ＡＮＤゲート５６の
出力のハイレベルの長さが所定の長さであれば、カウン
タ５７からキャリーが出力され、これによりフレームパ
ルスが検出される。
フレームパルスは、本来デユーティ比５０％の方形波で
ある。ところが、周波数特性が十分でないため、伝送さ
れるフレームパルスは、第８図に示すように完全な方形
波ではな（なる。入力信号のクランプレベルが変化した
り、波形にジッターが含まれていたりすると、そのスラ
イスレベルが変わる。第８図に示す波形において、スラ
イスレベルが３１〜Ｓ、に変化すると、第９図Ａ〜第９
図Ｅに夫々示すように、これに伴ってデユーティ比が変
化する。したがって、フレームパルスの波形が変わると
、デユーティ比の異なったフレームパルスが入力端子５
１に供給されるものとなる。
ある。ところが、周波数特性が十分でないため、伝送さ
れるフレームパルスは、第８図に示すように完全な方形
波ではな（なる。入力信号のクランプレベルが変化した
り、波形にジッターが含まれていたりすると、そのスラ
イスレベルが変わる。第８図に示す波形において、スラ
イスレベルが３１〜Ｓ、に変化すると、第９図Ａ〜第９
図Ｅに夫々示すように、これに伴ってデユーティ比が変
化する。したがって、フレームパルスの波形が変わると
、デユーティ比の異なったフレームパルスが入力端子５
１に供給されるものとなる。
第７図に示す従来のフレームパルス検出回路は、４伝送
りロック遅延回路５２及びＥＸ−ＯＲゲート５４により
、パルス幅が４伝送りロック分であるかどうかを検出す
ることにより、フレームパルスを検出する構成とされて
いる。このため、デユーティ比が変わり、パルス幅が変
わってしまうと、フレームパルスが供給されている間で
も、ＥＸ−ＯＲゲート５６の出力がハイレベルに維持さ
れな（なり、フレームパルスが検出できな（なってしま
うという問題がある。
りロック遅延回路５２及びＥＸ−ＯＲゲート５４により
、パルス幅が４伝送りロック分であるかどうかを検出す
ることにより、フレームパルスを検出する構成とされて
いる。このため、デユーティ比が変わり、パルス幅が変
わってしまうと、フレームパルスが供給されている間で
も、ＥＸ−ＯＲゲート５６の出力がハイレベルに維持さ
れな（なり、フレームパルスが検出できな（なってしま
うという問題がある。
したがって、この発明の目的は、フレームパルスのデユ
ーティ比が変化してもフレームパルスを正しく検出でき
る同期信号検出回路を提供することにある。
ーティ比が変化してもフレームパルスを正しく検出でき
る同期信号検出回路を提供することにある。
この発明は、デユーティ比が５０％でクロック幅ｎの第
１のフレームパルスと第１のフレームパルスと等しいク
ロック幅及びデユーティ比で第１のフレームパルスと逆
相の第２のフレームパルスとが挿入された伝送信号から
フレーム同期信号を検出する同期信号検出回路において
、 伝送信号及びクロック幅ｎだけ遅延された伝送信号が供
給される第１のＥＸ−ＯＲアゲ−１４と第１のフレーム
パルスと第２のフレームパルスとの両者が存在すること
を検出する第２のＥＸ−ＯＲゲート１５と、第１のＥＸ
−ＯＲゲート１４及び第２のＥＸ−ＯＲゲート１５の出
力が供給されるＡＮＤゲート１６と、ＡＮＤゲート１６
の出力を所定量だけ遅延させる遅延回路１８と、ＡＮＤ
ゲート１６の出力と遅延口！１８の出力が供給されるＯ
Ｒゲート１７とを備え、ＯＲゲート１７の出力パルス幅
を検出して、所定のパルス幅のときフレーム同期信号を
出力するようにしたことを特徴とする同期信号検出回路
である。
１のフレームパルスと第１のフレームパルスと等しいク
ロック幅及びデユーティ比で第１のフレームパルスと逆
相の第２のフレームパルスとが挿入された伝送信号から
フレーム同期信号を検出する同期信号検出回路において
、 伝送信号及びクロック幅ｎだけ遅延された伝送信号が供
給される第１のＥＸ−ＯＲアゲ−１４と第１のフレーム
パルスと第２のフレームパルスとの両者が存在すること
を検出する第２のＥＸ−ＯＲゲート１５と、第１のＥＸ
−ＯＲゲート１４及び第２のＥＸ−ＯＲゲート１５の出
力が供給されるＡＮＤゲート１６と、ＡＮＤゲート１６
の出力を所定量だけ遅延させる遅延回路１８と、ＡＮＤ
ゲート１６の出力と遅延口！１８の出力が供給されるＯ
Ｒゲート１７とを備え、ＯＲゲート１７の出力パルス幅
を検出して、所定のパルス幅のときフレーム同期信号を
出力するようにしたことを特徴とする同期信号検出回路
である。
フレームパルスのデユーティ比が５０％のときには、フ
レームパルスが検出されると、ＥＸ−ＯＲゲート１４及
びＥＸ−ＯＲゲート１５の出力がハイレベルとなり、Ａ
ＮＤゲート１６の出力がハイレベルに維持される。フレ
ームパルスのデユーティ比が５０％でなくなると、ＥＸ
−ＯＲゲート、 １４の出力がハイレベルに維持され
なくなり、デユーティ比の変化分に対応したパルス幅の
出力が現れる。また、ＥＸ−ＯＲゲート１５からは、ハ
イレベルの出力が常に得られる。ＥＸ−ＯＲゲート１４
及び１５の出力がＡＮＤゲート１６に供給され、このＡ
ＮＤゲート１６の出力が遅延回路１８でデユーティ比の
変化分に対応してシフトされる。これにより、デユーテ
ィ比が変化しても、ＯＲゲート１７からは、フレームパ
ルスが検出されている間、出力がハイレベルに維持され
る。
レームパルスが検出されると、ＥＸ−ＯＲゲート１４及
びＥＸ−ＯＲゲート１５の出力がハイレベルとなり、Ａ
ＮＤゲート１６の出力がハイレベルに維持される。フレ
ームパルスのデユーティ比が５０％でなくなると、ＥＸ
−ＯＲゲート、 １４の出力がハイレベルに維持され
なくなり、デユーティ比の変化分に対応したパルス幅の
出力が現れる。また、ＥＸ−ＯＲゲート１５からは、ハ
イレベルの出力が常に得られる。ＥＸ−ＯＲゲート１４
及び１５の出力がＡＮＤゲート１６に供給され、このＡ
ＮＤゲート１６の出力が遅延回路１８でデユーティ比の
変化分に対応してシフトされる。これにより、デユーテ
ィ比が変化しても、ＯＲゲート１７からは、フレームパ
ルスが検出されている間、出力がハイレベルに維持され
る。
以下、この発明の一実施例について、図面を参照して説
明する。
明する。
第２図はこの発明が適用されるＭＵＳＥ方式の高品位テ
レビジョン受信装置の一例を示すものである。第２図に
おいて１が入力端子を示し、ＭＵＳＥ方式の高品位テレ
ビジョン信号が入力端子１からクランプ回路２に供給さ
れる。クランプ回路２でこのテレビジョン信号が所定レ
ベルにクランプされる。クランプ回路２の出力がＡ／Ｄ
コンバータ３に供給され、ディジタル化される。
レビジョン受信装置の一例を示すものである。第２図に
おいて１が入力端子を示し、ＭＵＳＥ方式の高品位テレ
ビジョン信号が入力端子１からクランプ回路２に供給さ
れる。クランプ回路２でこのテレビジョン信号が所定レ
ベルにクランプされる。クランプ回路２の出力がＡ／Ｄ
コンバータ３に供給され、ディジタル化される。
ＭＬＪＳＥ方式の高品位テレビジョン信号中には、垂直
ブランキング区間の６０５ライン目と６０６ライン目に
、第３図に示すようにパルス幅４伝送りロック分のパル
ス１７．５ペア分からなるフレームパルスＦＰが挿入さ
れている。６０５ライン目のフレームパルスＦＰと６０
６ライン目のフレームパルスＦＰとは互いに逆相である
。フレームパルスＦＰから所定時間後に第３図に示すよ
うに水平同期信号ＨＤが現れる。したがって、フレーム
パルスＦＰが検出できれば、これにより水平同期信号Ｈ
Ｄが検出できる。
ブランキング区間の６０５ライン目と６０６ライン目に
、第３図に示すようにパルス幅４伝送りロック分のパル
ス１７．５ペア分からなるフレームパルスＦＰが挿入さ
れている。６０５ライン目のフレームパルスＦＰと６０
６ライン目のフレームパルスＦＰとは互いに逆相である
。フレームパルスＦＰから所定時間後に第３図に示すよ
うに水平同期信号ＨＤが現れる。したがって、フレーム
パルスＦＰが検出できれば、これにより水平同期信号Ｈ
Ｄが検出できる。
Ａ／Ｄコンバータ３の出力がコンパレータ４に供給され
ると共に、水平同期信号検出回路６を介してＭＵＳＥデ
コーダ７に供給される。コンパレータ４には、例えば８
ビツトの中央値ｒ１０００００００Ｊがスレシュホール
ド値として設定されている。コンパレータ４でＡ／Ｄコ
ンバータ３の出力が８ビツトの中央値でスライスされ、
コンパレータ４の出力がフレームパルス検出回路５に供
・給される。フレームパルス検出回路５により、入力さ
れるテレビジョン信号中のフレームパルスＦＰが検出さ
れる。
ると共に、水平同期信号検出回路６を介してＭＵＳＥデ
コーダ７に供給される。コンパレータ４には、例えば８
ビツトの中央値ｒ１０００００００Ｊがスレシュホール
ド値として設定されている。コンパレータ４でＡ／Ｄコ
ンバータ３の出力が８ビツトの中央値でスライスされ、
コンパレータ４の出力がフレームパルス検出回路５に供
・給される。フレームパルス検出回路５により、入力さ
れるテレビジョン信号中のフレームパルスＦＰが検出さ
れる。
フレームパルスＦＰの検出出力がフレームパルス検出回
路５から水平同期信号検出回路６に供給される。水平同
期信号検出回路６でこの検出出力を基に水平同期信号Ｈ
Ｄが検出される。この水平同期信号ＭＤがＰＬＬ８に供
給され、ＰＩ、Ｌ８でクロックが形成される。
路５から水平同期信号検出回路６に供給される。水平同
期信号検出回路６でこの検出出力を基に水平同期信号Ｈ
Ｄが検出される。この水平同期信号ＭＤがＰＬＬ８に供
給され、ＰＩ、Ｌ８でクロックが形成される。
ＰＬＬ８で形成されたクロックは、サンプリングクロッ
クとしてＡ／Ｄコンバータ３に供給されると共に、ＭＵ
ＳＥデコーダ７に供給される。ＭＵｉＥデコーダ７で人
力されたＭＵＳＥ方式の高品位テレビジョン信号がデコ
ードされる。ＭＵＳＥデコーダ７の出力がＤ／Ａコンバ
ータ９に供給され、アナログ信号に変換され、出力端子
１０から取り出される。
クとしてＡ／Ｄコンバータ３に供給されると共に、ＭＵ
ＳＥデコーダ７に供給される。ＭＵｉＥデコーダ７で人
力されたＭＵＳＥ方式の高品位テレビジョン信号がデコ
ードされる。ＭＵＳＥデコーダ７の出力がＤ／Ａコンバ
ータ９に供給され、アナログ信号に変換され、出力端子
１０から取り出される。
第１図は上述のＭＵＳＥ方式の高品位テレビジョンにお
けるフレームパルス検出回路５に通用されたこの発明の
一実施例を示すものである。
けるフレームパルス検出回路５に通用されたこの発明の
一実施例を示すものである。
第１図において１１が入力端子を示し、第２図における
コンパレータ４の出力が入力端子１１からＥＸ−ＯＲゲ
ート１４及び１５の一方の入力端子に供給されると共に
、４伝送りロック遅延回路１２及びＬＨ遅延回路１３を
夫々介してＥＸ−ＯＲゲート１４及び１５の他方の入力
端子に供給される。ＥＸ−ＯＲゲート１４及び１５の出
力がＡＮＤゲート１６に供給される。
コンパレータ４の出力が入力端子１１からＥＸ−ＯＲゲ
ート１４及び１５の一方の入力端子に供給されると共に
、４伝送りロック遅延回路１２及びＬＨ遅延回路１３を
夫々介してＥＸ−ＯＲゲート１４及び１５の他方の入力
端子に供給される。ＥＸ−ＯＲゲート１４及び１５の出
力がＡＮＤゲート１６に供給される。
入力端子１１に第４図Ｂに示す６０６ライン目のフレー
ムパルスＦＰが供給されると、この時、ＩＨ遅延回路１
３からは、第４図へに示す６０５ライン目のフレームパ
ルスＦＰが出力される。また、この時、４伝送りロック
遅延回路１２からは、第４図Ｃに示すように、６０６ラ
イン目のフレームパルスＦＰが４伝送りロック分遅延さ
れたフームハルスＦＰが出力される。フレームパルス−
Ｆ Ｐのパルス幅は、４伝送りロック分であるから、入
力端子１１にフレームパルスＦＰが供給される時、ＥＸ
−ＯＲゲート１４の出力がハイレベルになる。
ムパルスＦＰが供給されると、この時、ＩＨ遅延回路１
３からは、第４図へに示す６０５ライン目のフレームパ
ルスＦＰが出力される。また、この時、４伝送りロック
遅延回路１２からは、第４図Ｃに示すように、６０６ラ
イン目のフレームパルスＦＰが４伝送りロック分遅延さ
れたフームハルスＦＰが出力される。フレームパルス−
Ｆ Ｐのパルス幅は、４伝送りロック分であるから、入
力端子１１にフレームパルスＦＰが供給される時、ＥＸ
−ＯＲゲート１４の出力がハイレベルになる。
また、６０５ライン目のフレームパルスＦＰと６０６ラ
イン目のフレームパルスＦＰとは、互いに反転している
ので、この時、ＥＸ−ＯＲゲート１５の出力がハイレベ
ルになる。したがって、入力端子１１にフレームパルス
ＦＰが供給されると、ＥＸ−ＯＲゲート１２及び１３の
出力が共にハイレベルになり、第４図りに示すように、
ＡＮＤゲート１６の出力がハイレベルになる。
イン目のフレームパルスＦＰとは、互いに反転している
ので、この時、ＥＸ−ＯＲゲート１５の出力がハイレベ
ルになる。したがって、入力端子１１にフレームパルス
ＦＰが供給されると、ＥＸ−ＯＲゲート１２及び１３の
出力が共にハイレベルになり、第４図りに示すように、
ＡＮＤゲート１６の出力がハイレベルになる。
ＡＮＤゲート１６の出力は、ＯＲゲート１７の一方の入
力端子に供給されると共に、シフトレジスタ１８を介し
てＯＲゲート１７の他方の入力端子に供給される。
力端子に供給されると共に、シフトレジスタ１８を介し
てＯＲゲート１７の他方の入力端子に供給される。
フレームパルスＦＰは、本来、デユーティ比５０％の方
形波であるが、周波数特性が十分でないため、完全な方
形波でなくなる。このため、クランプレベルが変化した
り、波形にジッターが含まれていたりすると、コンパレ
ータ４から出力されるフレームパルスＦＰのデユーティ
比が５０％でなくなり、ＡＮＤゲート１６の出力が常に
ハイレベルでなくなる。
形波であるが、周波数特性が十分でないため、完全な方
形波でなくなる。このため、クランプレベルが変化した
り、波形にジッターが含まれていたりすると、コンパレ
ータ４から出力されるフレームパルスＦＰのデユーティ
比が５０％でなくなり、ＡＮＤゲート１６の出力が常に
ハイレベルでなくなる。
例えば、フレームパルスＦＰのデユーティ比力、第５図
Ａに示すように、（２： ６）に変化したとする。入力
端子１１に第５図Ａに示すようにデユーティ比が変化し
たフレームパルスＦＰが供給されると、４伝送りロック
遅延回路１２からは、第５図Ｂに示す出力が取り出され
る。このため、ＥＸ−ＯＲゲート１４からは、パルス幅
２伝送りロック分のパルス（第５図Ｄ）が出力される。
Ａに示すように、（２： ６）に変化したとする。入力
端子１１に第５図Ａに示すようにデユーティ比が変化し
たフレームパルスＦＰが供給されると、４伝送りロック
遅延回路１２からは、第５図Ｂに示す出力が取り出され
る。このため、ＥＸ−ＯＲゲート１４からは、パルス幅
２伝送りロック分のパルス（第５図Ｄ）が出力される。
一方、ＩＨ遅延回路１３からは、第５図Ｃに示す出力が
取り出される。このため、第５図Ｅに示すように、ＥＸ
−ＯＲゲート１５の出力は、常にハイレベルとなる。し
たがって、ＡＮＤゲート１６からは、第５図Ｆに示すよ
うに、２伝送りロック分のパルス幅のパルスが出力され
る。
取り出される。このため、第５図Ｅに示すように、ＥＸ
−ＯＲゲート１５の出力は、常にハイレベルとなる。し
たがって、ＡＮＤゲート１６からは、第５図Ｆに示すよ
うに、２伝送りロック分のパルス幅のパルスが出力され
る。
ＡＮＤゲート１６の出力は、シフトレジスタ１８で例え
ば２伝送りロック分シフトされる。この時、デユーティ
比が（２： ６）の場合には、シフトレジスタ１８から
は第５図Ｇに示す出力が取り出される。ＯＲゲート１７
には、シフトレジスタ１８の出力（第５図Ｇ）とＡＮＤ
ゲート１６の出力（第５図Ｆ）が供給される。したがっ
て、ＯＲゲート１７からは、第５図Ｈに示すように、フ
レームパルスＦＰが入力端子１１に供給されている間、
常にハイレベルの出力が取り出される。このように、Ｏ
Ｒゲート１７の出力は、フレームパルスＦＰのデユーテ
ィ比が変わっても、フレームパルスＦＰが供給される間
、ハイレベルに維持される。
ば２伝送りロック分シフトされる。この時、デユーティ
比が（２： ６）の場合には、シフトレジスタ１８から
は第５図Ｇに示す出力が取り出される。ＯＲゲート１７
には、シフトレジスタ１８の出力（第５図Ｇ）とＡＮＤ
ゲート１６の出力（第５図Ｆ）が供給される。したがっ
て、ＯＲゲート１７からは、第５図Ｈに示すように、フ
レームパルスＦＰが入力端子１１に供給されている間、
常にハイレベルの出力が取り出される。このように、Ｏ
Ｒゲート１７の出力は、フレームパルスＦＰのデユーテ
ィ比が変わっても、フレームパルスＦＰが供給される間
、ハイレベルに維持される。
ＯＲゲート１７の出力がカウントイネーブル信号として
カウンタ１９に供給される。カウンタ１９には、４伝送
りロックの幅のパルス１７．５ペア分のパルス幅のデー
タがプリセットされている。
カウンタ１９に供給される。カウンタ１９には、４伝送
りロックの幅のパルス１７．５ペア分のパルス幅のデー
タがプリセットされている。
ＯＲゲート１７の出力がハイレベルになると、カウンタ
１９がカウントイネーブル状態となり、端子２０から供
給されるクロックによりプリセットされていたデータが
カウントされる。これにより、ＯＲゲート１７の出力の
ハイレベルの長さが所定の長さ即ち４伝送りロックの幅
のパルス１７．５ペア分かどうかが検出される。
１９がカウントイネーブル状態となり、端子２０から供
給されるクロックによりプリセットされていたデータが
カウントされる。これにより、ＯＲゲート１７の出力の
ハイレベルの長さが所定の長さ即ち４伝送りロックの幅
のパルス１７．５ペア分かどうかが検出される。
ＯＲゲート１７の出力のハイレベルの長さが所定の長さ
であれば、第４図Ｅに示すように、カウンタ１９からキ
ャリーが出力され、これによりフレームパルスが検出さ
れる。
であれば、第４図Ｅに示すように、カウンタ１９からキ
ャリーが出力され、これによりフレームパルスが検出さ
れる。
この発明に依れば、フレームパルスの波形が方形波でな
くなり、クランプレベルの変動等によりフレームパルス
のデユーティ比が５０％でなくなった場合でも、安定し
てフレームパルスを検出できる。
くなり、クランプレベルの変動等によりフレームパルス
のデユーティ比が５０％でなくなった場合でも、安定し
てフレームパルスを検出できる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明が通用されるＭＵＳＥ方式の受信装置の一例のブ
ロック図、第３図はこの発明の一実施例において検出さ
れる同期信号の説明に用いる波形図、第４図はこの発明
の一実施例の説明に用いる波形図、第５図はこの発明の
一実施例においてデユーティ比が変わった場合の説明に
用いる波形図、第６図はＭＵＳＥ方式の伝送フォーマン
トを示す路線図、第７図は従来の同期信号検出回路の一
例のブロック図、第８図及び第９図は従来の同期信号検
出回路の説明に用いる波形図セある。 図面における主要な符号の説明 ５：フレームパルス検出回路、 ８ ： ＰＬＬ、１１
：入力端子、 １２：４伝送りロック遅延回路、 １
３：ＩＨ遅延回路、 １４．１５：ＥＸ−ＯＲゲート、
１６ ： ＡＮＤゲート、１８：シフトレジスタ
、 １７：ＯＲゲート、１９：カウンタ。 代理人 弁理士 杉 浦 正 知 ＬＡａ ＴＶＩ＝４１ ｊｍ托−旬 第２図 フＬ仏ハ０ルスノぐターン 第３図 ＢＪＬ口Ｊ−−−−−−一側一−］−１−−ｃ ｆＥ
ｆＩＪ−−一−−−−］−−］−ベーを免日月 し１ Ｈまセ回 イ＠ｉｔ ７Ｊ−２２Ｆ− 第６図 変化した５良」ン 第８図 第９図
の発明が通用されるＭＵＳＥ方式の受信装置の一例のブ
ロック図、第３図はこの発明の一実施例において検出さ
れる同期信号の説明に用いる波形図、第４図はこの発明
の一実施例の説明に用いる波形図、第５図はこの発明の
一実施例においてデユーティ比が変わった場合の説明に
用いる波形図、第６図はＭＵＳＥ方式の伝送フォーマン
トを示す路線図、第７図は従来の同期信号検出回路の一
例のブロック図、第８図及び第９図は従来の同期信号検
出回路の説明に用いる波形図セある。 図面における主要な符号の説明 ５：フレームパルス検出回路、 ８ ： ＰＬＬ、１１
：入力端子、 １２：４伝送りロック遅延回路、 １
３：ＩＨ遅延回路、 １４．１５：ＥＸ−ＯＲゲート、
１６ ： ＡＮＤゲート、１８：シフトレジスタ
、 １７：ＯＲゲート、１９：カウンタ。 代理人 弁理士 杉 浦 正 知 ＬＡａ ＴＶＩ＝４１ ｊｍ托−旬 第２図 フＬ仏ハ０ルスノぐターン 第３図 ＢＪＬ口Ｊ−−−−−−一側一−］−１−−ｃ ｆＥ
ｆＩＪ−−一−−−−］−−］−ベーを免日月 し１ Ｈまセ回 イ＠ｉｔ ７Ｊ−２２Ｆ− 第６図 変化した５良」ン 第８図 第９図
Claims (1)
- 【特許請求の範囲】 デューティ比が５０％でクロック幅ｎの第１のフレーム
パルスと上記第１のフレームパルスと等しいクロック幅
及びデューティ比で上記第１のフレームパルスと逆相の
第２のフレームパルスとが挿入された伝送信号からフレ
ーム同期信号を検出する同期信号検出回路において、 上記伝送信号及び上記クロック幅ｎだけ遅延された上記
伝送信号が供給される第１のＥＸ−ＯＲゲートと、上記
第１のフレームパルスと上記第２のフレームパルスとの
両者が存在することを検出する第２のＥＸ−ＯＲゲート
と、上記第１のＥＸ−ＯＲゲート及び上記第２のＥＸ−
ＯＲゲートの出力が供給されるＡＮＤゲートと、上記Ａ
ＮＤゲートの出力を所定量だけ遅延させる遅延回路と、
上記ＡＮＤゲートの出力と上記遅延回路の出力が供給さ
れるＯＲゲートとを備え、上記ＯＲゲートの出力パルス
幅を検出して、所定のパルス幅のときフレーム同期信号
を出力するようにしたことを特徴とする同期信号検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165070A JPH0732465B2 (ja) | 1985-07-26 | 1985-07-26 | 同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165070A JPH0732465B2 (ja) | 1985-07-26 | 1985-07-26 | 同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225579A true JPS6225579A (ja) | 1987-02-03 |
| JPH0732465B2 JPH0732465B2 (ja) | 1995-04-10 |
Family
ID=15805296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165070A Expired - Lifetime JPH0732465B2 (ja) | 1985-07-26 | 1985-07-26 | 同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732465B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481576A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Frame detection circuit for television signal |
-
1985
- 1985-07-26 JP JP60165070A patent/JPH0732465B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481576A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Frame detection circuit for television signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732465B2 (ja) | 1995-04-10 |
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Legal Events
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|---|---|---|---|
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