KR930005184B1 - 동기신호 검출회로 - Google Patents

동기신호 검출회로 Download PDF

Info

Publication number
KR930005184B1
KR930005184B1 KR1019900022780A KR900022780A KR930005184B1 KR 930005184 B1 KR930005184 B1 KR 930005184B1 KR 1019900022780 A KR1019900022780 A KR 1019900022780A KR 900022780 A KR900022780 A KR 900022780A KR 930005184 B1 KR930005184 B1 KR 930005184B1
Authority
KR
South Korea
Prior art keywords
signal
output
circuit
gate
clock
Prior art date
Application number
KR1019900022780A
Other languages
English (en)
Other versions
KR920014182A (ko
Inventor
박성규
Original Assignee
현대전자산업 주식회사
정몽헌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 정몽헌 filed Critical 현대전자산업 주식회사
Priority to KR1019900022780A priority Critical patent/KR930005184B1/ko
Publication of KR920014182A publication Critical patent/KR920014182A/ko
Application granted granted Critical
Publication of KR930005184B1 publication Critical patent/KR930005184B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)
  • Television Systems (AREA)

Abstract

내용 없음.

Description

동기신호 검출회로
제1도는 종래 기술의 프레임 펄스 회로도.
제2도는 본 발명의 일실시예를 나타내는 회로도.
제3도는 본 발명에 사용된 N클럭 주기신호 판정회로의 구성도.
제4도는 N클럭 주기신호 판정회로의 다른 예를 나타내는 구성도.
제5도는 본 발명이 적용된 고품위 TV 수신장치의 일실시예시도.
제6도는 본 발명의 일실시예에 따른 파형도.
제7도는 본 발명에 있어서 검출되는 동기신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 4전송 클럭 지연회로 2,11 : 1H 지연회로
3,4,12,203 : EX-OR 게이트 5,13,208 : AND 게이트
6 : OR 게이트 7 : 시프트 레지스터
8,14 : 카운터 200 : 8클럭 주기신호 판정회로
201 : 2분주회로 202,205 : N비트 시프트 레지스터
204 : 에지(edge) 검출회로 206 : EX-NOR 게이트
207 : 갯수 판정회로 111 : 클램프 회로(clamp circult)
112 : A/D 변환회로 113, : 비교회로
114 : 프레임 펄스 검출회로 115 : 수평동기신호검출회로
116 : MUSE 디코더 117 : PLL(Phase-Locked Loop)
118 : D/A 변환회로
본 발명은 동기신호 검출회로에 관한 것으로서 특히 뮤즈(MUSE) 방식의 고품위 TV에 사용되는 동기신호 검출회로에 관한 것이다.
제1도는 종래 기술의 프레임 펄스 회로도이다.
티지틀화된 뮤즈 방식의 고품위 TV 신호가 EX-OR 게이트(3,4)의 일단에 입력되며 4클럭 펄스 지연회로 및 1H 지연회로(1,2)를 통과하여 상기 EX-OR 게이트(3,4)의 타단에 각각 입력된다.
EX-OR 게이트(3,4)의 출력은 AND 게이트(5)에 공급되며 AND 게이트(5)의 출력은 시프트레지스터(7) 및 OR 게이트(6)를 지나 카운터(8)에 공급된다. AND 게이트(5OR 게이트)의 출력이 입력신호가 듀티(Duty)비 50%인 프레임 펄스인 경우에는 카운터 인에이블(Conuter enable) 신호로서 카운터(8)에 공급하여도 문제가 없으나 전송된 프레임 펄스인 경우는 완전한 구형파는 아니게 된다.
또한 입력신호의 클램프 레벨이 변화한다든지, 파형에 지터(jitter)가 포함되어 있든지 하면 그 슬라이스 레벨이 변하게 되고 이에 따라 듀티비가 변화한다. 듀티비가 변하지 않는 경우에는 시프트레지스터(7)의 지연량이 적정량 보다 크거나 작을때 프레임 펄스 검출이 불가능하며 듀티비가 극단적인 경우는 시프트레지스터(7) 의 지연량이 어떻든지간에 프레임 펄스를 검출할 수 없게 되는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로 신호의 주기만을 판정함과 동시에 역상의 관계에 있는 제1 및 제2프레임 펄스의 존재를 검출하여 프레임 펄스의 듀티비가 변환된 경우에도 안정된 검출이 가능하도록 하는 동기신호 검출회로를 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여 동기신호 검출회로에 있어서, 입력신호의 듀티(duty)비에 관계없이 N클럭 주기임을 판정하는 N클럭 주기신호 판정수단, 입력신호를 지연시키는 지연수단, 상기 지연수단의 출력신호와 입력신호가 인가되는 제 1 배타적 논리합 수단, 상기 N클럭 주기신호 판정수단의 출력신호와 제 1 배타적 논리합 수단(12)의 출력신호가 인가되는 제 1논리곱 수단, 상기 논리곱 수단(13)의 출력단에 연결된 카운터(14)로 구성됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제2도는 발명의 실시예를 나타내는 회로도이다.
도면에서 11은 1H 지연회로, 12는 EX-OR 게이트, 13은 AND 게이트, 14는 카운터 및 200은 8클럭 주기 판정회로를 나타낸다. 입력은 8클럭 주기신호 판정회로(200)와 1H 지연회로(11) 및 EX-OR 게이트(12)의 일단에 연결되며 1H 지연회로(11)의 출력은 EX-OR 게이트(12)의 타단에 입력된다. 8클럭 주기신호 단자회로(200)에서는 입력신호의 듀티비에 관계없이 8클럭 주기신호인 경우에 ‘하이’레벨을 출력하므로써 종래 회로의 문제점을 해결한다. 8클럭 주기신호 판정회로(200)의 출력은 EX-OR 게이트(12)의 출력과 함께 AND 게이트(13)의 입력되고 카운터(14)의 인에이블(enable) 신호로서 동작하며 소정기간 유지되면 검출회로를 출력한다. 여기서 1H 지연회로(11)는 8클럭 주기신호 판정회로(200)로 인한 지연량 증가를 보상해 주기 위해서는 1H이상으로 할 필요가 있다.
제3도는 N클럭 주기신호 판정회로의 구성도이다.
도면에서 201은 2분주회로, 202는 N비트 시프트레지스터, 203은 EX-OR 게이트이다.
입력단자에서 들어오는 입력신호는 2분주회로(201)를 통하여 신호의 1주기마다 출력이 반전된다. 2분주회로(201)의 출력신호는 N비트 시프트레지스터(205)에서 시프트 시킨후 출력하고 상기 2분주회로(201)와 N비트 시프트레지스터(205)의 출력을 EX-OR 케이트(203)에 입력시키면 이 신호가 N클럭 주기일때 EX-OR 게이트(203)의 출력은 계속 ‘하이’레벨을 유지하게 된다.
제6도는 상기 제2도의 동작파형을 나타낸다.
(a)는 듀티비가 변한 프레임 펄스 입력, (b)는 2분주회로(201)의 출력 파형, (c)는 N비트 시프트레지스터(202)의 출력 파형이며 (d)는 EX-OR 게이트(203)의 출력 파형이다.
제5도는 본 발명이 적용되는 MUSE 방식의 고품위 TV 수신장치의 일실시예시도이다.
MUSE 방식의 고품위 TV 신호에는 수직 블랭킹기간인 첫번째와 두번째 라인에 펄스폭 4전송 클럭분의 펄스 17.5페어(pair)분으로 된 프레임 펄스가 삽입되어 있다(제7도 참조). 1라인의 프레임 펄스와 2라인의 프레임 펄스는 서로 역상이다. 프레임 펄스로부터 소정시간후에 수평동기신호(HD)가 나타난다(제7도 참조) : 따라서 프레임 펄스를 검출할 수 있으면 이것에 의해 수평동기신호(HD)를 검출할 수 있다.
도면에서 111은 클램프회로, 112는 A/D 변환회로, 113은 비교회로, 114는 프레임 펄스 검출회로, 115는 수평동기신호검출회로, 116은 MUSE 디코더, 117은 PLL, 118은 A/D변환회로를 나타낸다.
MUSE 방식의 고품위 TV 신호와 클램프회로(111)에 공급되면 TV 신호가 소정 레벨로 클램프된다. 클램프회로(111)의 출력은 A/D 변환회로(112)에 공급되어 디지틀화된다. A/D 변환회로(112)의 출력이 비교회로(113)에 공급됨과 동시에 수평동기신호검출회로(115)를 통해 MUSE 디코더(116)에 공급된다. 비교회로(113)에 의해 A/D 변환회로(112)의 출력이 8비트 중앙치에 슬라이스(Slice)되고, 비교회로(113)의 출력이 프레임 펄스 검출회로(114)에 입력되며 프레임 펄스 검출회로(114)에 의해 TV 신호의 프레임 펄스가 검출된다. 프레임 펄스의 검출출력은 프레임 펄스 검출회로(114)에서 수평동기신호검출회로(115)에 공급되어 프레임 펄스 검출출력을 근거로 수평동기신호가 검출된다.
수평동기신호는 PLL(117)에 공급되어 PLL(117)로 클럭이 형성된다. PLL(117)로 형성된 클럭은 샘플링 클럭으로 A/D 변환회로(112)에 공급됨과 동시에 MUSE 디코더(116)에 공급된다. MUSE 디코더(116)로 입력된 MUSE 방식의 고품위 신호가 디코드 된다. MUSE 디코더(116)의 출력이 D/A변환회로(118)에 공급되고 아날로그 신호로 변환되어 출력된다.
제4도는 N클럭 주기신호 판정회로의 다른예를 나타낸다.
도면에서 204는 에지검출회로, 205는 N비트 시프트레지스터, 206은 EX-NOR 게이트, 207은 갯수 판정회로, 208은 AND 게이트를 나타낸다.
프레임 펄스는 입력신호의 상승에지 또는 하강에지중 한종류만을 검출하여 1클럭폭의 펄스를 발생시키는 에지검출회로(204)를 통과한 다음 N비트 시프트레지스터(205)와 EX-NOR 게이트(206)의 한쪽단자에 입력되고 N비트 시프트레지스터(205)의 출력이 EX-NOR 게이트(206)의 다른쪽 입력단자에 연결되어 EX-NOR 게이트(206)는 입력신호가 N클럭간격으로 같은 신호가 반복될 경우 ‘하이’레벨이 유지된다. 한편 상기 N비트 시프트레지스터(205)의 각 비트 출력을 갯수 판정회로(207)에 입력하여 N클럭동안 상승 또는 하강에지 중의 한종류의 갯수가 1인 경우만 AND 게이트(208)의 한쪽 입력단자에 ‘하이’레벨을 출력한다. 따라서 EX-NOR 게이트(206) 및 갯수 판정회로(207)의 출력이 AND 게이트(208)에 입력되면 정확한 N클럭 주기의 신호가 검출되어 출력된다.
상기한 바와 같이 구성되어 동작하는 본 발명은 1프레임 펄스의 파형이 구형파로 되지 않거나, 클램프 레벨의 변동등에 의해 프레임 펄스의 듀티비가 50%가 아닌 경우에는 안정된 프레임 펄스를 검출할 수 있도록 하는 효과를 갖는다.

Claims (3)

  1. 동기신호 검출회로에 있어서 ; 입력신호의 듀티(duty)비에 관계없이 N클럭 주기임을 판정하는 N클럭 주기신호 판정수단(200), 입력신호를 지연시키는 지연수단(11), 상기 지연수단(11)의 출력신호와 입력신호가 인가되는 제1배타적 논리합 수단(12) 상기 N클럭 주기신호 판정수단(200)의 출력신호와 제1배타적 논리합 수단(12)의 출력신호가 인가되는 제1논리곱 수단(13), 상기 논리곱 수단(13)의 출력단에 연결된 카운터(14)로 구성됨을 특징으로 하는 동기신호 검출회로.
  2. 제1항에 있어서, 상기 N클럭 주기신호 판정수단(200)은 입력신호를 2분주하는 2분주수단(201), 상기 2분주수단(201)의 출력단에 연결된 N비트 시프트레지스터(202), 상기 2분주수단(201)과 N비트 시프트레지스터(202)의 출력신호가 인가되는 제2배타적 논리합 수단(203)으로 구성됨을 특징으로 하는 동기신호 검출회로.
  3. 제2항에 있어서, 상기 N클럭 주기신호 판정수단(200)은 입력신호의 에지(edge)을 검출하여 펄스를 발생시키는 에지검출수단(204), 상기 에지검출수단(204)의 출력단에 연결된 N비트 시프트레지스터(205), 상기 N비트 시프트레지스터(205)의 각 비트 출력이 입력되는 갯수 판정수단(207), 상기 에지검출수단(204) 및 N비트 시프트레지스터(205)의 출력신호가 인가되는 배타적 부정논리합수단(206), 상기 갯수 판정수단(207) 및 배타적 부정논리합수단(206)의 출력신호가 인가되는 제2논리곱 수단(208)으로 구성됨을 특징으로 하는 동기신호 검출회로.
KR1019900022780A 1990-12-31 1990-12-31 동기신호 검출회로 KR930005184B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900022780A KR930005184B1 (ko) 1990-12-31 1990-12-31 동기신호 검출회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900022780A KR930005184B1 (ko) 1990-12-31 1990-12-31 동기신호 검출회로

Publications (2)

Publication Number Publication Date
KR920014182A KR920014182A (ko) 1992-07-30
KR930005184B1 true KR930005184B1 (ko) 1993-06-16

Family

ID=19309196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900022780A KR930005184B1 (ko) 1990-12-31 1990-12-31 동기신호 검출회로

Country Status (1)

Country Link
KR (1) KR930005184B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707258B1 (ko) * 2004-09-01 2007-04-13 삼성전자주식회사 디스플레이장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040015457A (ko) * 2002-08-13 2004-02-19 현대모비스 주식회사 제어 주기가 다른 여러 개의 작업을 제어하는 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707258B1 (ko) * 2004-09-01 2007-04-13 삼성전자주식회사 디스플레이장치

Also Published As

Publication number Publication date
KR920014182A (ko) 1992-07-30

Similar Documents

Publication Publication Date Title
KR970002834A (ko) 컬러 휠의 위상 에러 제어
JPH0789133B2 (ja) ジッタ・タイミング測定方法
KR970025148A (ko) 엠펙 시스템 복호기를 위한 시스템 타임 클럭의 오차 검출회로
KR930005184B1 (ko) 동기신호 검출회로
US5068717A (en) Method and apparatus for synchronization in a digital composite video system
US4224639A (en) Digital synchronizing circuit
JPH05268545A (ja) テレビジョン信号種類判別装置
US7327400B1 (en) Automatic phase and frequency adjustment circuit and method
US4775989A (en) Timing phase detector circuit
US7133483B1 (en) Apparatus and method for a jitter cancellation circuit
JPH11149067A (ja) 液晶表示素子の同期信号検出回路及び方法
KR950003029B1 (ko) 영상신호 처리 장치의 제어신호 발생방법
JPS6225579A (ja) 同期信号検出回路
KR920010322B1 (ko) 고선명 tv의 프레임펄스 검출회로
KR960008391B1 (ko) 프레임동기재생회로
JP3427814B2 (ja) 受信回路
KR940004997Y1 (ko) 디지틀 데이터 신호의 에러검출 장치
KR100425687B1 (ko) 평판표시장치의 합성동기신호 분리회로
JPH07170500A (ja) データサンプリング方法
KR100311367B1 (ko) 티브이시스템의라인선택및필드검출장치
JP2721691B2 (ja) 水平期間識別装置
JP2793726B2 (ja) 水平同期信号検出装置
KR0120533B1 (ko) 멀티플랙스 아날로그 콤퍼넌트(mac) 방식의 라인 동기검출회로
KR0183777B1 (ko) 칼라벌스트 위상틀어짐 검출장치
KR100290845B1 (ko) 평판디스플레이시스템의동기신호처리장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070615

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee