CN111865272A - 一种电压型相位插值器电路 - Google Patents

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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

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Abstract

本发明公开了一种电压型相位插值器电路，包括：电压型相位插值器，该电压型相位插值器的电源端连接由DLL lpf控制的LDO电流管。采用DLL lpf控制的LDO电流管去控制相位插值模块的电源。只需要优化好正常工作电压、室温的相位插值器的线性度，在不同PVT时，DLL的lpf都会找到合适的工作电压去控制相位插值模块的电流，所以在不同的PVT，相位插值器都会得到比较满意的线性度。

Description

一种电压型相位插值器电路
技术领域
本发明涉及电压型相位插值器电路。
背景技术
近年来，随着对芯片设计数据吞吐量的要求推动了芯片产业从低速率数据并行连接转变到高速串行连接。在高速串行传输接口电路设计中，有两种基本的SERDES(并串行与串并行转换器)接口：源同步和时钟数据恢复(clock data recovery,简称：CDR)协议。这两种类型的主要差别在时钟上，源同步接口有一个伴随数据的时钟信号，如MIPI_PHY(mobileindustry process interface,即移动产业处理器接口)就是这样的结构；CDR是没有单独的时钟信号的，而是从数据中把时钟恢复出来，如USB3/3.1(universal serial bus,即通用串行总线)或者PCIE(peripheral component interconnect express,即高速串行计算机扩展总线标准)协议，通常CDR协议运行在较高的数据速率和较长的传输距离，因此带来很大的设计挑战。
相位插值器(phase interpolator)是CDR设计中的一个重要的核心模块。它通过控制时钟的延迟来实时跟踪输入数据的抖动，从而减少数据接收的误码率。由于传输的数据速度特别快，一般都达到Gb/s，所以常常要求设计的每级时钟延迟就在ps级的时钟单位，因此控制时钟延迟的相位插值器的设计是一个难点。
在现实设计中，有很多不理想因素(如不完全匹配的电容负载，信号线的噪声耦合，以及PVT工艺)影响相位插值器的性能。传统的相位插值电路受电源电压以及温度变化的影响，积分非线性在不同的插值step(跳变的每一步间隔变化会很大，甚至会造成相位插值器的非线性，从而影响CDR锁定。如果相位插值器是理想的，那么它的传递函数就会与图2中的直线1吻合，而由于工艺的问题，即使我们把电路的行为在typical process,normaltemperature(芯片生产中传统的工艺角，室温)下调节到直线1，在fast process,hightemperature(芯片制造中的快工艺角，高温状态)或者slow process,low temperature(芯片制造中的慢工艺角，低温状态)下造成反向器驱动能力随工艺变化很大，从而相位插值器的传递函数出现信号2，3，4的情况，不但会造成CDR jitter tolerance(时钟数据恢复电路对噪声的容忍)能力变差，严重时甚至造成CDR失锁。
发明内容
本发明的目的在于提供一种电压型相位插值器电路，在不同的PVT得到比较满意的线性度。
实现上述目的的技术方案是：
一种电压型相位插值器电路，包括：电压型相位插值器，该电压型相位插值器的电源端连接由DLL lpf控制的LDO电流管。
优选的，所述电压型相位插值器包括：第一数据选择器、第二数据选择器、第一反向器、第二反向器和第三反向器，其中，
所述第一数据选择器的两个输入端接入0度相位的时钟信号clk0和180度相位的时钟信号clk180；控制端接收时钟信号clk0和时钟信号clk180的第一相位选择信号；输出端连接所述第一反向器的输入端，并输出选择的插值信号；
所述第一反向器的控制端接收所述第一数据选择器输出的两路插值信号所占权重的权重选择信号；输出端连接所述第三反向器的输入端；
所述第三反向器的输出端作为电压型相位插值器的输出端；
所述第二数据选择器的两个输入端接入90度相位的时钟信号clk90和270度相位的时钟信号clk270；控制端接收时钟信号clk90和时钟信号clk270的第二相位选择信号；输出端连接所述第二反向器的输入端，并输出选择的插值信号；
所述第二反向器的控制端接收所述第二数据选择器输出的两路插值信号所占权重的权重选择信号；输出端连接所述第三反向器的输入端。
优选的，所述电压型相位插值器还包括：根据输入信号解码出需要的相位选择信号和权重选择信号的逻辑控制单元；
该逻辑控制单元由第一输入信号解码输出第一相位选择信和第二相位选择信号；
该逻辑控制单元由第二输入信号解码输出权重选择信号。
优选的，lpf输出Vlpf给LDO电流管。
本发明的有益效果是：本发明基于电压型相位插值器，采用DLL lpf控制的LDO电流管去控制相位插值模块的电源。通过使用延迟锁相环的滤波器输出电压同时调节电压型相位插值器的供电电源和延迟锁相环的延迟单元的供电电源，保证电压型线性插值器在不同的工艺角都能得到良好的差分非线性。
附图说明
图1是本发明的电压型相位插值器电路的电路图；
图2是本发明中电压型相位插值器电路的传递函数示意图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的电压型相位插值器电路，包括：电压型相位插值器，该电压型相位插值器的电源端连接由DLL(延迟锁相环)lpf(环路滤波器)控制的LDO(low dropoutvoltage,即低压差线性稳压器)电流管100，即：采用DLL lpf控制的LDO电流管去控制电压型相位插值器的电源。lpf输出Vlpf(滤波器的输出信号)信号给LDO电流管。
具体地，电压型相位插值器包括：第一数据选择器1、第二数据选择器2、第一反向器3、第二反向器4和第三反向器5。
第一数据选择器1的两个输入端接入0度相位的时钟信号clk0和180度相位的时钟信号clk180；第一数据选择器1的控制端接收时钟信号clk0和时钟信号clk180的第一相位选择信号phsel<0>&phselb<0>，phsel<0>和phselb<0>是一组反向信号，当phsel<0>＝1时选择用clk0作为一路插值信号；如果phsel<0>＝0时选择用clk180作为一路插值信号。第一数据选择器1的输出端连接第一反向器3的输入端，输出插值信号。
第一反向器3的控制端接收代表两路插值信号所占的权重的权重选择信号Selb<31:0>&sel<31:0>，Selb<31:0>和sel<31:0>是一组反向信号，任一时刻保证相位插值器的两路插值信号的权重和是32。第一反向器3的输出端连接所述第三反向器5的输入端。第三反向器5的输出端作为电压型相位插值器的输出端。
第二数据选择器2的两个输入端接入90度相位的时钟信号clk90和270度相位的时钟信号clk270；控制端接收时钟信号clk90和时钟信号clk270的第二相位选择信号phsel<1>&phselb<1>，phsel<1>和phselb<1>是一组反向信号，当phsel<1>＝1时选择用clk90作为另一路插值信号；如果phsel<1>＝0,时选择用clk270作为另一路插值信号。第二数据选择器2的输出端连接第二反向器4的输入端。第二反向器4的控制端接收代表两路插值信号所占的权重的权重选择信号Selb<31:0>&sel<31:0>。第二反向器4输出端连接第三反向器5的输入端。
电压型相位插值器还包括：逻辑控制单元6，主要用途把根据输入信号解码出需要的相位选择信号和权重选择信号。即：逻辑控制单元6接收第一输入信号phase＿sel<1:0>和第二输入信号mixer＿sel<31:0>，由第一输入信号phase＿sel<1:0>解码输出第一相位选择信号phsel<0>&phselb<0>和第二相位选择信号phsel<1>&phselb<1>；由第二输入信号mixer＿sel<31:0>解码输出权重选择信号Selb<31:0>&sel<31:0>。
每相邻两个时钟信号相互插值来产生0度到360度之间的任何一个相位延迟的时钟信号。其中，clk0/clk90/clk180/clk270是四路相位差为90度的时钟(其中clk0表示0度相位时钟，clk90表示相位相对于clk0延迟90度的时钟，clk180表示相位相对于clk0延迟180度的时钟，clk270表示相位相对于clk0延迟270度的时钟)，它们来自于DLL电路。图中的第一数据选择器1、第二数据选择器2分别选择做相位插值的信号，可以分别选择在clk0/clk90,clk90/clk180,clk180/clk270,clk270/clk0之间进行插值。两路被选择的信号作为MUX(multiplexer,即数据选择器)后级反向器(即：第一反向器3或第二反向器4)的输入，相位插值的具体度数是由权重选择信号Selb<31:0>&sel<31:0>去控制第一反向器3或第二反向器4的权重实现的。
电压型相位插值器的电源电压现有技术中由core VDD(一般工艺中core电压是指低压器件)控制，缺点是低温低压时，core VDD过低，电容负载过大，相位插值器驱动能力不足，常常会造成功能性失效。而高温高压时情况相位，core VDD过高，相位插值器驱动能力过强，相对于差分的相位插值器更容易受电源电压的噪声干扰，从而影响相位插值器的线性度。现在由LDO电流管控制，相位插值器的线性度受电源电压干扰会减小。低温低压时，DLL为了输出同样延迟的时钟信号，lpf就会稳定在相对于正常工作电压高的电位上，给相位插值器更多的电流。高温高压时，DLL为了输出同样延迟的时钟信号，lpf就会稳定在相对于正常工作电压低的电位上，从而给相位插值器提供相对低的电流。只需要优化好正常工作电压、室温的相位插值器的线性度，在不同PVT(process,voltage and temperature,代表工艺生产时电压，工艺角和温度变化时的状态)时，DLL的lpf都会找到合适的工作电压去控制相位插值模块的电流，所以在不同的PVT,相位插值器都会得到比较满意的线性度。图2中相位插值器电路的传递函数会从曲线2，3，4向1逼近。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (4)

1.一种电压型相位插值器电路，其特征在于，包括：电压型相位插值器，该电压型相位插值器的电源端连接由DLL lpf控制的LDO电流管。
2.根据权利要求1所述的电压型相位插值器电路，其特征在于，所述电压型相位插值器包括：第一数据选择器、第二数据选择器、第一反向器、第二反向器和第三反向器，其中，
所述第一数据选择器的两个输入端接入0度相位的时钟信号clk0和180度相位的时钟信号clk180；控制端接收时钟信号clk0和时钟信号clk180的第一相位选择信号；输出端连接所述第一反向器的输入端，并输出选择的插值信号；
所述第一反向器的控制端接收所述第一数据选择器输出的两路插值信号所占权重的权重选择信号；输出端连接所述第三反向器的输入端；
所述第三反向器的输出端作为电压型相位插值器的输出端；
所述第二数据选择器的两个输入端接入90度相位的时钟信号clk90和270度相位的时钟信号clk270；控制端接收时钟信号clk90和时钟信号clk270的第二相位选择信号；输出端连接所述第二反向器的输入端，并输出选择的插值信号；
所述第二反向器的控制端接收所述第二数据选择器输出的两路插值信号所占权重的权重选择信号；输出端连接所述第三反向器的输入端。
3.根据权利要求1所述的电压型相位插值器电路，其特征在于，所述电压型相位插值器还包括：根据输入信号解码出需要的相位选择信号和权重选择信号的逻辑控制单元；
该逻辑控制单元由第一输入信号解码输出第一相位选择信和第二相位选择信号；
该逻辑控制单元由第二输入信号解码输出权重选择信号。
4.根据权利要求1所述的电压型相位插值器电路，其特征在于，lpf输出Vlpf给LDO电流管。
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