CN109391249B - 脉冲幅度调制发射器和脉冲幅度调制接收器 - Google Patents

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Abstract

本申请提供一种脉冲幅度调制发射器、脉冲幅度调制接收器和信号处理装置。该发射器包括：脉冲幅度调制编码器，其将串行数据编码为第一数据组和第二数据组的多比特传输数据；第一驱动器，其将第一数据组的第一多比特传输数据转换为具有第一电压摆幅宽度的第一差分信号；第二驱动器，其将第二数据组的第二多比特传输数据转换为具有比第一电压摆幅宽度更窄的第二电压摆幅宽度的第二差分信号；第一电压调节器，其将第一低摆幅电压提供至第二驱动器，以产生第二差分信号；第二电压调节器，其将小于第一低摆幅电压的第二低摆幅电压提供至第二驱动器；以及恒流负载开关，其根据第二驱动器的去激活在第一电压调节器与第二电压调节器之间提供电流路径。

Description

脉冲幅度调制发射器和脉冲幅度调制接收器
相关申请的交叉引用
本申请要求于2017年8月7日在韩国知识产权局提交的韩国专利申请No.10-2017-0099847的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的实施例涉及一种半导体装置，并且更具体地说，涉及一种脉冲幅度调制发射器和一种脉冲幅度调制接收器。
背景技术
随着移动装置的广泛部署和互联网流量的迅速增加，对高速发送大量数据的需求越来越大。然而，使用基于非归零(NRZ)编码的信令技术难以满足高速发送大量数据的需求。近年来，脉冲幅度调制(例如，PAM4)信令方案已被积极发展为NRZ信令的替代方案，用于高速发送大量数据。
利用脉冲幅度调制方案提高发送数据的能效的最简单方式是多比特信令。已知现有的电流模式PAM4发射器相比于电压模式PAM4发射器消耗大约四倍的电流。电压模式PAM4发射器通过使用片上电感器进行阻抗匹配。然而，当使用片上电感器时，发射器的数据传输速度的范围是有限的。此外，需要相对大的芯片面积来实现发射器。另外，一般的PAM4接收器在未接收数据的状态下消耗电流。当实施用于PAM4接收器的确定反馈均衡器(DFE)时，可发生诸如速度限制和电流增加的与RC负载相关的问题。
发明内容
本发明构思的实施例提供了一种用于脉冲幅度调制的发射器和接收器。
根据一方面，一种脉冲幅度调制发射器包括：脉冲幅度调制编码器，其将串行数据编码为包括在第一数据组和第二数据组中的任一个中的多比特传输数据；第一驱动器，其将包括在第一数据组中的第一多比特传输数据转换为具有第一电压摆幅宽度的第一差分信号；第二驱动器，其将包括在第二数据组中的第二多比特传输数据转换为具有比第一电压摆幅宽度更窄的第二电压摆幅宽度的第二差分信号；第一电压调节器，其将第一低摆幅电压提供至第二驱动器，以产生第二差分信号；第二电压调节器，其将小于第一低摆幅电压的第二低摆幅电压提供至第二驱动器；以及恒流负载开关，其根据第二驱动器的去激活在第一电压调节器与第二电压调节器之间提供电流路径。
根据另一方面，一种脉冲幅度调制接收器接收作为差分信号提供的第一输入信号和第二输入信号。脉冲幅度调制接收器包括：第一开关电容器加法器，其调整第一输入信号和第二输入信号的电平和产生第一接收信号和第二接收信号作为调整结果；第二开关电容器加法器，其将偏移量施加至第一输入信号和第二输入信号的电平，以及产生第三接收信号和第四接收信号，作为结果；第一比较器，其利用第一接收信号和第二接收信号确定接收数据的最高有效位(MSB)；第二比较器，其利用第二接收信号和第三接收信号确定接收数据的第一最低有效位值；以及第三比较器，其被构造为利用第一接收信号和第四接收信号确定接收数据的第二最低有效位值。根据MSB的逻辑值选择第一最低有效位值和第二最低有效位值中的一个作为接收数据的最低有效位(LSB)。
根据又一方面，一种信号处理装置包括：输入，其被构造为接收包括一系列比特对的串行数据；编码器，其被构造为将串行数据的各个比特对编码为四个驱动信号，所述四个驱动信号中的每一个对应于比特对的值的四个可能组合之一，其中，当比特对具有对应于所述四个驱动信号中的一个的比特值的组合时，所述四个驱动信号中的该对应的一个具有逻辑“1”的值而所述四个驱动信号中的其余三个全都具有逻辑“0”的值；一对差分输出端子；第一驱动器，其被构造为从编码器接收所述驱动信号中的第一组两个驱动信号，其中，当第一组两个驱动信号包括具有逻辑“1”的值的所述四个驱动信号之一时，启用第一驱动器，以将具有第一电压摆幅宽度的第一差分信号提供至所述一对差分输出端子，并且其中，在其它情况下禁用第一驱动器；以及第二驱动器，其被构造为从编码器接收所述驱动信号中的第二组两个驱动信号，其中，当第二组两个驱动信号包括具有逻辑“1”的值的所述四个驱动信号之一时，启用第二驱动器，以将具有第二电压摆幅宽度的第二差分信号提供至所述一对差分输出端子，并且其中，在其它情况下禁用第二驱动器，其中，第二电压摆幅宽度小于第一电压摆幅宽度。
附图说明
从下面结合附图的描述中，以上和其它目的和特征将变得清楚，其中，除非另有说明，否则在不同的附图中，相同的标号始终指代相同的部分。
图1是示出在脉冲幅度调制发射器中产生的发送信号的示图。
图2是示出脉冲幅度调制发射器的实施例的框图。
图3是示意性地示出图2的第一电压调节器的可能电路构造的电路图。
图4是示意性地示出图2的第二电压调节器的可能电路构造的电路图。
图5是示出图2的低摆幅驱动器、高摆幅驱动器和恒流负载开关的详细构造的电路图。
图6是示出脉冲幅度调制发射器的实施例的输出的时序图。
图7是示出图6的脉冲幅度调制发送信号的眼图案的示图。
图8是示出脉冲幅度调制接收器的实施例的框图。
图9是示出图8所示的第一开关电容器加法器的结构的电路图。
图10是示出图8的第二开关电容器加法器的电路图。
图11是示出PAM接收器的接收信号的示例的波形图。
图12是示出在脉冲幅度调制接收器的实施例中执行的确定操作的示图。
图13是示出脉冲幅度调制接收器的另一实施例的结构的框图。
图14A、图14B和图14C是示出根据数据样式选择偏移量的方法的实施例的时序图。
具体实施方式
应该理解，提供上面的一般性描述和下面的详细描述作为示例，以示出而不是限制本发明的范围。在本发明构思的实施例中将详细呈现标号，其示例在附图中示出。在任何可能的地方，在附图和描述中使用相同的标号以指代相同或相似的部分。
如下所述，PAM4可用作用于描述本发明构思的特征和功能的脉冲幅度调制的信令方案。然而，本领域技术人员可根据本文公开的内容容易地理解本发明构思的其它优点和性能。例如，本发明构思的技术可应用于不同电平的脉冲幅度调制方案。本发明构思可通过其它实施例实施或应用。另外，可在不脱离本发明构思的权利要求、范围和精神以及任何其它用途的情况下根据观点和应用改变或修改详细描述。
图1是示出在PAM发射器中产生的发送信号的示图。参照图1，可在PAM发射器中产生具有四个信号电平的PAM4信号。
PAM4信号的最低电压电平V0可映射至2比特数据“00”上。PAM4信号的最高电压电平V3可映射至2比特数据“10”上。PAM4信号的最低电压电平V0和最高电压电平V3对应于高摆幅(HS)电平。
另外，PAM4信号的中间电压电平V1和V2可分别映射至2比特数据“01”和“11”上。对应于2比特数据“01”和“11”的中间电压电平V1和V2中的每一个可对应于低摆幅(LS)电平。上述电压电平V0、V1、V2和V3与数据之间的映射可为基于格雷码的映射。然而，图1所示的示出的电压电平与数据比特之间的映射是示例，并且可以理解，在需要时可改变映射。
在下面描述的PAM4发射器中，可分开提供用于产生低摆幅电平的信号的驱动器和用于产生高摆幅电平的信号的驱动器。另外，可以理解，在脉冲幅度调制方案中，可提供能够驱动多个电压摆幅以及低摆幅和高摆幅的三个或更多个驱动器。
图2是示出PAM发射器的实施例的框图。参照图2，PAM发射器100可包括串行化器110、PAM编码器120、第一电压调节器130、第二电压调节器140、低摆幅驱动器150、高摆幅驱动器160和恒流负载开关170。
串行化器110将待发送的数据Data_P转换为连续数据流形式的串行数据Data_S。这里，可从诸如各种数据处理块的处理器或基带单元提供数据Data_P。串行数据Data_S可通过串行化器110按照连续二进制位的形式输出。
PAM编码器120按照2比特单元对数据Data_S编码。例如，PAM编码器120将连续数据Data_S划分为各2比特单元。PAM编码器120产生对应于各个2比特单元的逻辑值的驱动信号D00、D01、D11或D10。PAM编码器120将产生的驱动信号传输至低摆幅驱动器150或高摆幅驱动器160。例如，在2比特数据的逻辑值为“00”或“10”的情况下，PAM编码器120将驱动信号“D00”或“D10”传输至高摆幅驱动器160。在2比特数据的逻辑值为“01”或“11”的情况下，PAM编码器120将驱动信号“D01”或“D11”传输至低摆幅驱动器150。
另外，在PAM编码器120将驱动信号“D01”或“D11”传输至低摆幅驱动器150的情况下，PAM编码器120可产生用于激活低摆幅驱动器150的第一使能信号LS_EN。在PAM编码器120将驱动信号“D00”或“D10”传输至高摆幅驱动器160的情况下，PAM编码器120可产生用于激活高摆幅驱动器160的第二使能信号HS_EN。
当激活高摆幅驱动器160和去激活低摆幅驱动器150时，PAM编码器120可接通恒流负载开关170。在PAM编码器120将驱动信号“D00”或“D10”传输至高摆幅驱动器160的情况下，PAM编码器120可将低摆幅驱动器150去激活，同时，可接通恒流负载开关170。如果恒流负载开关170被接通，则形成电压调节器130与140之间的电流路径。在这种情况下，即使通过低摆幅驱动器150的电流路径被阻挡，但是因为通过恒流负载开关170形成电流路径，所以电压调节器130和140也可保持稳定操作。例如，为了控制恒流负载开关170，PAM编码器120可使用第二使能信号HS_EN。然而，应该理解，在另一实施例中，第一使能信号LS_EN可用于将恒流负载开关170接通或关断。
第一电压调节器130将第一低摆幅电压VLS_H提供至低摆幅驱动器150。第一电压调节器130可被构造为根据参考电压Vref(图2中未示出)输出对应于最佳高信号电平的第一低摆幅电压VLS_H，如下面参照图3讨论的那样。第一电压调节器130连续地产生第一低摆幅电压VLS_H，并且将第一低摆幅电压VLS_H提供至低摆幅驱动器150。也就是说，即使低摆幅驱动器150不产生信号，第一电压调节器130也可连续地保持使能状态。
第二电压调节器140将第二低摆幅电压VLS_L提供至低摆幅驱动器150。第二电压调节器140可被构造为根据参考电压Vref输出对应于最佳低信号电平的第二低摆幅电压VLS_L，如下面参照图4讨论的那样。第二电压调节器140连续地产生第二低摆幅电压VLS_L并将第二低摆幅电压VLS_L提供至低摆幅驱动器150。也就是说，即使低摆幅驱动器150不产生信号，第二电压调节器140也可连续地保持使能状态。
低摆幅驱动器150产生对应于驱动信号“D01”或“D11”的低摆幅信号(2比特数据的逻辑值为“01”或“11”的情况)。低摆幅驱动器150利用从电压调节器130和140提供的第一低摆幅电压VLS_H和第二低摆幅电压VLS_L产生具有低摆幅电平(例如，图1的V1和V2)的低摆幅信号。低摆幅驱动器150响应于来自PAM编码器120的第一使能信号LS_EN产生低摆幅信号。低摆幅驱动器150可将产生的低摆幅信号传输至输出端子TXP和TXN。
高摆幅驱动器160产生对应于驱动信号“D00”或“D10”的高摆幅信号(2比特数据的逻辑值为“00”或“10”的情况)。高摆幅驱动器160利用传输电源电压VDDTX和VSS(例如，地电压)产生高摆幅电平(例如，图1的V0和V3)的高摆幅信号。高摆幅驱动器160响应于来自PAM编码器120的第二使能信号HS_EN产生高摆幅信号。高摆幅驱动器160可将产生的高摆幅信号传输至输出端子TXP和TXN。
将低摆幅信号和高摆幅信号彼此排斥地传输至输出端子TXP和TXN。例如，在输出低摆幅信号的时间点不存在高摆幅信号。也就是说，在低摆幅驱动器150输出低摆幅信号的时间点，高摆幅驱动器160可被去激活，并且高摆幅驱动器160的输出端子可保持高阻状态，反之亦然。在高摆幅驱动器160输出高摆幅信号的时间点，低摆幅驱动器150可被去激活，并且低摆幅驱动器150的输出端子可保持高阻状态。
恒流负载开关170在PAM编码器120的控制下提供第一电压调节器130与第二电压调节器140之间的电流路径。在激活低摆幅驱动器150的同时，低摆幅驱动器150提供第一电压调节器130与第二电压调节器140之间的电流路径。然而，形成在低摆幅驱动器150中的电流路径在低摆幅驱动器150被去激活的同时被阻挡。在这种情况下，如果没有恒流负载开关170，第一电压调节器130和第二电压调节器140会被去激活，因此，会需要相对大量的时间来使得电压调节器130和140的输出电压电平再次稳定。第一电压调节器130和第二电压调节器140可消耗固定量的电流，以稳定地保持第一电压调节器130和第二电压调节器140。恒流负载开关170可在低摆幅驱动器150的内部电流路径被阻挡的时间点提供绕行电流路径，以允许电压调节器130和140稳定地保持输出特性。
上面简单地描述了PAM发射器100的结构。PAM发射器100分别包括低摆幅驱动器150和高摆幅驱动器160。PAM发射器100包括用于在低摆幅驱动器150被去激活的时间点保持电压调节器130和140的恒定电流负载的恒流负载开关170。上述结构可实施高速、低功率电压模式的PAM发射器100。
图3是示意性地示出图2的第一电压调节器130的可能电路构造的电路图。参照图3，第一电压调节器130可包括比较器132(COM1)、NMOS晶体管NM1、电容器C1和C2和分压电阻器R1和R2。
比较器132将参考电压Vref与反馈电压Vb进行比较以控制NMOS晶体管NM1。反馈电压Vb是通过经由分压电阻器R1和R2划分第一低摆幅电压VLS_H而获得的电压。可通过反馈电压Vb将第一低摆幅电压VLS_H的改变施加至比较器132。如果反馈电压Vb大于参考电压Vref，则比较器132将NMOS晶体管NM1关断。如果反馈电压Vb小于参考电压Vref，则比较器132将NMOS晶体管NM1导通。第一低摆幅电压VLS_H可通过NMOS晶体管NM1的开关连续地保持特定电压电平。电容器C1可使比较器132的输出稳定，并且电容器C2用作低通滤波器，以使第一低摆幅电压VLS_H的电平稳定。
图4是示意性地示出图2的第二电压调节器140的可能电路构造的电路图。参照图4，第二电压调节器140可包括比较器142(COM2)、NMOS晶体管NM2以及电容器C3和C4。
比较器142将参考电压Vref与第二低摆幅电压VLS_L进行比较，以控制NMOS晶体管NM2。与包括在第一电压调节器130中的比较器132不同，将反馈低的第二低摆幅电压VLS_L输入至比较器142的正输入端子(+)，并且将参考电压Vref输入至其负输入端子(-)。因此，如果第二低摆幅电压VLS_L大于参考电压Vref，则比较器142将NMOS晶体管NM2导通。相反，如果第二低摆幅电压VLS_L小于参考电压Vref，则比较器142将NMOS晶体管NM2关断。电容器C3和C4被构造为保持比较器142和第二电压调节器140的输出稳定。第二低摆幅电压VLS_L可通过NMOS晶体管NM2的开关连续地保持特定电压电平。
图5是示出图2的低摆幅驱动器、高摆幅驱动器和恒流负载开关的详细构造的电路图。参照图5，低摆幅驱动器150和高摆幅驱动器160根据提供的驱动信号D00、D01、D11和D10分别执行低输出摆幅和高输出摆幅。另外，低摆幅驱动器150和高摆幅驱动器160的激活彼此排斥。具体地说，恒流负载开关170在低摆幅驱动器150被去激活的时间点被接通，从而可均匀地保持流至电压调节器130和140的负载电流的水平。
低摆幅驱动器150可响应于低摆幅使能信号(或第一使能信号)LS_EN被激活。例如，响应于低摆幅使能信号LS_EN，低摆幅驱动器150可将第一低摆幅电压VLS_H和第二低摆幅电压VLS_L传输至输出端子TXP和TXN，或者可阻止第一低摆幅电压VLS_H和第二低摆幅电压VLS_L被传输至输出端子TXP和TXN。当低摆幅驱动器150响应于低摆幅使能信号(或第一使能信号)LS_EN被激活时，低摆幅驱动器150响应于驱动信号D01和D11对低摆幅电压VLS_H和VLS_L进行切换，以将其传输至输出端子TXP和TXN。
例如，假设对应于2比特数据“11”和“01”的驱动信号D11和D01在逻辑上分别为“1”和“0”。在这种情况下，NMOS晶体管NM3和NM6通过对应于驱动信号“D11”的逻辑“1”输入被导通。相反，NMOS晶体管NM4和NM5通过对应于驱动信号“D01”的逻辑“0”输入被关断。因此，理想情况下，可将第一低摆幅电压VLS_H传输至输出端子TXP。另外，理想情况下，可将第二低摆幅电压VLS_L传输至输出端子TXN。然而，实际上，传输至输出端子TXP和TXN的PAM信号电压可由于在元件和路径中分布的电阻而下降至目标电压电平。
例如，现在假设对应于2比特数据“11”和“01”的驱动信号D11和D01在逻辑上分别为“0”和“1”。在这种情况下，NMOS晶体管NM3和NM6通过对应于驱动信号“D11”的逻辑“0”输入被关断。相反，NMOS晶体管NM4和NM5通过对应于驱动信号“D01”的逻辑“1”输入被导通。因此，理想情况下，可将第二低摆幅电压VLS_L传输至输出端子TXP。另外，理想情况下，可将第一低摆幅电压VLS_H传输至的输出端子TXN。然而，实际上，传输至输出端子TXP和TXN的PAM信号电压可由于在元件和路径中分布的电阻而下降至目标电压电平。
高摆幅驱动器160可响应于高摆幅使能信号(或第二使能信号)HS_EN被激活。例如，响应于高摆幅使能信号HS_EN，高摆幅驱动器160可将传输电源电压VDDTX和VSS输出至输出端子TXP和TXN，或者可阻止传输电源电压VDDTX和VSS(或“0V”，还被称作地电压)被传输至输出端子TXP和TXN。响应于来自PAM编码器120的驱动信号D00和D10，高摆幅驱动器160对传输电源电压VDDTX和VSS进行切换，以将其传输至输出端子TXP和TXN。
例如，假设对应于2比特数据“00”和“10”的驱动信号D00和D10在逻辑上分别为“0”和“1”。如果对应于2比特数据“10”的驱动信号“D10”作为逻辑“1”被输入，则NMOS晶体管NM7和NM10被导通。相反，通过其栅极被提供了对应于驱动信号“D00”的逻辑“0”的NMOS晶体管NM8和NM9可被关断。在这种情况下，传输电源电压VDDTX可通过NMOS晶体管NM7被传输至输出端子TXP。另外，传输电源电压VSS可通过导通的NMOS晶体管NM10被传输至输出端子TXN。然而，实际上，传输至输出端子TXP和TXN的PAM信号电压可由于在元件和路径中分布的电阻而下降至目标电压电平。
例如，现在假设对应于2比特数据“00”和“10”的驱动信号D00和D10在逻辑上分别为“1”和“0”。如果对应于2比特数据“10”的驱动信号“D10”作为逻辑“0”被输入，则NMOS晶体管NM7和NM10被关断。相反，通过其栅极被提供了对应于驱动信号“D00”的逻辑“1”的NMOS晶体管NM8和NM9可被导通。在这种情况下，传输电源电压VSS(即，地)可通过NMOS晶体管NM8被传输至输出端子TXP。另外，传输电源电压VDDTX可通过导通的NMOS晶体管NM90被传输至输出端子TXN。然而，实际上，传输至输出端子TXP和TXN的PAM信号电压可由于在元件和路径中分布的电阻而下降至目标电压电平。
恒流负载开关170可响应于高摆幅使能信号HS_EN被激活。也就是说，恒流负载开关170在低摆幅驱动器150被去激活和高摆幅驱动器160被激活的时段内被接通。在高摆幅使能信号HS_EN被激活(或在逻辑“1”或“高”)的情况下，恒流负载开关170的NMOS晶体管NM11和NM12被导通。如果NMOS晶体管NM11和NM12被导通，则在第一电压调节器130的输出端子与第二电压调节器140的输出端子之间形成电流路径。因此，在低摆幅驱动器150被去激活的时间点，在第一电压调节器130的输出端子与第二电压调节器140的输出端子之间形成电流路径。可将恒流负载开关170实施为使得流至NMOS晶体管NM11和NM12的电流Ic具有与低摆幅驱动器150所消耗的电流的水平基本相同的水平。
上面简单地描述了对应于恒流负载开关170的各个条件的操作。由于使用恒流负载开关170，第一电压调节器130和第二电压调节器140可连续地保持恒定电流。即使对低摆幅驱动器150和高摆幅驱动器160进行切换，第一电压调节器130和第二电压调节器140也可保持稳定特性。因此，可提供具有稳定电平的第一低摆幅电压VLS_H和第二低摆幅电压VLS_L。
图6是示出PAM发射器的实施例的输出的时序图。参照图6，在传输电源电压VDDTX的电平处和“0V”电平处，PAM发射器100连续地执行高摆幅操作和低摆幅操作以产生PAM发送信号。
在第一电压调节器130提供的第一低摆幅电压VLS_H与第二电压调节器140提供的第二低摆幅电压VLS_L之间进行低摆幅操作。如果高摆幅驱动器160被去激活并且低摆幅驱动器150被激活，则输出端子TXP和TXN的PAM发送信号在第一低摆幅电压VLS_H的电平与第二低摆幅电压VLS_L的电平之间摆动。在实施例中，在低摆幅使能信号LS_EN被激活的时段ΔT1中，低摆幅驱动器150可利用第一低摆幅电压VLS_H和第二低摆幅电压VLS_L产生PAM发送信号。因此，在低摆幅使能信号LS_EN被激活的时间点，PAM发送信号在第一低摆幅电压VLS_H与第二低摆幅电压VLS_L之间摆动。
相反，低摆幅驱动器150在高摆幅使能信号HS_EN被激活的时段ΔT2中被去激活。在这种情况下，高摆幅驱动器160可利用传输电源电压VDDTX和VSS产生PAM发送信号。因此，PAM发送信号在大于第一低摆幅电压VLS_H的电平与小于第二低摆幅电压VLS_L的电平之间摆动。
图7是示出图6的PAM发送信号的眼图案的示图。参照图7，PAM发送信号的眼图案通过低摆幅驱动器150和高摆幅驱动器160的有效电压摆幅而提供典型PAM4信号方案中的眼图案的特征。
参照PAM发送信号的图7所示的眼图案，PAM4信令方案的输出发送信号可支持四个电平，并且每单位间隔(UI)可发送2比特数据。相反，NRZ每UI仅可传输1比特数据。在实施例中，在PAM4信令方案中，四个电平可形成三个眼图案。由于从一个电平至另一电平的转变对一个或多个眼图案具有影响，因此各个眼图案(或眼图)可相互依存。
上面例示了PAM发射器100产生的PAM发送信号的波形和眼图案。在按照电压模式方式实施的PAM发射器100中，可分离地提供执行低摆幅操作和高摆幅操作的驱动器150和160，但是可通过恒流负载开关170的操作提供稳定低摆幅电压。另外，由于按照电压模式方式实施PAM发射器100，因此可明显地减小功耗。
图8是示出PAM接收器的实施例的框图。参照图8，PAM接收器200可包括第一开关电容器加法器(SCS1)210、第二开关电容器加法器(SCS2)220、第一比较器230、第二比较器240和第三比较器250、复用器260和终端(termination)电路270。
通过传输线路传输的PAM输入信号RXINP和RXINN被传输至PAM接收器200的输入焊盘。PAM输入信号RXINP和RXINN在通过终端电路270被转换为预设电平的电压信号之后被传输至第一开关电容器加法器210和第二开关电容器加法器220。
第一开关电容器加法器210根据PAM输入信号RXINN和RXINP产生第一接收信号RXN和第二接收信号RXP。第二开关电容器加法器220与第一开关电容器加法器210具有相同的结构，不同的是向第二开关电容器加法器220施加偏移量“α”。在第一开关电容器加法器210中产生的第一接收信号RXN和第二接收信号RXP被分别传输至第二比较器240和第三比较器250的对应的输入，以确定最低有效位LSB，并且还各自传输至第一比较器230的对应的输入，以确定最高有效位MSB。
第二开关电容器加法器220接收PAM输入信号RXINP和RXINN，以产生偏移量接收信号RXP+和RXN+。第二开关电容器加法器220产生通过将偏移量“α”施加至PAM输入信号RXINN和RXINP而获得的第三接收信号RXN+和第四接收信号RXP+。为了施加偏移量“α”，第二开关电容器加法器220具有用于对对应于偏移量“α”的电压进行电容器切换和升压的结构。第二开关电容器加法器220可使用时钟信号CK，以用于电容器切换。将第二开关电容器加法器220所产生的第三接收信号RXN+和第四接收信号RXP+提供至第二比较器240和第三比较器250的对应的输入，以确定LSB。将参照稍后将描述的附图更完全地描述第一开关电容器加法器210和第二开关电容器加法器220的结构。
第一比较器230确定按照一个单位间隔UI传输的2比特数据的MSB的逻辑值。第一比较器230通过利用未施加偏移量的第一接收信号RXN和第二接收信号RXP确定MSB的逻辑值。通过第一比较器230确定MSB的逻辑值的技术与通过利用普通的基于NRZ的接收器中的差分信号的电平确定逻辑值的技术基本相同。第一接收信号RXN可相对于中心电压与第二接收信号RXP具有基本对称的关系。也就是说，可通过利用第一接收信号RXN和第二接收信号RXP的电平确定在一个单位间隔中传输的2比特数据单元的MSB。例如，如果第二接收信号RXP的电压大于MSB参考电压VMSB，第一比较器230可确定2比特数据单元的PAM接收数据的MSB为逻辑“1”。
第二比较器240通过利用未施加偏移量的第二接收信号RXP和施加了偏移量的第三接收信号RXN+确定在一个单位间隔UI中传输的2比特数据单元的第一最低有效位值。与第一接收信号RXN相比，第三接收信号RXN+具有升压了偏移量“α”的电压电平。第二比较器240可将第二接收信号RXP与升压了偏移量“α”的第三接收信号RXN+进行比较，并且可输出作为比较结果实际传输的第一最低有效位值的反转比特值。因此，为了恢复第一最低有效位值的反转值，可将反相器连接至第二比较器240的输出端子。当MSB为逻辑“1”时，通过第二比较器240输出的第一最低有效位值可有效作为PAM接收器200的LSB输出。将参照图12描述第二比较器240的LSB确定操作。
第三比较器250通过利用未施加偏移量的第一接收信号RXN和施加了偏移量的第四接收信号RXP+确定在一个单位间隔UI中传输的2比特数据单元的第二最低有效位值的逻辑值。与第二接收信号RXP相比，第四接收信号RXP+具有升压了偏移量“α”的电压电平。第三比较器250可将第一接收信号RXN与升压了偏移量“α”的第四接收信号RXP+进行比较，并且可输出第二最低有效位值作为比较结果。当通过第一比较器230确定的MSB的逻辑值为“0”时，通过第三比较器250输出的第二最低有效位值可有效作为PAM接收器200的LSB输出。
复用器260根据从第一比较器230提供的MSB的逻辑值选择第二比较器240和第三比较器250的输出中的任一个。在通过第一比较器230确定的MSB的逻辑值为“0”的情况下，复用器260输出由第三比较器250确定的第一最低有效位值作为LSB。相反，在通过第一比较器230确定的MSB的逻辑值为“1”的情况下，复用器260输出由第二比较器240确定的第二最低有效位值作为LSB。
终端电路270可通过用于匹配PAM接收器200的输入阻抗的阻抗电路来实施。通过终端电路270将PAM输入信号RXINP和RXINN作为电压信号传输至第一开关电容器加法器210和第二开关电容器加法器220。例如，在PAM4信令标准中，终端电路270可通过100Ω的阻抗来实施。
上面简单描述了PAM接收器200的结构。PAM接收器200可通过利用第一开关电容器加法器210和第二开关电容器加法器220将偏移量提供至PAM接收信号，并且可将结果进行比较，以确定两个或更多个比特的逻辑值。因此，在使用PAM接收器200的情况下，与消耗固定电流以确定PAM接收信号的逻辑值的电流模式接收器相比，功耗可明显减小。
图9是示出图8所示的第一开关电容器加法器210的结构的电路图。参照图9，第一开关电容器加法器210包括产生第一接收信号RXN的开关电容器电路212和产生第二接收信号RXP的开关电容器电路214。
开关电容器电路212可包括电容器C5、NMOS晶体管NM12和NM13和PMOS晶体管PM1。NMOS晶体管NM13响应于反转时钟信号/CK将共模电压VCM传输至电容器C5的第一端。NMOS晶体管NM12响应于时钟信号CK将PAM输入信号RXINN传输至电容器C5的第一端。PMOS晶体管PM1将基础电压VB与时钟信号CK同步地传输至电容器C5的第二端。
在时钟信号CK处于高电平的情况下，PAM输入信号RXINN传输至电容器C5的第一端。在反转时钟信号/CK转变为高电平的情况下，共模电压VCM传输至电容器C5的第一端。根据以上描述，在理想情况下，在电容器C5中充入与共模电压VCM和PAM输入信号RXINN的电压之和相对应的电压，并且可输出其电平通过PMOS晶体管PM1升压了基础电压VB的第一接收信号RXN。可预先确定共模电压VCM或基础电压VB的电平以具有能够提供最佳可靠性的电压值。
开关电容器电路214可包括电容器C6、NMOS晶体管NM14和NM15和PMOS晶体管PM2。NMOS晶体管NM15响应于反转时钟信号/CK将共模电压VCM传输至电容器C6的第一端。NMOS晶体管NM14响应于时钟信号CK将PAM输入信号RXINP传输至电容器C6的第一端。PMOS晶体管PM2将基础电压VB与时钟信号CK同步地传输至电容器C6的第二端。
在时钟信号CK处于高电平的情况下，PAM输入信号RXINP传输至电容器C6的第一端。在反转时钟信号/CK转变为高电平的情况下，共模电压VCM传输至电容器C6的第一端。根据以上描述，在理想情况下，在电容器C6中保持与共模电压VCM和PAM输入信号RXINP的电压之和相对应的电压，并且可输出其电平通过PMOS晶体管PM2升压了基础电压VB的第二接收信号RXP。
图10是示出图8的第二开关电容器加法器220的电路图。参照图10，第二开关电容器加法器220包括用于产生第三接收信号RXN+的开关电容器电路222和用于产生第四接收信号RXP+的开关电容器电路224。
开关电容器电路222可包括电容器C7、NMOS晶体管NM22和NM23以及PMOS晶体管PM3。NMOS晶体管NM23响应于反转时钟信号/CK将共模电压VCM传输至电容器C7的第一端。NMOS晶体管NM22响应于时钟信号CK将PAM输入信号RXINN传输至电容器C7的第一端。PMOS晶体管PM3将用于施加偏移量“α”的基础电压(VB+α)与时钟信号CK同步地传输至电容器C7的第二端。
在时钟信号CK处于高电平的情况下，PAM输入信号RXINN传输至电容器C7的第一端。在反转时钟信号/CK转变为高电平的情况下，共模电压VCM传输至电容器C7的第一端。根据以上描述，在电容器C7中充入与共模电压VCM和PAM输入信号RXINN的电压之和相对应的电压，并且可输出其电平通过PMOS晶体管PM3升压了基础电压(VB+α)的第三接收信号RXN+。
开关电容器电路224可包括电容器C8、NMOS晶体管NM24和NM25和PMOS晶体管PM4。NMOS晶体管NM25响应于反转时钟信号/CK将共模电压VCM传输至电容器C8的第一端。NMOS晶体管NM24响应于时钟信号CK将PAM输入信号RXINP传输至电容器C8的第一端。PMOS晶体管PM4将基础电压(VB+α)与时钟信号CK同步地传输至电容器C8的第二端。
在时钟信号CK处于高电平的情况下，PAM输入信号RXINP传输至电容器C8的第一端。在反转时钟信号/CK转变为高电平的情况下，共模电压VCM传输至电容器C8的第一端。根据以上描述，在电容器C8中充入与共模电压VCM和PAM输入信号RXINP的电压之和相对应的电压，并且可输出其电平通过PMOS晶体管PM4升压了基础电压(VB+α)的第四接收信号RXP+。
图11是示出PAM接收器的接收信号的示例的波形图。参照图11，示出了默认电平的第一接收信号RXN和第二接收信号RXP和施加了偏移量“α”的第三接收信号RXN+和第四接收信号RXP+。
通过第一开关电容器加法器210提供的第一接收信号RXN和第二接收信号RXP具有未施加偏移量的电压电平。这里，假设按次序提供具有对应于2比特数据“10”、“11”、“01”和“00”的电压电平的第一接收信号RXN和第二接收信号RXP。针对用于确定传输至第一比较器230(参照图8)的MSB的比较操作使用第一接收信号RXN和第二接收信号RXP。例如，在第二接收信号RXP的电压大于MSB参考电压VMSB的情况下，可确定MSB为逻辑“1”。相反，在第二接收信号RXP的电压小于MSB参考电压VMSB的情况下，可确定MSB为逻辑“0”。
根据MSB的逻辑值确定用于确定LSB的逻辑值的信号。在MSB的逻辑值为逻辑“1”的情况下，使用第二接收信号RXP和第三接收信号RXN+来确定LSB。然而，在MSB的逻辑值为逻辑“0”的情况下，使用第一接收信号RXN和第四接收信号RXP+来确定LSB。
为了确定LSB的逻辑值，可将选择的接收信号与LSB参考电压VLSB进行比较。假设在MSB被确定为逻辑“0”时选择第一接收信号RXN和第四接收信号RXP+来确定LSB的逻辑值。在这种情况下，如果第四接收信号RXP+的电压大于LSB参考电压VLSB，则可确定LSB的逻辑值为“1”。因此，可将2比特接收数据确定为逻辑值“01”。
假设在MSB被确定为逻辑“1”时选择第二接收信号RXP和第三接收信号RXN+以确定LSB的逻辑值。在这种情况下，如果第二接收信号RXP的电压小于LSB参考电压VLSB，则可确定LSB的逻辑值为“1”；如果第二接收信号RXP的电压大于LSB参考电压VLSB，则可确定LSB的逻辑值为“0”。
图12是示出在PAM接收器中执行的确定操作的示图。参照图12，PAM接收器200通过选择性地向其施加偏移量而根据接收到的PAM信号产生第一接收信号至第四接收信号RXN、RXP、RXN+和RXP+。PAM接收器将第一接收信号至第四接收信号RXN、RXP、RXN+和RXP+进行比较，以确定2比特接收数据。
首先，PAM接收器200通过利用第一接收信号RXN和第二接收信号RXP确定MSB。在图12中将该处理详细示为处理①。如果第二接收信号RXP的电压大于MSB参考电压VMSB(相对于中心的左侧)，则PAM接收器200可确定MSB的逻辑值为逻辑“1”。相反，如果第二接收信号RXP的电压小于MSB参考电压VMSB(相对于中心的右侧)，则PAM接收器200可确定MSB的逻辑值为逻辑“0”。
如果通过第一比较器230确定的MSB为逻辑“1”，则可使用第三接收信号RXN+和第二接收信号RXP来确定LSB的逻辑值。也就是说，选择通过第二比较器240确定的第一最低有效位值作为LSB。在图12中将确定第一最低有效位值(其在MSB为逻辑“0”时成为LSB)的方式示为处理③。也就是说，如果第二接收信号RXP的电压大于LSB参考电压VLSB，则可确定LSB的逻辑值为“0”；如果第二接收信号RXP的电压低于LSB参考电压VLSB，则可确定LSB的逻辑值为“1”。
如果通过第一比较器230确定的MSB为逻辑“0”，则可使用第一接收信号RXN和第四接收信号RXP+来确定LSB的逻辑值。也就是说，选择通过第三比较器250确定的第二最低有效位值作为LSB。在图12中将确定第二最低有效位值(其在MSB为逻辑“0”时成为LSB)的方式示为处理②。如果第四接收信号RXP+的电压大于LSB参考电压VLSB，则可确定第二最低有效位值的逻辑值为“1”；如果第四接收信号RXP+的电压小于LSB参考电压VLSB，则可确定LSB的逻辑值为“0”。
如上所述，PAM接收器200可通过利用接收到的PAM信号的电压电平确定MSB和LSB。因此，与在未发送数据的时段中消耗固定电流的一般PAM接收器相比，功耗可减小。
图13是示出PAM接收器的另一实施例的结构的框图。参照图13，PAM接收器300可根据接收到的数据的样式(pattern)选择性地将偏移量施加至接收信号RXP和RXN。PAM接收器300可包括偏移量施加单元310和320、复用器330和确定反馈均衡器(DFE)340。
偏移量施加单元310和320被构造为将固定电平的偏移量+α和–α施加至接收信号RXN和RXP。可将用于将偏移量施加至接收信号RXN和RXP的电路结构实施为与以上参照图10所述的第二开关电容器加法器220相似。第一偏移量施加单元310可按照将偏移量加至接收信号RXN和RXP的方式处理接收信号RXN和RXP。第二偏移量施加单元320可按照从接收信号RXN和RXP中减去偏移量的方式处理接收信号RXN和RXP。
复用器330可选择偏移量施加单元310和320的输出中的任一个。具体地说，复用器330可根据通过确定反馈均衡器340检测到的接收数据的样式选择偏移量施加单元310和320中的任一个。
确定反馈均衡器340过滤接收到的信号的数据并输出过滤结果作为输出数据Dout。具体地说，确定反馈均衡器340可检测确定的输出数据Dout的样式，以确定将被施加至接收信号RXN和RXP的偏移量的幅值或类型。
图14A、图14B和图14C是示出根据数据样式选择偏移量的方法的实施例的时序图。图14A示出了对应于特定数据样式“0001000”的发送信号的波形。图14B示出了对应于图14A的发送信号的接收信号的波形。
参照图14B，在对应于逻辑“1”的时段中，数据的可靠性随着接收信号RXN与RXP之间的差分值增大而变高。因此，可通过将偏移量“α”加至接收信号RXP的偏移量处理技术来提高接收数据的可靠性。可替换地，可通过偏移量处理技术提高接收数据的可靠性，以从接收信号RXN中减去偏移量“α”。
图14C示出了可在数据样式与图14B所示的数据样式相反的情况下实施的偏移量处理方法。在诸如“1110111”的数据样式的情况下，在对应于逻辑“0”的时段中可进行用于增大接收信号RXN与RXP之间的差分值的偏移量处理。因此，可通过从接收信号RXP中减去偏移量“α”的偏移量处理技术来提高接收数据的可靠性。可替换地，可通过将偏移量“α”加至接收信号RXN的偏移量处理技术来提高接收数据的可靠性。可替换地，可应用增加偏移量“α”的处理技术和减去偏移量“α”的处理方式两者。
上面简单描述了根据数据样式将偏移量施加至PAM接收信号的方法。根据数据样式施加偏移量的步骤可在PAM4接收器中单独地应用于LSB数据和MSB数据。另外，虽然图中未示出，可以理解，可根据PAM发射器中的数据样式设置均衡器。
根据实施例，可实施占据小芯片面积的低功率脉冲幅度调制(PAM4)发射器和接收器。
虽然已经参照实施例描述了本发明构思，但是本领域技术人员应该清楚，在不脱离本发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解，以上实施例不是限制性的而是示意性的。

Claims (19)

1.一种脉冲幅度调制发射器，包括：
脉冲幅度调制编码器，其被构造为将串行数据编码为包括在第一数据组和第二数据组中的任一个中的多比特传输数据；
第一驱动器，其被构造为将包括在所述第一数据组中的第一多比特传输数据转换为具有第一电压摆幅宽度的第一差分信号；
第二驱动器，其被构造为将包括在所述第二数据组中的第二多比特传输数据转换为具有比所述第一电压摆幅宽度更窄的第二电压摆幅宽度的第二差分信号；
第一电压调节器，其被构造为将第一低摆幅电压提供至所述第二驱动器，以产生所述第二差分信号；
第二电压调节器，其被构造为将小于所述第一低摆幅电压的第二低摆幅电压提供至所述第二驱动器；以及
恒流负载开关，其被构造为根据所述第二驱动器的去激活在所述第一电压调节器与所述第二电压调节器之间提供电流路径。
2.根据权利要求1所述的脉冲幅度调制发射器，其中，所述脉冲幅度调制编码器根据所述多比特传输数据的逻辑值激活所述第一驱动器和所述第二驱动器中的一个。
3.根据权利要求1所述的脉冲幅度调制发射器，其中，所述脉冲幅度调制编码器根据PAM4信令技术产生2比特单元的所述多比特传输数据；
其中，所述第一驱动器响应于逻辑值为“00”和“10”的所述第一多比特传输数据输出所述第一差分信号，并且
其中，所述第二驱动器响应于逻辑值为“01”和“11”的所述第二多比特传输数据输出所述第二差分信号。
4.根据权利要求3所述的脉冲幅度调制发射器，其中，所述第一驱动器包括：
第一晶体管，其被构造为当所述第一多比特传输数据为逻辑“10”时将大于所述第一低摆幅电压的传输电源电压传输至第一差分输出端子；
第二晶体管，其被构造为当所述第一多比特传输数据为逻辑“10”时将地电压传输至第二差分输出端子；
第三晶体管，其被构造为当所述第一多比特传输数据为逻辑“00”时将所述传输电源电压传输至所述第二差分输出端子；以及
第四晶体管，其被构造为当所述第一多比特传输数据为逻辑“00”时将所述地电压传输至所述第一差分输出端子。
5.根据权利要求4所述的脉冲幅度调制发射器，其中，第二驱动器包括：
第五晶体管，其被构造为当所述第二多比特传输数据为逻辑“11”时将所述第一低摆幅电压传输至所述第一差分输出端子；
第六晶体管，其被构造为当所述第二多比特传输数据为逻辑“11”时将所述第二低摆幅电压传输至所述第二差分输出端子；
第七晶体管，其被构造为当所述第二多比特传输数据为逻辑“01”时将所述第二低摆幅电压传输至所述第一差分输出端子；以及
第八晶体管，其被构造为当所述第二多比特传输数据为逻辑“01”时将所述第一低摆幅电压传输至所述第二差分输出端子。
6.根据权利要求5所述的脉冲幅度调制发射器，其中，所述恒流负载开关包括：
至少两个串联的晶体管，其响应于从所述脉冲幅度调制编码器提供的用于激活所述第一驱动器的高摆幅使能信号而被导通。
7.根据权利要求1所述的脉冲幅度调制发射器，其中，当所述第二驱动器被激活时所述恒流负载开关阻挡所述电流路径。
8.根据权利要求1所述的脉冲幅度调制发射器，还包括：
串行化器，其被构造为将基带数据串行化，以及提供串行化结果作为所述串行数据。
9.一种脉冲幅度调制接收器，其被构造为接收作为差分信号提供的第一输入信号和第二输入信号，所述脉冲幅度调制接收器包括：
第一开关电容器加法器，其被构造为调整所述第一输入信号和所述第二输入信号的电平和根据所述第一输入信号和所述第二输入信号的电平产生第一接收信号和第二接收信号；
第二开关电容器加法器，其被构造为将偏移量施加至所述第一输入信号和所述第二输入信号的电平，以及产生第三接收信号和第四接收信号作为结果；
第一比较器，其被构造为利用所述第一接收信号和所述第二接收信号确定接收数据的最高有效位；
第二比较器，其被构造为利用所述第二接收信号和所述第三接收信号确定所述接收数据的第一最低有效位值；以及
第三比较器，其被构造为利用所述第一接收信号和所述第四接收信号确定所述接收数据的第二最低有效位值，
其中，根据所述最高有效位的逻辑值选择所述第一最低有效位值和所述第二最低有效位值中的一个作为所述接收数据的最低有效位。
10.根据权利要求9所述的脉冲幅度调制接收器，其中，所述第三接收信号具有通过将所述偏移量加至所述第一接收信号而获得的信号电平，所述第四接收信号具有通过将所述偏移量加至所述第二接收信号而获得的信号电平。
11.根据权利要求9所述的脉冲幅度调制接收器，其中，当所述第一接收信号的电压大于第一参考电压并且所述第二接收信号的电压小于所述第一参考电压时，所述第一比较器确定所述最高有效位为逻辑“1”。
12.根据权利要求11所述的脉冲幅度调制接收器，其中，当所述第二接收信号的电压大于第二参考电压并且所述第三接收信号的电压小于所述第二参考电压时，所述第二比较器确定所述第一最低有效位值为逻辑“0”，所述第二参考电压大于所述第一参考电压。
13.根据权利要求12所述的脉冲幅度调制接收器，其中，当所述第四接收信号的电压大于所述第二参考电压并且所述第一接收信号的电压小于所述第二参考电压时，所述第三比较器确定所述第二最低有效位值为逻辑“1”。
14.根据权利要求9所述的脉冲幅度调制接收器，还包括：
复用器，其被构造为根据所述最高有效位的逻辑值选择所述第一最低有效位值和所述第二最低有效位值中的一个作为所述最低有效位。
15.根据权利要求9所述的脉冲幅度调制接收器，其中，所述第一开关电容器加法器包括：
第一开关电容器电路，其被构造为调整所述第一输入信号的电平和作为响应输出所述第一接收信号；以及
第二开关电容器电路，其被构造为调整所述第二输入信号的电平和作为响应输出所述第二接收信号。
16.根据权利要求15所述的脉冲幅度调制接收器，其中，所述第二开关电容器加法器包括：
第三开关电容器电路，其被构造为调整所述第一输入信号的电平，以及将所述偏移量加至经调整的所述第一输入信号，并且作为响应输出所述第三接收信号；以及
第四开关电容器电路，其被构造为调整所述第二输入信号的电平，以及将所述偏移量加至经调整的所述第二输入信号，并且作为响应输出所述第四接收信号。
17.根据权利要求16所述的脉冲幅度调制接收器，其中，所述第三开关电容器电路包括：
电容器；
第一开关，其被构造为将所述第一输入信号与时钟信号同步地传输至所述电容器的第一端；
第二开关，其被构造为将共模电压与反转时钟信号同步地传输至所述电容器的第一端；以及
第三开关，其被构造为将对应于所述偏移量的电压与所述时钟信号同步地传输至所述电容器的第二端。
18.一种信号处理装置，包括：
输入，其被构造为接收包括一系列比特对的串行数据；
编码器，其被构造为将所述串行数据的各个比特对编码为四个驱动信号，所述四个驱动信号中的每一个对应于该比特对的值的四个可能组合之一，其中，当该比特对具有对应于所述四个驱动信号中的一个的比特值的组合时，所述四个驱动信号中的该对应的一个具有逻辑“1”的值而所述四个驱动信号中的其余三个全都具有逻辑“0”的值；
一对差分输出端子；
第一驱动器，其被构造为从所述编码器接收所述四个驱动信号中的第一组两个驱动信号，其中，当所述第一组两个驱动信号包括具有逻辑“1”的值的所述四个驱动信号之一时，启用所述第一驱动器，以将具有第一电压摆幅宽度的第一差分信号提供至所述一对差分输出端子，并且其中，在其它情况下禁用所述第一驱动器；
第二驱动器，其被构造为从所述编码器接收所述四个驱动信号中的第二组两个驱动信号，其中，当所述第二组两个驱动信号包括具有逻辑“1”的值的所述四个驱动信号之一时，启用所述第二驱动器，以将具有第二电压摆幅宽度的第二差分信号提供至所述一对差分输出端子，并且其中，在其它情况下禁用所述第二驱动器；
第一电压调节器，其被构造为将第一低摆幅电压提供至所述第二驱动器，以产生所述第二差分信号；
第二电压调节器，其被构造为将小于所述第一低摆幅电压的第二低摆幅电压提供至所述第二驱动器，以产生所述第二差分信号；以及
恒流负载开关，其被构造为当所述第二驱动器被去激活时在所述第一电压调节器与所述第二电压调节器之间提供电流路径，
其中，所述第二电压摆幅宽度小于所述第一电压摆幅宽度。
19.根据权利要求18所述的信号处理装置，其中，所述第一驱动器连接至大于所述第一低摆幅电压的第一电源电压，并且还连接至小于所述第二低摆幅电压的第二电源电压。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752898B (zh) 2014-03-25 2022-01-21 日商新力股份有限公司 發訊裝置及通訊系統
US10469070B1 (en) * 2017-09-15 2019-11-05 Marvell International Ltd. PAM-4 voltage-mode driver with stabilized output
US11159153B2 (en) 2018-03-29 2021-10-26 Nvidia Corp. Data bus inversion (DBI) on pulse amplitude modulation (PAM) and reducing coupling and power noise on PAM-4 I/O
US10657094B2 (en) * 2018-03-29 2020-05-19 Nvidia Corp. Relaxed 433 encoding to reduce coupling and power noise on PAM-4 data buses
US11966348B2 (en) 2019-01-28 2024-04-23 Nvidia Corp. Reducing coupling and power noise on PAM-4 I/O interface
US10599606B2 (en) 2018-03-29 2020-03-24 Nvidia Corp. 424 encoding schemes to reduce coupling and power noise on PAM-4 data buses
US10841138B2 (en) * 2018-06-22 2020-11-17 Rambus Inc. PAM-4 calibration
CN112368956B (zh) * 2018-07-11 2022-07-22 华为技术有限公司 产生信号的装置、方法和系统
US10623200B2 (en) 2018-07-20 2020-04-14 Nvidia Corp. Bus-invert coding with restricted hamming distance for multi-byte interfaces
JP2020048053A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 送信装置及び通信システム
CN110246468B (zh) * 2019-06-21 2022-12-02 昆山龙腾光电股份有限公司 一种摆幅调整驱动装置
CN111416600B (zh) * 2020-03-25 2022-09-23 哈尔滨工业大学 基于电流模整流器结构的自适应阈值pam4解码器
CN111901271B (zh) * 2020-05-13 2021-08-31 华中科技大学 一种数据传输方法及装置
US11316520B2 (en) * 2020-05-25 2022-04-26 SK Hynix Inc. Transmitter for transmitting multi-bit data
KR20220023896A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11587598B2 (en) 2020-09-09 2023-02-21 Samsung Electronics Co., Ltd. Memory device for generating pulse amplitude modulation-based DQ signal and memory system including the same
KR20220036386A (ko) 2020-09-14 2022-03-23 삼성전자주식회사 메모리 장치, 그것의 신호 레벨 캘리브레이션 방법, 및 그것을 갖는 메모리저장 시스템
EP3993249A1 (en) * 2020-10-28 2022-05-04 NXP USA, Inc. Advanced power supply to insure safe behavior of an inverter application
KR20220079195A (ko) 2020-12-04 2022-06-13 삼성전자주식회사 테스트 장치, 테스트 시스템 및 테스트 시스템의 동작방법
CN112769416B (zh) * 2020-12-24 2023-05-09 成都海光微电子技术有限公司 信号接收器、集成电路芯片、信号传输系统及电子设备
CN112838847B (zh) * 2020-12-31 2023-05-09 成都海光微电子技术有限公司 信号接收器、集成电路芯片、信号传输系统及电子设备
CN112994798B (zh) * 2021-02-08 2021-10-26 天津大学 一种用于高速光互连的pam4发射机驱动电路
US11394589B1 (en) * 2021-05-17 2022-07-19 Micron Technology, Inc. Techniques for communicating multi-level signals
US11398934B1 (en) * 2021-09-18 2022-07-26 Xilinx, Inc. Ultra-high-speed PAM-N CMOS inverter serial link
KR20230049982A (ko) 2021-10-07 2023-04-14 삼성전자주식회사 멀티 레벨 신호 수신을 위한 파이프라인 방식의 수신기 및 이를 포함하는 메모리 장치
US11909402B2 (en) * 2022-02-22 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a pulse amplitude modulation driver
KR102694373B1 (ko) * 2022-12-30 2024-08-13 주식회사 포인투테크놀로지 Ｐａｍ 신호의 레벨 미스매치를 조정하기 위한 장치 및 방법
US20240288892A1 (en) * 2023-03-01 2024-08-29 Meta Platforms Technologies, Llc Technique to reduce voltage regulator output noise in phase modulated high speed interface
KR102692527B1 (ko) 2023-05-31 2024-08-05 고려대학교산학협력단 능동 인덕터 기반의 보상회로를 이용한 pam-4 송신기 및 그 동작 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62101119A (ja) * 1985-10-28 1987-05-11 Matsushita Electric Ind Co Ltd 初期偏差を補正するパルス振幅比較回路
US6075476A (en) * 1998-11-12 2000-06-13 Intel Corporation Method and circuit for data dependent voltage bias level
US6208168B1 (en) * 1997-06-27 2001-03-27 Samsung Electronics Co., Ltd. Output driver circuits having programmable pull-up and pull-down capability for driving variable loads
CN2812397Y (zh) * 2005-11-03 2006-08-30 杭州华为三康技术有限公司 一种脉冲幅度调制开关电源电路
CN101222457A (zh) * 2007-01-12 2008-07-16 三星电子株式会社 使用嵌入时钟的信号的串行通信方法和装置
JP2009152970A (ja) * 2007-12-21 2009-07-09 Sharp Corp 信号伝送システム
US9509535B2 (en) * 2008-03-21 2016-11-29 Micron Technology, Inc. Multi-level signaling
WO2016194091A1 (ja) * 2015-05-29 2016-12-08 株式会社日立製作所 光通信モジュールおよびそれを備える光通信装置
CN106878217A (zh) * 2015-12-10 2017-06-20 美国莱迪思半导体公司 用于数据解调的方法和设备

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US7397848B2 (en) 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7109759B2 (en) * 2003-05-23 2006-09-19 Avago Technologies Fiber Ip (Singapore) Pte.Ltd. Voltage mode current-assisted pre-emphasis driver
US7308044B2 (en) 2003-09-30 2007-12-11 Rambus Inc Technique for receiving differential multi-PAM signals
US20070001704A1 (en) * 2005-06-30 2007-01-04 O'mahony Frank Method and apparatus for equalization of connection pads
US8073075B2 (en) * 2007-01-12 2011-12-06 Panasonic Corporation Transmission apparatus and transmission power control method
US7792187B2 (en) 2007-08-31 2010-09-07 International Business Machines Corporation Multi-tap decision feedback equalizer (DFE) architecture eliminating critical timing path for higher-speed operation
KR20090049290A (ko) * 2007-11-13 2009-05-18 삼성전자주식회사 멀티 레벨 펄스 진폭 변조 트랜스시버 및 데이터 송수신방법
US7919984B2 (en) 2008-12-31 2011-04-05 Intel Corporation System and apparatus of reconfigurable transceiver design for multi-mode signaling
US9843309B2 (en) 2009-11-19 2017-12-12 Rambus Inc. Receiver with time-varying threshold voltage
US8576903B2 (en) 2011-10-18 2013-11-05 Transwitch Corporation Techniques for adaptively adjusting decision levels of a PAM-N decision feedback equalizer
US9166844B2 (en) 2012-11-16 2015-10-20 Rambus Inc. Receiver with duobinary mode of operation
US8907737B2 (en) * 2012-12-28 2014-12-09 Intel Corporation Apparatus, system and method for configuring signal modulation
US9049075B2 (en) 2013-08-21 2015-06-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Adaptive modal PAM2/PAM4 in-phase (I) quadrature (Q) phase detector for a receiver
US9467312B2 (en) 2014-03-10 2016-10-11 Nxp B.V. Speed improvement for a decision feedback equalizer
US9710412B2 (en) * 2014-05-15 2017-07-18 Qualcomm Incorporated N-factorial voltage mode driver
US9531570B2 (en) 2014-05-27 2016-12-27 Samsung Display Co., Ltd CML quarter-rate predictive feedback equalizer architecture
US9660847B2 (en) 2014-11-26 2017-05-23 Rambus Inc. Equalized multi-signaling mode driver
US10341145B2 (en) 2015-03-03 2019-07-02 Intel Corporation Low power high speed receiver with reduced decision feedback equalizer samplers
US9628302B2 (en) 2015-05-21 2017-04-18 International Business Machines Corporation Decision feedback equalizer
US9614511B2 (en) 2015-05-27 2017-04-04 Multiphy Ltd. Low-power high-swing PAM4/PAM8 fast driver
US9832009B2 (en) 2015-07-28 2017-11-28 Rambus Inc. Collaborative clock and data recovery
US9559880B1 (en) 2016-03-04 2017-01-31 Inphi Corporation Eye modulation for pulse-amplitude modulation communication systems
KR102264159B1 (ko) * 2017-06-08 2021-06-11 삼성전자주식회사 외부 루프백 테스트를 수행하는 직렬 통신 인터페이스 회로 및 이를 포함하는 전자 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62101119A (ja) * 1985-10-28 1987-05-11 Matsushita Electric Ind Co Ltd 初期偏差を補正するパルス振幅比較回路
US6208168B1 (en) * 1997-06-27 2001-03-27 Samsung Electronics Co., Ltd. Output driver circuits having programmable pull-up and pull-down capability for driving variable loads
US6075476A (en) * 1998-11-12 2000-06-13 Intel Corporation Method and circuit for data dependent voltage bias level
CN2812397Y (zh) * 2005-11-03 2006-08-30 杭州华为三康技术有限公司 一种脉冲幅度调制开关电源电路
CN101222457A (zh) * 2007-01-12 2008-07-16 三星电子株式会社 使用嵌入时钟的信号的串行通信方法和装置
JP2009152970A (ja) * 2007-12-21 2009-07-09 Sharp Corp 信号伝送システム
US9509535B2 (en) * 2008-03-21 2016-11-29 Micron Technology, Inc. Multi-level signaling
WO2016194091A1 (ja) * 2015-05-29 2016-12-08 株式会社日立製作所 光通信モジュールおよびそれを備える光通信装置
CN106878217A (zh) * 2015-12-10 2017-06-20 美国莱迪思半导体公司 用于数据解调的方法和设备

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Binhao Wang ; Kunzhi Yu ; Hao Li ; Patrick Yin Chiang ; Samuel Palermo.Energy efficiency comparisons of NRZ and PAM4 modulation for ring-resonator-based silicon photonic links.2015 IEEE 58th International Midwest Symposium on Circuits and Systems (MWSCAS).2015,第-卷(第-期),全文. *
I. G. López, P. Rito, A. C. Ulusoy, A. Awny and D. Kissinger.PAM-4 receiver with integrated linear TIA and 2-bit ADC in 0.13 μm SiGe:C BiCMOS for high-speed optical communications.2017 IEEE MTT-S International Microwave Symposium (IMS).2017,全文. *
马锡昆.40nm工艺下一种应用于SerDes的发送器设计.知网.2017,第-卷(第-期),全文. *

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Publication number Publication date
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