JP2599998B2 - 復調装置 - Google Patents
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Description
【発明の詳細な説明】 ［概要］ 回転記録媒体から読出された３ビットのコードリード
データを受けて1/7コードの復号規則に従って２ビット
のリードデータを復調する復調装置に関し、 転送速度を落すことなくビット変換に使用するVFO回
路の発振周波数を下げることを目的とし、 ３ビットのコードリードデータを受けてパラレルの２
ビットのリードデータを復号し、２ビット復号データを
奇数ビットの偶数ビットの２つに分けて並列的にロード
した後にビットシフトして所定ビット数のバイトデータ
にパラレル変換してリードアウトし、VFO回路の発振周
波数をコードリードデータの復号に使用するシステムク
ロックに一致させることで周波数を下げ、且つ並列ビッ
トシフトに使用するシステムクロックはVFO発振周波数
の1/3で済むように構成する。
データを受けて1/7コードの復号規則に従って２ビット
のリードデータを復調する復調装置に関し、 転送速度を落すことなくビット変換に使用するVFO回
路の発振周波数を下げることを目的とし、 ３ビットのコードリードデータを受けてパラレルの２
ビットのリードデータを復号し、２ビット復号データを
奇数ビットの偶数ビットの２つに分けて並列的にロード
した後にビットシフトして所定ビット数のバイトデータ
にパラレル変換してリードアウトし、VFO回路の発振周
波数をコードリードデータの復号に使用するシステムク
ロックに一致させることで周波数を下げ、且つ並列ビッ
トシフトに使用するシステムクロックはVFO発振周波数
の1/3で済むように構成する。
［産業上の利用分野］ 本発明は、ディスク等の回転記録媒体から読出された
可変長定比率コードをもとのデータに復調する復調装置
に関し、特に３ビットのコードリードデータを1/7コー
ドの復号化規則に従って２ビットのリードデータに変換
する復調装置に関する。
可変長定比率コードをもとのデータに復調する復調装置
に関し、特に３ビットのコードリードデータを1/7コー
ドの復号化規則に従って２ビットのリードデータに変換
する復調装置に関する。
データ記録装置として用いられる磁気ディスク装置等
のライトアクセスにあっては、ライトデータをMFM方式
等により変調して磁気ディスクに書込んでいる。また記
録密度を上げるため、近年、ライトデータを可変長定比
率コードに変換して書込む変調装置が用いられている。
のライトアクセスにあっては、ライトデータをMFM方式
等により変調して磁気ディスクに書込んでいる。また記
録密度を上げるため、近年、ライトデータを可変長定比
率コードに変換して書込む変調装置が用いられている。
この可変長定比率コードには、ライトデータの１ビッ
トを２ビットに伸長する2/7（two−by−seven）コー
ド、ライトデータの２ビットを３ビットに伸長する1/7
（one−by−seven）コード、及び1/8（one−by eigh
t）コード等があるが、近年は、２ビットを３ビットに
伸張する1/7コードが主流となっている。
トを２ビットに伸長する2/7（two−by−seven）コー
ド、ライトデータの２ビットを３ビットに伸長する1/7
（one−by−seven）コード、及び1/8（one−by eigh
t）コード等があるが、近年は、２ビットを３ビットに
伸張する1/7コードが主流となっている。
一方、磁気ディスクに例えば1/7コード変換により記
録された３ビットのコードデータは、リードアクセスを
受けて読出された際に、1/7コード復号規則に従って再
び２ビットのデータに復号され、例えばバイト単位の復
号ビット数が得られたタイミングで上位装置にパラレル
転送するようになる。
録された３ビットのコードデータは、リードアクセスを
受けて読出された際に、1/7コード復号規則に従って再
び２ビットのデータに復号され、例えばバイト単位の復
号ビット数が得られたタイミングで上位装置にパラレル
転送するようになる。
ところで、磁気ディスク装置等においては、常に、デ
ータの高速転送が要求されている。この高速転送を実現
するためには、単純に転送速度、即ち、データのビット
ライト、ビットリードを決めるシステムクロックの周波
数を高くすればよい。
ータの高速転送が要求されている。この高速転送を実現
するためには、単純に転送速度、即ち、データのビット
ライト、ビットリードを決めるシステムクロックの周波
数を高くすればよい。
通常、システムクロックの発生には、可変周波数発振
回路（VFO回路）が使用され、VFO回路の発振クロックを
分周してシステムクロックを作成している。このためシ
ステムクロックの周波数を上げると、分周比の逆数分だ
けVFO回路の発振周波数が高くなってしまう。VFO回路は
発振周波数が高い程、コスト的に高価な高速の回路素子
が必要となり、また高速動作の安定性を保証するための
回路が複雑化し、更に消費電力自体も増え、VFO回路に
要する装置のとしての負担がかなり大きくなる。またシ
ステムクロックの高速化に伴い、当然に復調回路を構成
する論理回路に高速の回路素子を使用しなければなら
ず、同様に消費電流の増加とコストアップを招く問題が
ある。
回路（VFO回路）が使用され、VFO回路の発振クロックを
分周してシステムクロックを作成している。このためシ
ステムクロックの周波数を上げると、分周比の逆数分だ
けVFO回路の発振周波数が高くなってしまう。VFO回路は
発振周波数が高い程、コスト的に高価な高速の回路素子
が必要となり、また高速動作の安定性を保証するための
回路が複雑化し、更に消費電力自体も増え、VFO回路に
要する装置のとしての負担がかなり大きくなる。またシ
ステムクロックの高速化に伴い、当然に復調回路を構成
する論理回路に高速の回路素子を使用しなければなら
ず、同様に消費電流の増加とコストアップを招く問題が
ある。
従って、VFO回路の発振周波数を高くすることなくシ
ステムクロックを高速化して高速転送を実現することが
望まれる。
ステムクロックを高速化して高速転送を実現することが
望まれる。
［従来の技術］ 第４図は従来の復調装置の構成図であり、磁気ディス
クから読出される３ビットのコードリードデータを受け
て1/7コード復号規則に従って２ビットのリードデータ
を復調する装置を示している。
クから読出される３ビットのコードリードデータを受け
て1/7コード復号規則に従って２ビットのリードデータ
を復調する装置を示している。
第４図において、16はVFO回路であり、ディスクから
のリードデータ又はサーボクロックを受け、安定した周
波数の基準システムクロック、例えば108MHzの基準シス
テムクロックを発振する。VFO回路16からの基準システ
ムクロックは1/3分周器26で36MHzのシステムクロックに
分周され、また1/2分周器24で54MHzのシステムクロック
に分周される。
のリードデータ又はサーボクロックを受け、安定した周
波数の基準システムクロック、例えば108MHzの基準シス
テムクロックを発振する。VFO回路16からの基準システ
ムクロックは1/3分周器26で36MHzのシステムクロックに
分周され、また1/2分周器24で54MHzのシステムクロック
に分周される。
28は３段構成のシフトレジスタであり、コードリード
データを1/2分周器24からの54MHzのシステムクロックに
従ってビット毎にロードとビットシフトを繰り返してい
る。シフトレジスタ28の３ビットコード出力は復号器30
にパラレルロードされる。この復号器30へのパラレルロ
ードはANDゲート32の出力となるパラレルロード信号に
より行なわれる。ANDゲート32は1/3分周器26及び1/2分
周器の出力を入力しており、両方のシステムクロックの
立ち上がりが基準システムクロックの６周期毎に一致す
ることから、このタイミングでシフトレジスタ28の３ビ
ットコードを復号器30にパラレルロードする。
データを1/2分周器24からの54MHzのシステムクロックに
従ってビット毎にロードとビットシフトを繰り返してい
る。シフトレジスタ28の３ビットコード出力は復号器30
にパラレルロードされる。この復号器30へのパラレルロ
ードはANDゲート32の出力となるパラレルロード信号に
より行なわれる。ANDゲート32は1/3分周器26及び1/2分
周器の出力を入力しており、両方のシステムクロックの
立ち上がりが基準システムクロックの６周期毎に一致す
ることから、このタイミングでシフトレジスタ28の３ビ
ットコードを復号器30にパラレルロードする。
復号器30にパラレルロードされた３ビットコードは、
予め設定された1/7コードの復号化規則に従った変換テ
ーブルにより２ビットのパラレルデータに変換される。
この1/7コード復号では、通常、前回の３ビットコード
と次に変換する３ビットコードを必要とする。
予め設定された1/7コードの復号化規則に従った変換テ
ーブルにより２ビットのパラレルデータに変換される。
この1/7コード復号では、通常、前回の３ビットコード
と次に変換する３ビットコードを必要とする。
復号器30の1/7コード復号規則に従って復号された２
ビットデータは、２段構成のシフトレジスタ34にパラレ
ルロードされる。続いて、シフトレジスタ34にロードさ
れた２ビットデータは、1/2分周器24からの36MHzのシス
テムクロックによるビットシフトを受けてシリアルリー
ドデータとして出力され、データバッファ等への格納で
１バイト分のデータビットが復調されたタイミングで上
位装置にパラレル転送される。
ビットデータは、２段構成のシフトレジスタ34にパラレ
ルロードされる。続いて、シフトレジスタ34にロードさ
れた２ビットデータは、1/2分周器24からの36MHzのシス
テムクロックによるビットシフトを受けてシリアルリー
ドデータとして出力され、データバッファ等への格納で
１バイト分のデータビットが復調されたタイミングで上
位装置にパラレル転送される。
第５図は、第４図の基準システムクロック、1/3,1/2
分周されたシステムクロック（分周クロック）のタイミ
ングチャートであり、例えば時刻t1でANDゲート32から
Ｈレベルとなるパラレルロード信号が得られ、シフトレ
ジスタ28の３ビットコードを復号器30にロードして２ビ
ットに変換した後にシフトレジスタ34にロードする。
分周されたシステムクロック（分周クロック）のタイミ
ングチャートであり、例えば時刻t1でANDゲート32から
Ｈレベルとなるパラレルロード信号が得られ、シフトレ
ジスタ28の３ビットコードを復号器30にロードして２ビ
ットに変換した後にシフトレジスタ34にロードする。
一方、1/2分周クロック54MHzの立上りのt1,t2,t4の各
々でシフトレジスタ28に対し次の３ビット分のコードリ
ードデータのロード・シフトが行なわれ、t5のタイミン
グで再度ANDゲート32のパラレルロード信号が得られる
ことで復号処理を行なう。また、時刻t1で復号されてシ
フトレジスタ34にロードされた２ビットデータは、1/3
分周器26からの36MHzの分周クロックの時刻t1,t3のタイ
ミングでビットシフトを受けてパラレル出力され、時刻
t5のタイミングで次に復号された２ビットデータのロー
ドを受ける。以下、これを繰り返す。
々でシフトレジスタ28に対し次の３ビット分のコードリ
ードデータのロード・シフトが行なわれ、t5のタイミン
グで再度ANDゲート32のパラレルロード信号が得られる
ことで復号処理を行なう。また、時刻t1で復号されてシ
フトレジスタ34にロードされた２ビットデータは、1/3
分周器26からの36MHzの分周クロックの時刻t1,t3のタイ
ミングでビットシフトを受けてパラレル出力され、時刻
t5のタイミングで次に復号された２ビットデータのロー
ドを受ける。以下、これを繰り返す。
［発明が解決しようとする課題］ しかしながら、このような従来の復調装置にあって
は、コードリードデータの３ビット単位の切り出しと、
復調された２ビットリードデータのシリアル変換とを同
時に行なうため、両者のシステムクロックの周波数比率
を２対３（周期は逆に３対２）としており、この２種の
システムクロックをVFO回路の発振クロックを分周する
ことで得ている。
は、コードリードデータの３ビット単位の切り出しと、
復調された２ビットリードデータのシリアル変換とを同
時に行なうため、両者のシステムクロックの周波数比率
を２対３（周期は逆に３対２）としており、この２種の
システムクロックをVFO回路の発振クロックを分周する
ことで得ている。
このためVFO回路16の発振周波数は、３ビット切出し
のクロック周波数54Mzと、２ビットシリアル変換クロッ
ク周波数36MHzの最小公倍数となる108MHzに定めなけれ
ばならない。
のクロック周波数54Mzと、２ビットシリアル変換クロッ
ク周波数36MHzの最小公倍数となる108MHzに定めなけれ
ばならない。
このようにVFO回路の発振周波数が高いと、他の回路
部に比べコスト的に高価な高速の回路素子をVFO回路に
使用しなければならず、安定性を高めるための補償回路
も複雑化し、更に消費電力も高くなる問題があった。
部に比べコスト的に高価な高速の回路素子をVFO回路に
使用しなければならず、安定性を高めるための補償回路
も複雑化し、更に消費電力も高くなる問題があった。
本発明は、このような従来の問題点に鑑みてなされた
もので、リードアクセスの転送速度を落とすことなくVF
O回路の発振周波数を下げて安定性の向上とコストダウ
ンができる復調装置を提供することを目的とする。
もので、リードアクセスの転送速度を落とすことなくVF
O回路の発振周波数を下げて安定性の向上とコストダウ
ンができる復調装置を提供することを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理説明図である。
まず本発明は、磁気ディスクや光ディスク等の回転記
録媒体から読出された可変長定比率コードをもとのデー
タに復調する復調装置を対象とする。
録媒体から読出された可変長定比率コードをもとのデー
タに復調する復調装置を対象とする。
このような復調装置につき本発明にあっては、外部信
号に同期して所定の周波数のシステムクロックを作成す
るシステムクロック作成手段10と；回転記録媒体から読
出された３ビットとコードリードデータを受け、所定の
復号化規則に従ってパラレルの２ビットリードデータに
変換する復号手段12と；前記システムクロックに従って
復号手段12の２ビット出力を個別にロードした後に並列
的にビットシフトして所定数のパラレルリードデータに
変換するパラレル変換手段14と；を備える。
号に同期して所定の周波数のシステムクロックを作成す
るシステムクロック作成手段10と；回転記録媒体から読
出された３ビットとコードリードデータを受け、所定の
復号化規則に従ってパラレルの２ビットリードデータに
変換する復号手段12と；前記システムクロックに従って
復号手段12の２ビット出力を個別にロードした後に並列
的にビットシフトして所定数のパラレルリードデータに
変換するパラレル変換手段14と；を備える。
ここで、パラレル変換手段14は、復号手段12からパラ
レル出力される２ビットリードデータの偶数ビットを逐
次ロードしてシフトする偶数ビットシフト手段20と、奇
数ビットを逐次ロードしてシフトする奇数ビットシフト
手段22とを備える。
レル出力される２ビットリードデータの偶数ビットを逐
次ロードしてシフトする偶数ビットシフト手段20と、奇
数ビットを逐次ロードしてシフトする奇数ビットシフト
手段22とを備える。
またシステムクロック作成手段10は、リードデータ或
いはサーボデータを受けて所定周波数の基準クロックを
発振する可変周波数発振回路16と；可変周波数発振回路
16からの基準システムクロックの周期を1/3に分周した
システムクロックを作成してパラレル変換手段14にビッ
トシフトクロックとして供給する分周器18を備える。
いはサーボデータを受けて所定周波数の基準クロックを
発振する可変周波数発振回路16と；可変周波数発振回路
16からの基準システムクロックの周期を1/3に分周した
システムクロックを作成してパラレル変換手段14にビッ
トシフトクロックとして供給する分周器18を備える。
更に復号化手段12には、回転記録媒体から読出された
コードリードデータを３ビット単位にパラレル変換した
後に、1/7コード符号化規則に従って２ビットのパラレ
ルリードデータに変換する復号テーブルが設けられる。
コードリードデータを３ビット単位にパラレル変換した
後に、1/7コード符号化規則に従って２ビットのパラレ
ルリードデータに変換する復号テーブルが設けられる。
［作用］ このような構成を備えた本発明の復調装置にあって
は、VFO回路の発振周波数は、復号化手段に対し３ビッ
トのコードリードデータを新たなコードビットが得られ
る毎に逐次パラレル入力させるシステムクロックに一致
する周波数とすればよく、一方、復号されたパラレル２
ビットデータを例えばバイト単位のパラレルデータビッ
トにパラレル変換するビットシフト用のシステムクロッ
クは、VFOの発振する基準システムクロックを1/3に分周
したシステムクロックを使用すればよい。
は、VFO回路の発振周波数は、復号化手段に対し３ビッ
トのコードリードデータを新たなコードビットが得られ
る毎に逐次パラレル入力させるシステムクロックに一致
する周波数とすればよく、一方、復号されたパラレル２
ビットデータを例えばバイト単位のパラレルデータビッ
トにパラレル変換するビットシフト用のシステムクロッ
クは、VFOの発振する基準システムクロックを1/3に分周
したシステムクロックを使用すればよい。
このためVFO回路の発振周波数を３ビットコードを切
り出すシステムクロックと、２ビットシリアル変換のた
めのシステムクロックの各周波数の最小公倍数となる高
い周波数に定める必要がなく、リードアクセスの転送速
度を変えることなくVFO回路の発振周波数を従来の1/2に
落すことができる。
り出すシステムクロックと、２ビットシリアル変換のた
めのシステムクロックの各周波数の最小公倍数となる高
い周波数に定める必要がなく、リードアクセスの転送速
度を変えることなくVFO回路の発振周波数を従来の1/2に
落すことができる。
即ち、ディスクからリードデータに同期したシステム
クロックの周波数を、従来と同様、54MHzとすると、VFO
回路はこのシステムクロックの周波数54MHzを基準シス
テムクロックとして直接発振すればよい。また３ビット
のコードリードデータを復号した後の２ビットリードデ
ータの所定パラレルビット数、例えばバイト単位へのパ
ラレル変換は、復調された２ビットを並列的にロード・
シフトしているため、VFO発振クロックを1/3に分周した
18MHzのシステムクロックを使用すればよく、このビッ
トシフトクロックについても従来の1/2に下げることが
できる。
クロックの周波数を、従来と同様、54MHzとすると、VFO
回路はこのシステムクロックの周波数54MHzを基準シス
テムクロックとして直接発振すればよい。また３ビット
のコードリードデータを復号した後の２ビットリードデ
ータの所定パラレルビット数、例えばバイト単位へのパ
ラレル変換は、復調された２ビットを並列的にロード・
シフトしているため、VFO発振クロックを1/3に分周した
18MHzのシステムクロックを使用すればよく、このビッ
トシフトクロックについても従来の1/2に下げることが
できる。
従って、VFO回路の発振周波数の引き下げにより回路
コストを下げると共に安定性が向上し、またシフトレジ
スタのビットシフトを行なうシステムクロックも十分に
低くできるため、コスト的に安価な低速の回路素子であ
っても高い安定性が得られ、大幅にコストダウンでき
る。
コストを下げると共に安定性が向上し、またシフトレジ
スタのビットシフトを行なうシステムクロックも十分に
低くできるため、コスト的に安価な低速の回路素子であ
っても高い安定性が得られ、大幅にコストダウンでき
る。
［実施例］ 第２図は本発明の一実施例を示した実施例構成図であ
る。
る。
第２図において、10はシステムクロック作成回路であ
り、リードデータあるいはサーボクロックを受けて所定
周波数の基準となるシステムクロックCLK1を発生する可
変周波数発振回路（以下VFO回路と言う）16と、VFO回路
16からのシステムクロックCLK1を1/3に分周したシステ
ムクロック（２ビットデータシフトクロック）CLK2を作
成する分周器18を備える。
り、リードデータあるいはサーボクロックを受けて所定
周波数の基準となるシステムクロックCLK1を発生する可
変周波数発振回路（以下VFO回路と言う）16と、VFO回路
16からのシステムクロックCLK1を1/3に分周したシステ
ムクロック（２ビットデータシフトクロック）CLK2を作
成する分周器18を備える。
12は復号手段としてのデコーダであり、1/7コード復
号規則に従ってディスクから読み出されたコードリード
データを元のデータに復調する。デコーダ12内には３段
構成のシフトレジスタ36と、復号テーブル38が設けられ
る。シフトレジスタ36に対してはディスクからシリアル
に読み出されたリードコードデータが力され、VFO回路1
6からのシステムクロックCLK1、即ちコードデータシフ
トクロックCLK1によりコードリードデータが１ビットず
つ得られる毎にロードとビットシフトを逐次行なうよう
にしている。このためシフトレジスタ36からはコードデ
ータシフトクロックCLK1に同期してコードリードデータ
の新たな１コードビットが得られる毎に、１つ前及び２
つ前のコードビットでなる３ビットのコードデータを復
号テーブル38に対しパラレル出力する。
号規則に従ってディスクから読み出されたコードリード
データを元のデータに復調する。デコーダ12内には３段
構成のシフトレジスタ36と、復号テーブル38が設けられ
る。シフトレジスタ36に対してはディスクからシリアル
に読み出されたリードコードデータが力され、VFO回路1
6からのシステムクロックCLK1、即ちコードデータシフ
トクロックCLK1によりコードリードデータが１ビットず
つ得られる毎にロードとビットシフトを逐次行なうよう
にしている。このためシフトレジスタ36からはコードデ
ータシフトクロックCLK1に同期してコードリードデータ
の新たな１コードビットが得られる毎に、１つ前及び２
つ前のコードビットでなる３ビットのコードデータを復
号テーブル38に対しパラレル出力する。
復号テーブル38には1/7コード復号規則に従った変換
テーブル情報が格納されている。この復号テーブル38を
構成する1/7コード復号規則は次表のようになる。尚、1
/7コードの詳細は特開昭58−119273号に示される。
テーブル情報が格納されている。この復号テーブル38を
構成する1/7コード復号規則は次表のようになる。尚、1
/7コードの詳細は特開昭58−119273号に示される。
この復号表から明らかなように、３ビットのコードリ
ードデータの復号には、前回の３ビットコードリードデ
ータと、次回の３ビットのコードリードデータが必要で
あり、従って復号テーブル38内にはシフトレジスタ36か
ら得られる３回分の３ビットコードリードデータを格納
する３つのレジスタが内蔵されており、このレジスタの
それぞれで決まる３つのベクトルによるテーブルサーチ
を行なって、対応するデコード出力としてパラレルの２
ビットリードデータRB0,RB1を生ずる。
ードデータの復号には、前回の３ビットコードリードデ
ータと、次回の３ビットのコードリードデータが必要で
あり、従って復号テーブル38内にはシフトレジスタ36か
ら得られる３回分の３ビットコードリードデータを格納
する３つのレジスタが内蔵されており、このレジスタの
それぞれで決まる３つのベクトルによるテーブルサーチ
を行なって、対応するデコード出力としてパラレルの２
ビットリードデータRB0,RB1を生ずる。
デコーダ12に続いてはパラレル変換回路14が設けら
れ、パラレル変換回路14は偶数ビットシフト回路20と奇
数ビットシフト回路22で構成される。
れ、パラレル変換回路14は偶数ビットシフト回路20と奇
数ビットシフト回路22で構成される。
偶数ビットシフト回路20は、４つのFF40−0,40−2,40
−4,40−６を備えた４段構成のシフトレジスタであり、
同様に奇数ビットシフト回路22もFF40−1,40−3,40−5,
40−７を備えた４段構成のシフトレジスタである。
−4,40−６を備えた４段構成のシフトレジスタであり、
同様に奇数ビットシフト回路22もFF40−1,40−3,40−5,
40−７を備えた４段構成のシフトレジスタである。
デコーダ12からパラレル出力される２ビットのリード
データの偶数ビットRB0は、偶数ビットシフト回路20の
初段のFF40−６に入力され、また奇数ビットRB1は奇数
ビットシフト回路22の初段のFF40−７に入力される。
データの偶数ビットRB0は、偶数ビットシフト回路20の
初段のFF40−６に入力され、また奇数ビットRB1は奇数
ビットシフト回路22の初段のFF40−７に入力される。
FF40−０〜40−７は1/3分周器18からのシステムクロ
ック、即ち２ビットデータシフトクロックCLK2を受けて
ビットのロード及びシフト動作を行なう。
ック、即ち２ビットデータシフトクロックCLK2を受けて
ビットのロード及びシフト動作を行なう。
この実施例において、パラレル変換回路14は、デコー
ダ12から得られたパラレル２ビットデータを８ビットの
バイトデータにパラレル変換して上位装置に転送する場
合も例にとっており、従って、FF40−０〜40−７の出力
が図示の数字で示すように上位装置に送出するバイト単
位のデータビット番号を示している。具体的にはデコー
ダ12より２ビットデータが４回出力されたタイミング
で、上位装置に８ビットのバイトデータを並列転送する
ようになる。
ダ12から得られたパラレル２ビットデータを８ビットの
バイトデータにパラレル変換して上位装置に転送する場
合も例にとっており、従って、FF40−０〜40−７の出力
が図示の数字で示すように上位装置に送出するバイト単
位のデータビット番号を示している。具体的にはデコー
ダ12より２ビットデータが４回出力されたタイミング
で、上位装置に８ビットのバイトデータを並列転送する
ようになる。
第３図は第２図の実施例の動作タイミングチャートで
ある。
ある。
第３図において、まずデコーダ12よりコードデータシ
フトクロックCLK1に同期した３ビット単位のコードリー
ドデータのシフトレジスタ36による復号テーブル38への
入力で、コードデータシフトクロックCLK1の周期毎に復
号テーブル38よりパラレル２ビットデータ（RB0,RB1）
が（1,0）（0,0）と繰り返し出力されていたとする。こ
のようなデコーダ12のからの２ビットパラレル出力の状
態で例えば時刻t1で1/3分周器18よりの２ビットデータ
シフトクロックCLK2が立ち上がると、この立ち上がりに
同期してデコーダ12からのパラレル２ビット出力の偶数
ビットRB0は偶数ビットシフト回路20のFF40−６にロー
ドされ、同時に奇数ビットRB1は奇数ビットシフト回路2
2のFF40−７にロードされる。即ち、RB0＝１であること
からFF40−６にデータビット１がロードされてリードデ
ータビット６は１となり、またFF40−７に奇数ビットRB
1＝０がロードされることで、ロードデータビット７が
０となる。それ以外のFF40−０〜40−５については前段
のデータが残っている。
フトクロックCLK1に同期した３ビット単位のコードリー
ドデータのシフトレジスタ36による復号テーブル38への
入力で、コードデータシフトクロックCLK1の周期毎に復
号テーブル38よりパラレル２ビットデータ（RB0,RB1）
が（1,0）（0,0）と繰り返し出力されていたとする。こ
のようなデコーダ12のからの２ビットパラレル出力の状
態で例えば時刻t1で1/3分周器18よりの２ビットデータ
シフトクロックCLK2が立ち上がると、この立ち上がりに
同期してデコーダ12からのパラレル２ビット出力の偶数
ビットRB0は偶数ビットシフト回路20のFF40−６にロー
ドされ、同時に奇数ビットRB1は奇数ビットシフト回路2
2のFF40−７にロードされる。即ち、RB0＝１であること
からFF40−６にデータビット１がロードされてリードデ
ータビット６は１となり、またFF40−７に奇数ビットRB
1＝０がロードされることで、ロードデータビット７が
０となる。それ以外のFF40−０〜40−５については前段
のデータが残っている。
以下同様にして時刻t2,t3,t4の各タイミングで２ビッ
トデータシフトクロックCLK2の立ち上がりで復号テーブ
ル38より得られているパラレル２ビットデータRB0,RB1
のロードとビットシフトが繰り返し行なわれ、４回目の
ロード・シフトを終了した時刻t4のタイミングで、偶数
ビットシフト回路20のリードデータビット0,2,4,6は（1
010）となり、一方、奇数ビットシフト回路22のリード
データビット1,3,5,7は（0000）となり、デコーダ12に
よる４回分の復号処理で得られた４つの２ビットデー
タ、即ち１バイト分のデータが得られる。
トデータシフトクロックCLK2の立ち上がりで復号テーブ
ル38より得られているパラレル２ビットデータRB0,RB1
のロードとビットシフトが繰り返し行なわれ、４回目の
ロード・シフトを終了した時刻t4のタイミングで、偶数
ビットシフト回路20のリードデータビット0,2,4,6は（1
010）となり、一方、奇数ビットシフト回路22のリード
データビット1,3,5,7は（0000）となり、デコーダ12に
よる４回分の復号処理で得られた４つの２ビットデー
タ、即ち１バイト分のデータが得られる。
続いて時刻t6で２ビットデータシフトクロックCLK2が
再度立ち上がるまでの間の、例えば時刻t5のタイミング
でパラレル変換回路14より出力している８ビットのバイ
トデータに対する上位装置への並列転送処理のためのバ
イトデータの転送バッファへの取り込みが行なわれる。
再度立ち上がるまでの間の、例えば時刻t5のタイミング
でパラレル変換回路14より出力している８ビットのバイ
トデータに対する上位装置への並列転送処理のためのバ
イトデータの転送バッファへの取り込みが行なわれる。
以下時刻t1〜t5に示す処理を同様に繰り返す。
次に第２図におけるシステムクロック作成回路10のク
ロック周波数を説明する。
ロック周波数を説明する。
今、デコーダ12に対する磁気ディスクからのコードリ
ードデータのビット周期が54MHzであったとすると、VFO
回路16は、このコードリードデータの周波数に一致した
54MHzのシステムクロック、即ちコードデータシフトク
ロックCLK1を発振する。一方、1/3分周器18は、VFO回路
16からのシステムクロックCLK1を1/3に分周したシステ
ムクロック、即ち２ビットデータシステムクロックCLK2
を作成しており、システムクロックCLK1が54MHzである
ことから、２ビットデータシフトクロックCLK2は18MHz
となる。
ードデータのビット周期が54MHzであったとすると、VFO
回路16は、このコードリードデータの周波数に一致した
54MHzのシステムクロック、即ちコードデータシフトク
ロックCLK1を発振する。一方、1/3分周器18は、VFO回路
16からのシステムクロックCLK1を1/3に分周したシステ
ムクロック、即ち２ビットデータシステムクロックCLK2
を作成しており、システムクロックCLK1が54MHzである
ことから、２ビットデータシフトクロックCLK2は18MHz
となる。
このようなシステムクロックの周波数を第４図の従来
装置と対比してみると、VFO回路16の発振周波数は従来
の108MHzから半分の54MHzに下げられており、したがっ
て、VFO回路16を構成する回路素子としてコスト的に安
価な低速の回路素子を使用でき、低速な回路素子であっ
ても安定した発振動作を保障することができる。
装置と対比してみると、VFO回路16の発振周波数は従来
の108MHzから半分の54MHzに下げられており、したがっ
て、VFO回路16を構成する回路素子としてコスト的に安
価な低速の回路素子を使用でき、低速な回路素子であっ
ても安定した発振動作を保障することができる。
また従来の復号された２ビットデータのパラレル変換
には、36MHzのシステムクロックを使用していたもの
が、本発明にあってはVFO回路16からの基準クロックを1
/3分周器18で1/3の18MHzに分周することで、従来の周波
数の半分となるシステムクロックとしている。従って、
半分のシステムクロックCLK2で駆動されるパラレル変換
回路14を構成するシフトレジスタ自体を低速のものとで
き、同様にコストの低減と動作の安定化を実現すること
ができる。
には、36MHzのシステムクロックを使用していたもの
が、本発明にあってはVFO回路16からの基準クロックを1
/3分周器18で1/3の18MHzに分周することで、従来の周波
数の半分となるシステムクロックとしている。従って、
半分のシステムクロックCLK2で駆動されるパラレル変換
回路14を構成するシフトレジスタ自体を低速のものとで
き、同様にコストの低減と動作の安定化を実現すること
ができる。
尚、第２図の実施例におけるVFO回路16の発振周波数
はコードリードデータの読み出し周波数を従来と同じ54
MHzの場合を例にとるものであったが、磁気ディスクか
らのリードコードの読み出し周波数に対応して適宜のVF
O回路16の発振周波数を決めてもよいことは勿論であ
る。
はコードリードデータの読み出し周波数を従来と同じ54
MHzの場合を例にとるものであったが、磁気ディスクか
らのリードコードの読み出し周波数に対応して適宜のVF
O回路16の発振周波数を決めてもよいことは勿論であ
る。
また1/7コード以外にも３ビットで受けたリードコー
ドを２ビットデータに復号するものであれば任意のコー
ドに適用でき、例えば特公昭63−7051号のコード復調等
に適用できる。
ドを２ビットデータに復号するものであれば任意のコー
ドに適用でき、例えば特公昭63−7051号のコード復調等
に適用できる。
［発明の効果］ 以上説明してきたように、本発明によれば、回転記録
媒体から読み出された３ビットのコードリードデータの
復調に使用するVFO回路の発振周波数を、従来の1/2に落
とすことができ、VFO発振周波数を下げることで回路コ
ストの低減、安定生の向上、及び消費電力の低減を図る
ことができる。
媒体から読み出された３ビットのコードリードデータの
復調に使用するVFO回路の発振周波数を、従来の1/2に落
とすことができ、VFO発振周波数を下げることで回路コ
ストの低減、安定生の向上、及び消費電力の低減を図る
ことができる。
また復号により得られたパラレル２ビットのリードデ
ータを、奇数ビットと偶数ビットに分けて並列的にビッ
トシフトして所定ビット数のパラレルデータに変換して
いるため、パラレル変換のためのビットシフトのクロッ
ク周波数を従来の半分に下げることができ、この点につ
いてもコストの低減と動作の安定化を図ることができ
る。
ータを、奇数ビットと偶数ビットに分けて並列的にビッ
トシフトして所定ビット数のパラレルデータに変換して
いるため、パラレル変換のためのビットシフトのクロッ
ク周波数を従来の半分に下げることができ、この点につ
いてもコストの低減と動作の安定化を図ることができ
る。
第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明の動作タイミングチャート； 第４図は従来装置の構成図； 第５図は従来装置のタイミングチャートである。 図中、 10:システムクロック作成手段（回路） 12:復号手段（デコーダ） 14:パラレル変換手段 16:可変周波数発振回路（VFO回路） 18:分周器 20:偶数ビットシフト回路 22:奇数ビットシフト回路 36:シフトレジスタ 38:復号テーブル 40−０〜40−7:FF
Claims (4)
- 【請求項１】外部信号に同期して所定周波数のシステム
クロックを作成するシステムクロック作成手段（10）
と； 回転記録媒体から読出された３ビットのコードリードデ
ータを受け、所定の復号化規則に従ってパラレルの２ビ
ットリードデータに変換する復号手段（12）と； 前記システムクロックに従って前記復号手段（12）の２
ビット出力を個別にロードした後に並列的にシフトして
所定数のパラレルリードでデータに変換するパラレル変
換手段（14）と； を備えたことを特徴とする復調装置。 - 【請求項２】前記パラレル変換手段（14）は、前記復号
手段（12）からパラレル出力される２ビットリードデー
タの偶数ビットを逐次ロードしてシフトする偶数リード
ビットシフト手段（20）と、奇数ビットを逐次ロードし
てシフトする奇数ビットシフト手段（22）とを備えたこ
とを特徴とする請求項１記載の復調装置。 - 【請求項３】前記システムクロック作成手段（10）は、
リードデータ或いはサーボクロックを受けて所定周波数
の基準システムクロックを発生する可変周波数発振回路
（16）と； 該可変周波数発振回路（16）からの基準システムクロッ
クを1/3に分周したシステムクロックを作成して前記パ
ラレル変換手段（14）にビットシフトクロックとして供
給する分周回路（18）と； を備えたことを特徴とする請求項１記載の復調装置。 - 【請求項４】前記復号化手段（12）は、回転記録媒体か
らシリアルに読出されたコードリードデータを順次３ビ
ット単位にパラレル変換した後に1/7コード復号化規則
に従って２ビットのリードデータに変換することを特徴
とする請求項１記載の復調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318589A JP2599998B2 (ja) | 1989-09-08 | 1989-09-08 | 復調装置 |
| US07/578,916 US5270714A (en) | 1989-09-08 | 1990-09-07 | Encoding and decoding circuit for run-length-limited coding |
| DE69031701T DE69031701T2 (de) | 1989-09-08 | 1990-09-07 | Kodier- und Dekodierschaltung für lauflängenbegrenzte Kodierung |
| EP90309796A EP0416930B1 (en) | 1989-09-08 | 1990-09-07 | Encoding and decoding circuit for run-length-limited coding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318589A JP2599998B2 (ja) | 1989-09-08 | 1989-09-08 | 復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397171A JPH0397171A (ja) | 1991-04-23 |
| JP2599998B2 true JP2599998B2 (ja) | 1997-04-16 |
Family
ID=16951070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23318589A Expired - Fee Related JP2599998B2 (ja) | 1989-09-08 | 1989-09-08 | 復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599998B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4956295B2 (ja) * | 2007-06-27 | 2012-06-20 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
1989
- 1989-09-08 JP JP23318589A patent/JP2599998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0397171A (ja) | 1991-04-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |