JPH0651025A - 遅延測定回路 - Google Patents
遅延測定回路Info
- Publication number
- JPH0651025A JPH0651025A JP4225176A JP22517692A JPH0651025A JP H0651025 A JPH0651025 A JP H0651025A JP 4225176 A JP4225176 A JP 4225176A JP 22517692 A JP22517692 A JP 22517692A JP H0651025 A JPH0651025 A JP H0651025A
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- JP
- Japan
- Prior art keywords
- circuit
- path
- delay
- output
- input signal
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 被測定回路の遅延時間が小さくなったときの
遅延測定誤差を低減した遅延測定回路を得る。 【構成】 遅延測定回路１０に、被測定回路１３、マル
チプレクサ１６，１８、遅延素子１７を設け、入力信号
１１が被測定回路１３のみを通して出力信号１２として
出力される第１のパスと、入力信号１１が被測定回路１
３と遅延素子１７を通して出力される第２のパスと、入
力信号１１が遅延素子１７のみを通して出力される第３
のパスとを備え、これら第１乃至第３のパスをマルチプ
レクサ１６，１８により選択し得るように構成する。
遅延測定誤差を低減した遅延測定回路を得る。 【構成】 遅延測定回路１０に、被測定回路１３、マル
チプレクサ１６，１８、遅延素子１７を設け、入力信号
１１が被測定回路１３のみを通して出力信号１２として
出力される第１のパスと、入力信号１１が被測定回路１
３と遅延素子１７を通して出力される第２のパスと、入
力信号１１が遅延素子１７のみを通して出力される第３
のパスとを備え、これら第１乃至第３のパスをマルチプ
レクサ１６，１８により選択し得るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は遅延測定回路に関する。
【０００２】
【従来の技術】従来の遅延測定では、図３に示すよう
に、被測定回路（遅延測定回路）３３の入力信号３１と
出力信号３２を直接外部から測定機器で測定していた。
また、図４に示すように、遅延測定回路４０に入力され
る入力信号４１のうち、被測定回路４３を通るパスと被
測定回路４３を通らないパスを、外部制御信号４４に制
御されるセレクタ４５により選択し、それぞれの出力信
号４２を測定し、その差分をとることにより測定機器の
ピン間スキュー及び測定治具の抵抗，容量等による測定
誤差を低減していた。
に、被測定回路（遅延測定回路）３３の入力信号３１と
出力信号３２を直接外部から測定機器で測定していた。
また、図４に示すように、遅延測定回路４０に入力され
る入力信号４１のうち、被測定回路４３を通るパスと被
測定回路４３を通らないパスを、外部制御信号４４に制
御されるセレクタ４５により選択し、それぞれの出力信
号４２を測定し、その差分をとることにより測定機器の
ピン間スキュー及び測定治具の抵抗，容量等による測定
誤差を低減していた。
【０００３】
【発明が解決しようとする課題】このような従来の遅延
測定回路では、回路の高速化に伴い、被測定回路の遅延
時間が非常に小さくなり、測定機器のピン間スキュー及
び測定治具の抵抗，容量等による遅延時間と同程度にな
ると、測定誤差が大きくなるという問題がある。本発明
の目的は、測定誤差を低減した遅延測定回路を提供する
ことにある。
測定回路では、回路の高速化に伴い、被測定回路の遅延
時間が非常に小さくなり、測定機器のピン間スキュー及
び測定治具の抵抗，容量等による遅延時間と同程度にな
ると、測定誤差が大きくなるという問題がある。本発明
の目的は、測定誤差を低減した遅延測定回路を提供する
ことにある。
【０００４】
【課題を解決するための手段】本発明は、入力信号が被
測定回路のみを通して出力信号として出力される第１の
パスと、入力信号が被測定回路と遅延素子を通して出力
信号として出力される第２のパスと、入力信号が遅延素
子のみを通して出力信号として出力される第３のパスと
を備えており、これら第１乃至第３のパスを選択し得る
ように構成する。
測定回路のみを通して出力信号として出力される第１の
パスと、入力信号が被測定回路と遅延素子を通して出力
信号として出力される第２のパスと、入力信号が遅延素
子のみを通して出力信号として出力される第３のパスと
を備えており、これら第１乃至第３のパスを選択し得る
ように構成する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の遅延測定回路である。
遅延測定回路１０には入力信号１１が入力され、出力信
号１２が出力される。遅延測定回路１０内には、被測定
回路１３と、入力信号１１を外部制御信号１４により分
岐するマルチプレクサ１６と、遅延素子１７と、遅延素
子１７の出力を外部制御信号１５により分岐するマルチ
プレクサ１８とが設けられる。
る。図１は本発明の第１実施例の遅延測定回路である。
遅延測定回路１０には入力信号１１が入力され、出力信
号１２が出力される。遅延測定回路１０内には、被測定
回路１３と、入力信号１１を外部制御信号１４により分
岐するマルチプレクサ１６と、遅延素子１７と、遅延素
子１７の出力を外部制御信号１５により分岐するマルチ
プレクサ１８とが設けられる。
【０００６】この回路では、入力信号１１を外部制御信
号１４によりマルチプレクサ１６で分岐し、被測定回路
１３のみを通るパス（以下、パス１と称する）と、遅延
素子１７を通るパスに分岐している。更に、遅延素子１
７の出力を外部制御信号１５により制御されるマルチプ
レクサ１８で分岐し、被測定回路１３を通るパス（以
下、パス２と称する）と、被測定回路１３を通らないパ
ス（以下、パス３と称する）に分岐している。
号１４によりマルチプレクサ１６で分岐し、被測定回路
１３のみを通るパス（以下、パス１と称する）と、遅延
素子１７を通るパスに分岐している。更に、遅延素子１
７の出力を外部制御信号１５により制御されるマルチプ
レクサ１８で分岐し、被測定回路１３を通るパス（以
下、パス２と称する）と、被測定回路１３を通らないパ
ス（以下、パス３と称する）に分岐している。
【０００７】したがって、外部制御信号１４，１５を制
御することにより、通常動作時にはパス１を用い、テス
ト時にはパス２の値からパス３の値を引くことにより、
被測定回路１３の遅延時間を求めることができる。これ
により、回路の高速化に伴って被測定回路１３の遅延時
間が非常に小さくなり、測定機器のピン間スキュー及び
測定治具の抵抗，容量等による遅延時間と同程度になっ
た場合でも、測定誤差の増加を防止することができる。
御することにより、通常動作時にはパス１を用い、テス
ト時にはパス２の値からパス３の値を引くことにより、
被測定回路１３の遅延時間を求めることができる。これ
により、回路の高速化に伴って被測定回路１３の遅延時
間が非常に小さくなり、測定機器のピン間スキュー及び
測定治具の抵抗，容量等による遅延時間と同程度になっ
た場合でも、測定誤差の増加を防止することができる。
【０００８】図２は本発明の第２実施例の遅延測定回路
である。遅延測定回路２０内には、入力信号２１が入力
される被測定回路２３と、その出力を外部制御信号２４
により分岐して一方を出力信号２２として出力するマル
チプレクサ２６と、分岐された他方の信号と入力信号２
１とを外部制御信号２５により選択するセレクタ２８
と、選択された信号を遅延させる遅延素子２７とが設け
られる。
である。遅延測定回路２０内には、入力信号２１が入力
される被測定回路２３と、その出力を外部制御信号２４
により分岐して一方を出力信号２２として出力するマル
チプレクサ２６と、分岐された他方の信号と入力信号２
１とを外部制御信号２５により選択するセレクタ２８
と、選択された信号を遅延させる遅延素子２７とが設け
られる。
【０００９】この回路では、被測定回路２３の出力をそ
のまま遅延測定回路２０の出力信号２２となるパス（以
下、パス１と称する）と、被測定回路２３の出力を遅延
素子２７を通して遅延測定回路２０の出力となるパス
（以下、パス２と称する）と、入力信号２１を被測定回
路２３を通さずに遅延素子２７のみを通して遅延測定回
路２０の出力信号２２となるパス（以下、パス３と称す
る）とに分岐される。この遅延測定回路１０の動作は、
外部制御信号２４，２５を制御することにより、通常動
作時にはパス１を用い、テスト時にはパス２の値からパ
ス３の値を引くことにより、被測定回路１３の遅延時間
を求めることができる。
のまま遅延測定回路２０の出力信号２２となるパス（以
下、パス１と称する）と、被測定回路２３の出力を遅延
素子２７を通して遅延測定回路２０の出力となるパス
（以下、パス２と称する）と、入力信号２１を被測定回
路２３を通さずに遅延素子２７のみを通して遅延測定回
路２０の出力信号２２となるパス（以下、パス３と称す
る）とに分岐される。この遅延測定回路１０の動作は、
外部制御信号２４，２５を制御することにより、通常動
作時にはパス１を用い、テスト時にはパス２の値からパ
ス３の値を引くことにより、被測定回路１３の遅延時間
を求めることができる。
【００１０】
【発明の効果】以上説明したように本発明は、入力信号
が被測定回路のみを通して出力される第１のパスと、入
力信号が被測定回路と遅延素子を通して出力される第２
のパスと、入力信号が遅延素子のみを通して出力される
第３のパスを選択し得るように構成し、測定時には第２
のパスと第３のパスの差を求めることにより、回路の高
速化に伴って被測定回路の遅延時間が非常に小さくな
り、測定機器のピン間スキュー及び測定治具の抵抗，容
量等による遅延時間と同程度になったことが原因とされ
る測定誤差の増加を防止することができるという効果が
ある。
が被測定回路のみを通して出力される第１のパスと、入
力信号が被測定回路と遅延素子を通して出力される第２
のパスと、入力信号が遅延素子のみを通して出力される
第３のパスを選択し得るように構成し、測定時には第２
のパスと第３のパスの差を求めることにより、回路の高
速化に伴って被測定回路の遅延時間が非常に小さくな
り、測定機器のピン間スキュー及び測定治具の抵抗，容
量等による遅延時間と同程度になったことが原因とされ
る測定誤差の増加を防止することができるという効果が
ある。
【図１】本発明の第１実施例のブロック回路図である。
【図２】本発明の第２実施例のブロック回路図である。
【図３】従来の一例のブロック回路図である。
【図４】従来の他の例のブロック回路図である。
１０，２０ 遅延測定回路 １１，２１ 入力信号 １２，２２ 出力信号 １３，２３ 被測定回路 １４，１５，２４，２５ 外部制御信号 １６，１８，２６ マルチプレクサ ２８ セレクタ １７，２７ 遅延素子
Claims (1)
- 【請求項１】 被測定回路を備える遅延測定回路に、入
力信号が前記被測定回路のみを通して出力信号として出
力される第１のパスと、入力信号が被測定回路と遅延素
子を通して出力信号として出力される第２のパスと、入
力信号が遅延素子のみを通して出力信号として出力され
る第３のパスとを備え、これら第１乃至第３のパスを選
択し得るように構成したことを特徴とする遅延測定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225176A JPH0651025A (ja) | 1992-07-31 | 1992-07-31 | 遅延測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225176A JPH0651025A (ja) | 1992-07-31 | 1992-07-31 | 遅延測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651025A true JPH0651025A (ja) | 1994-02-25 |
Family
ID=16825150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225176A Pending JPH0651025A (ja) | 1992-07-31 | 1992-07-31 | 遅延測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0651025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562335B2 (en) | 2005-10-20 | 2009-07-14 | Fujitsu Microelectronics Limited | Semiconductor device and method of testing the same |
-
1992
- 1992-07-31 JP JP4225176A patent/JPH0651025A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562335B2 (en) | 2005-10-20 | 2009-07-14 | Fujitsu Microelectronics Limited | Semiconductor device and method of testing the same |
| US8560993B2 (en) | 2005-10-20 | 2013-10-15 | Fujitsu Semiconductor Limited | Semiconductor device and method of testing the same |
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