JPS6065621A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6065621A JPS6065621A JP58174607A JP17460783A JPS6065621A JP S6065621 A JPS6065621 A JP S6065621A JP 58174607 A JP58174607 A JP 58174607A JP 17460783 A JP17460783 A JP 17460783A JP S6065621 A JPS6065621 A JP S6065621A
- Authority
- JP
- Japan
- Prior art keywords
- state
- integrated circuit
- input
- circuit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路に係り、特に内部状態・出力状態の
セット・リセット方式に関する。
セット・リセット方式に関する。
以下、図面を用いて説明する。
第１図は、従来がら用いられている集積回路の例を示す
ものである。集積回路１は、入力端子群２、出力端子群
３を有し、順序回路部４を含んでいる。
ものである。集積回路１は、入力端子群２、出力端子群
３を有し、順序回路部４を含んでいる。
今、順序ＩＨ，ｌ路部４は、１つ前のクロックで定ま一
奇壮卯力５１次のクロックの後の状態に影響を与えるた
め単に入力条件を設定しても出力Ｏの状態が確定しない
。従って、テスト専用の内部強制設定用として、端子Ｔ
が設けてあ勺、この端子にセット信号をテストの時だけ
与えて測定全行なっている。
奇壮卯力５１次のクロックの後の状態に影響を与えるた
め単に入力条件を設定しても出力Ｏの状態が確定しない
。従って、テスト専用の内部強制設定用として、端子Ｔ
が設けてあ勺、この端子にセット信号をテストの時だけ
与えて測定全行なっている。
しかし、実使用状態では、端子Ｔは用いず、端子］）、
ＣＫＫよって動作できる・ 近年、諸技術の著しい進歩と共に、集積回路は、高集積
化が進み、チップレベルでは、ビン数が増加する傾向に
ある。
ＣＫＫよって動作できる・ 近年、諸技術の著しい進歩と共に、集積回路は、高集積
化が進み、チップレベルでは、ビン数が増加する傾向に
ある。
高集積化は、チップ内に実現される回路機能も単純な組
み合わせ回路の集合から、順序回路を含んだ複雑なもの
へと進んでおり、これに対応し、集積回路そのものの測
定も困雛になって米ている。
み合わせ回路の集合から、順序回路を含んだ複雑なもの
へと進んでおり、これに対応し、集積回路そのものの測
定も困雛になって米ている。
従って、従来実施例に示すように、テストの容易化を図
るため、テスト専用の端子を集積回路に設けている例も
少なくない。
るため、テスト専用の端子を集積回路に設けている例も
少なくない。
上記テスト専用端子の設置は本来不必要な端子を設ける
ことを意味し、端子の利用効率を悪くする欠点がある。
ことを意味し、端子の利用効率を悪くする欠点がある。
特に、高集積化が進み、本来の動作に８妥な端子数が増
加すると、テスト専用端子も増加し、実装上、ピン数の
増加が問題になってきている。
加すると、テスト専用端子も増加し、実装上、ピン数の
増加が問題になってきている。
一方、端子数全抑え、本来実使用時のみに必要となる端
子を設けたのでは、測定時間が長くなったり、テストプ
ログラムが複雑になり、高価、高性能の測定機を用いな
いと測定できないなどのいわゆるテスト性が悪化する欠
点があった。
子を設けたのでは、測定時間が長くなったり、テストプ
ログラムが複雑になり、高価、高性能の測定機を用いな
いと測定できないなどのいわゆるテスト性が悪化する欠
点があった。
不発明は、乗積回路の入力端子の一部または全部ｋ １
５１’Ｊ放状態とすることによシ、その状態全検出し、
内部Ｎ路全強制的にセットすることにより、特別入力端
子を増加することなく上記欠点を解消し、テスト性の良
い集積回路を提供するものである。
５１’Ｊ放状態とすることによシ、その状態全検出し、
内部Ｎ路全強制的にセットすることにより、特別入力端
子を増加することなく上記欠点を解消し、テスト性の良
い集積回路を提供するものである。
不発明は、順序回路を含む集積回路において、入力端子
の開放状態全検出し、出力状態全決定する回路を有する
ことｔＯａとする。換言すれば、電諒投人血後に、集積
回路の状態全セットできること付意味するり 以下、実施例により説明する。
の開放状態全検出し、出力状態全決定する回路を有する
ことｔＯａとする。換言すれば、電諒投人血後に、集積
回路の状態全セットできること付意味するり 以下、実施例により説明する。
第２図は、本発明の実施例を示すものである。
集、１責回路１０は、入力端子群２０．出力端子群３０
、順序回路部４０を含んでいるが、従来例に比較して、
テスト専用端子Ｔは設けていない、順序回路部４０は、
従来例と同じく、実使用状態では、端子Ｄ’ 、 ＣＫ
’からの入力のみで通常動作する。
、順序回路部４０を含んでいるが、従来例に比較して、
テスト専用端子Ｔは設けていない、順序回路部４０は、
従来例と同じく、実使用状態では、端子Ｄ’ 、 ＣＫ
’からの入力のみで通常動作する。
テスト時の初期設定あるいは、リセットのため、端子Ｄ
′を開放状態にすると、グー）５０が、この状態全検出
し、強制的に回路部４ｏの状態全所望の値に設定する。
′を開放状態にすると、グー）５０が、この状態全検出
し、強制的に回路部４ｏの状態全所望の値に設定する。
したがって、出力０′の状態は確定する。
上記動作のためゲート５０は、通常入力レベルに対して
は、動作せず、開放状態全検出して動作するようにする
。
は、動作せず、開放状態全検出して動作するようにする
。
上記動作のため検出ゲート回路は、周知の回路で構成で
きるが、実施例全第３図に示す６通常入力レベルに対し
ては、グー）Ａは、正常動作するが、ゲートＢのリファ
レンス電圧全入力レベルよシ低い値に設足しであるので
、グー）Ｂはスイッチングしない、入力端子■を開放状
態にすると、ゲートＢがスイッチングし、セット信号が
順序回路Ｃに入力さル、この回路は強制的に状態が設定
されることになる。
きるが、実施例全第３図に示す６通常入力レベルに対し
ては、グー）Ａは、正常動作するが、ゲートＢのリファ
レンス電圧全入力レベルよシ低い値に設足しであるので
、グー）Ｂはスイッチングしない、入力端子■を開放状
態にすると、ゲートＢがスイッチングし、セット信号が
順序回路Ｃに入力さル、この回路は強制的に状態が設定
されることになる。
以上説明したように、本発明によれば、テストのための
強制設定端子を設けず、特別、端子数を増加させること
なく、容易に、所望の状態全設定できるテスト性の良い
集積回路全実現することができる。
強制設定端子を設けず、特別、端子数を増加させること
なく、容易に、所望の状態全設定できるテスト性の良い
集積回路全実現することができる。
第１図は従来例を示す図、第２図、第３図は本発明の実
施例を示す図である。 １．１０・・・・・・集積回路、２．２０・・・・・・
入力端子群、３．３０・・・・・・出力端子群、４．４
０・・・・・・順序回路部、５０・・・・・開放状態検
出グー）、ＶＣＣ，ＶＥＥ・・・・・電源端子。 Ｖｃｃ 篤 ７ 図 爲Ｚ図 ＥＥ 冥 ３ 図
施例を示す図である。 １．１０・・・・・・集積回路、２．２０・・・・・・
入力端子群、３．３０・・・・・・出力端子群、４．４
０・・・・・・順序回路部、５０・・・・・開放状態検
出グー）、ＶＣＣ，ＶＥＥ・・・・・電源端子。 Ｖｃｃ 篤 ７ 図 爲Ｚ図 ＥＥ 冥 ３ 図
Claims (1)
- 順序回路を含む集積回路において、入力端子の開放状態
全検出し、出力状ｍｌ決定する回路金有すること全特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174607A JPS6065621A (ja) | 1983-09-21 | 1983-09-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174607A JPS6065621A (ja) | 1983-09-21 | 1983-09-21 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065621A true JPS6065621A (ja) | 1985-04-15 |
Family
ID=15981537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174607A Pending JPS6065621A (ja) | 1983-09-21 | 1983-09-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814427A2 (en) * | 1996-06-21 | 1997-12-29 | Kabushiki Kaisha Toshiba | IC card, IC card system, and IC for IC card |
-
1983
- 1983-09-21 JP JP58174607A patent/JPS6065621A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814427A2 (en) * | 1996-06-21 | 1997-12-29 | Kabushiki Kaisha Toshiba | IC card, IC card system, and IC for IC card |
| EP0814427A3 (en) * | 1996-06-21 | 2000-06-21 | Kabushiki Kaisha Toshiba | IC card, IC card system, and IC for IC card |
| US6271675B1 (en) | 1996-06-21 | 2001-08-07 | Kabushiki Kaisha Toshiba | Terminal contact-type IC card having terminal contact fault detector, IC card system using the IC card, and IC for the IC card |
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