JP2000003594A - デ―タ書込制御回路 - Google Patents
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Abstract
を正確に調節し、半導体チップのレイアウト面積を縮小
し得るデータ書込制御回路を提供する。 【解決手段】入力信号DIN及び書き込み信号WEを用
いて、遅延出力信号DOUT及び複数の検出信号を合算
した合算信号DTS3を出力する入力バッファー回路2
00と、入力バッファー回路200からの合算信号DT
S3及び書き込み信号WEに基づいて書き込み制御信号
CWEN,CIEBNを出力する制御信号発生部202
と、制御信号発生部202からの書き込み制御信号CI
EBN,CW2に基づいて入力バッファー回路200か
らの遅延出力信号DOUTのメモリセル206への書き
込みタイミングを制御する書き込み駆動回路204とを
備える。
Description
路に係るもので、詳しくは、メモリセルに書き込むべき
入力信号の書き込みタイミングを正確に調節し、半導体
素子の占有面積(レイアウト)を縮小し得るデータ書込
制御回路に関するものである。
タイミングを制御するためのデータ書込制御回路は、図
4及び図5に示したように、入力信号DIN1〜DINn
及び書き込み信号WEが入力され、第1番目の入力信号
DIN1を用いて遅延出力信号DOUTを出力すると共
に、複数の入力信号DIN1〜DINnの遷移を検出した
検出信号DT1〜DTnを合算し、合算信号DTSを出力
する入力バッファー回路100と、前記合算信号DTS
及び外部からの書き込み信号WEの入力を受けて、第
1,第2書き込み制御信号CWEN,CIEBNを出力
する制御信号発生部104と、前記第1,第2書き込み
制御信号CWEN,CIEBNに基づいて前記入力バッ
ファー部1001からの遅延出力信号DOUTの出力を
制御することにより第1,第2出力信号DATAB,D
ATAを出力し、入力信号DIN1〜DINnをメモリセ
ル108に書き込む書き込み駆動回路106と、から構
成されていた。
入力信号DIN1〜DINn及び書き込み信号WEが入力
されて第1入力信号DIN11〜DINnをそれぞれ出力
する入力部101〜10nと、入力部101〜10nからの
第1入力信号DIN11〜DIN1nを用いて検出信号D
T1〜DTnをそれぞれ出力する遷移検出部201〜20n
と、遷移検出部201からの第2入力信号DIN2によ
り遅延出力信号DOUTを出力する選択遅延部30と、
遷移検出部201〜20nからの複数の検出信号DT1〜
DTnを合算して合算信号DTSを出力する検出信号合
算部40と、から構成されていた。
成について、図5を用いて説明する。図5に示すよう
に、前記入力部101は、書き込み信号WEと入力信号
DIN1の入力とを否定論理和するNORゲートNR1
と、該NORゲートNR1の出力信号を反転させて第1
入力信号DIN11を出力するインバータI1と、から
構成されていた。尚、入力部102〜10nも同様の構成
である。
号DIN11を反転して出力するインバータI2と、イ
ンバータI2からの反転入力信号を所定時間遅延させる
遅延器1と、遅延器1からの遅延された反転入力信号を
反転して第2入力信号DIN2を出力するインバータI
3と、前記遅延器1からの遅延された反転入力信号及び
前記インバータI3からの第2入力信号DIN2によっ
て開閉制御されて前記第1入力信号DIN11又は前記
インバータI2からの反転入力信号を伝送する第1,第
2伝送ゲートX1,X2と、それら第1,第2伝送ゲー
トX1,X2からの出力信号を反転させて検出信号DT
1を出力するインバータI4と、から構成されていた。
尚、遷移検出部202〜20nも同様の構成である。
01からの第2入力信号DIN2を選択的に遅延させる
各遅延部2,3,4と、前記遅延部2及び遅延部3の入
力端子及び出力端子をそれぞれスイッチングする第1,
第2スイッチS1,S2と、前記遅延部2の出力端子と
前記第2スイッチS2の入力端子と出力端子間に連結さ
れるインバータI7と、前記第2スイッチS2の出力端
子と前記遅延部4の入力端子間に連結されるインバータ
I8と、を備えて構成されていた。
I6と、それらインバータI5,I6間にゲート端子が
連結されてキャパシタの機能を行うPMOSトランジス
タPM1及びNMOSトランジスタNM1と、を備えて
構成され、前記第3遅延部3も前記遅延部2と同様に構
成されていた。また、前記第4遅延部4は、複数個のイ
ンバータI91,・・・,I9nから構成されていた。
チ部を備え、それら2つの切換スイッチ部は連動して接
点を切り換えるように構成されていた。通常は、第1ス
イッチS1は接続されず、第2スイッチS2はインバー
タI7とインバータI8とが連結するように接続される
ことにより、前記遅延部2、前記各インバータI7,I
8及び前記遅延部4が連結されている。半導体素子の製
造者が前記第1スイッチS1及び第2スイッチS2を選
択的に切換動作させることで、前記選択遅延部30に入
力される第2入力信号DIN2の遅延時間を調節する。
これにより、メモリセル108への書き込みタイミング
が調節された遅延出力信号DOUTを書き込み駆動回路
106に出力するようになっていた。
セル108への書き込み過程を、図6に基づいて説明す
る。先ず、図6(A),(B)に示したようなローレベ
ル(low level)の書き込み信号WE及び下降エッジ(f
alling edge)の入力信号DIN1が入力部101に入力
されると、該入力部101はそれらを否定論理和した
後、反転させて、第1入力信号DIN11を遷移検出部
201に出力する。入力部102〜10nにおいても同様
に、第1入力信号DIN12〜DIN1nを遷移検出部2
02〜20nに出力する。
1からの遅延された反転入力信号及びインバータI3か
ら出力される第2入力信号DIN2により、第1,第2
伝送ゲートX1,X2が開閉制御されて、前記第1入力
信号DIN11は図6(C)に示したような所定パルス
幅PW1を有する検出信号DT1に変換されると共に、
インバータI3から遅延入力信号である第2入力信号D
IN2が出力される。また、遷移検出部202〜20nか
らも所定パルス幅を有する検出信号DT2〜DTnが出力
される。
及び遷移検出部202〜20nから出力される各検出信号
DT1〜DTnの入力を受けて、図6(D)に示したよう
に、前記検出信号DT1のパルス幅PW1よりも広いパ
ルス幅PW2を有する合算信号DTSを出力する。
込み信号WEの入力を受ける制御信号発生部104は、
図6(E),(F)に示したように、メモリセル108
に書き込むべき入力信号DIN1〜DINnの書き込みタ
イミングを制御するための第1書き込み制御信号CWE
N及び所定パルス幅PW3を有する第2書き込み制御信
号CIEBNを出力する。このとき、前記第2書き込み
制御信号CIEBNのハイレベルのパルス幅PW3の出
力間に入力信号DIN1〜DINnがメモリセル108に
書き込まれるように、選択遅延部30で前記入力信号D
IN1に基づく第2入力信号DIN2の出力タイミング
が調節され、図6(G)に示したように、出力信号DO
UTに変換されて書き込み駆動回路106に出力され
る。
N,CIEBNが書き込み駆動回路106に入力され、
該書き込み駆動回路106が書き込み動作を遂行し得る
イネーブル状態であるとき、前記選択遅延部30から出
力される出力信号DOUTは、メモリセル108に書き
込むべきタイミングが調節されて前記書き込み駆動回路
106に入力される。この後、図6(H),(I)に示
したように、該書き込み駆動回路106から第1,第2
出力信号DATAB,DATAが出力されて、図6
(J)に示したようなデータがメモリセル108に書き
込まれるようになっていた。
モリセル108に書き込まれるためには、前記選択遅延
部30により前記入力信号DIN1〜DINnのタイミン
グが適切に調節されるべきである。このような前記選択
遅延部30の動作について図5及び図7を用いて説明す
る。
DIN1が、所定時間遅延されて第2入力信号DIN2
が生成され、該第2入力信号DIN2が選択遅延部30
に入力されると、該選択遅延部30内の連結された各遅
延部2,4により、図7(B)に示したような出力信号
DOUTが出力される。
リセル108に書き込むときは、第1スイッチS1によ
って遅延部2の両端を短絡(Short)させて、図7
(C)に示したように、前記選択遅延部30から出力さ
れる前記出力信号DOUTの出力タイミングを時間t1
ほど速く出力させていた。
ングでメモリセル108に書き込むときは、第2スイッ
チS2により遅延部3の両端子をインバータI7,I8
にそれぞれ連結させて、図7(D)に示したように、前
記選択遅延部30から出力される出力信号DOUTの出
力タイミングを時間t2ほど遅らせて出力させていた。
込む入力信号のタイミングが調節されるようになってい
た。
来のデータ書込制御回路においては、入力信号DIN1
〜DINnをメモリセル108に書き込むときのタイミ
ングを適切に調節するための選択遅延部30が、複数の
遅延部及びそれら遅延部をスイッチングすべきスイッチ
を備えて構成されているため、半導体チップの占有面積
が増加される。
3,4を構成するMOSトランジスタはコンデンサの役
割を行うようになっており、電源電圧、温度及び製造工
程等の外部要因に影響され易く、各信号の入出力が安定
して行われないため、入力データの書き込みタイミング
を正確に調節することが極めて難しいという不都合な点
があった。
なされたもので、入力信号のメモリセルへの書き込みタ
イミングを正確に調節し、半導体チップのレイアウト面
積を縮小し得るデータ書込制御回路を提供することを目
的とする。
るため、本発明の請求項1に記載のデータ書込制御回路
は、複数の入力信号及び書き込み信号を用いて、前記複
数の入力信号のうちの所定の入力信号を所定時間遅延さ
せた遅延出力信号及び前記複数の入力信号の遷移をそれ
ぞれ検出した複数の検出信号を合算した合算信号を出力
する入力バッファー回路と、前記入力バッファー回路か
らの合算信号及び前記書き込み信号に基づいて複数の書
き込み制御信号を出力する制御信号発生部と、前記制御
信号発生部からの複数の書き込み制御信号に基づいて前
記入力バッファー回路からの遅延出力信号のメモリセル
への書き込みタイミングを制御する書き込み駆動回路
と、を備えるデータ書込制御回路において、前記入力バ
ッファー部は、前記複数の入力信号及び書き込み信号を
入力する複数の入力部と、前記入力部からの複数の入力
信号の遷移をそれぞれ検出して各検出信号を出力すると
共に、前記複数の入力部のうちの所定の入力部からの入
力信号を所定時間遅延して出力する複数の遷移検出部
と、前記複数の遷移検出部から出力された各検出信号を
用いて、前記各検出信号を合算した合算信号及び複数の
伝送制御信号を出力する検出信号合算部と、前記検出信
号合算部からの複数の伝送制御信号に基づいて、前記所
定の入力部に対応する所定の遷移検出部からの遅延入力
信号を伝送し、前記遅延出力信号を発生するバッファー
部と、を備えて構成されている。
部は、前記入力部からの入力信号を反転して出力する第
1インバータと、該第1インバータからの反転入力信号
を所定時間遅延させる第1遅延器と、該第1遅延器から
の遅延された反転入力信号を反転して遅延入力信号出力
する第2インバータと、前記第1遅延器の遅延された反
転入力信号及び前記第2インバータからの遅延入力信号
により制御され、前記第1インバータからの反転入力信
号又は前記入力部からの入力信号を伝送する第1,第2
伝送ゲートと、それら第1伝送ゲート又は第2伝送ゲー
トにより伝送された反転入力信号又は入力信号を反転し
て前記検出信号を出力する第3インバータと、を備えて
構成される。
合算部は、ドレイン端子が共通連結され、ソース端子が
接地され、前記複数の遷移検出部からの各検出信号がゲ
ート端子に入力される複数のNMOSトランジスタと、
前記複数のNMOSトランジスタの出力信号を反転させ
る第4インバータと、前記第4インバータからの出力信
号を所定時間遅延させる第2遅延器と、前記第2遅延器
からの出力信号をそれぞれ反転させる第5,第6インバ
ータと、前記第5インバータの出力信号がゲート端子に
入力され、電源電圧と前記複数のNMOSトランジスタ
の共通ドレイン端子とに連結されたPMOSトランジス
タと、前記複数のNMOSトランジスタの共通ドレイン
端子の出力信号と前記第6インバータの出力信号とを否
定論理積して第1伝送制御信号を出力するNANDゲー
トと、該NANDゲートからの第1伝送制御信号を反転
させて第2伝送制御信号を出力する第7インバータと、
前記第7インバータからの第2伝送制御信号を反転させ
て前記合算信号を出力する第8インバータと、から構成
される。
ー部は、前記遷移検出部からの遅延入力信号を反転させ
る第9インバータと、一方端子が連結され、前記第9イ
ンバータからの反転された遅延入力信号がゲート端子に
それぞれ入力される第1PMOSトランジスタ及び第1
NMOSトランジスタと、電源電圧と前記第1PMOS
トランジスタのソース端子間に連結されて、前記検出信
号合算部のNANDゲートからの第1伝送制御信号がゲ
ート端子に入力される第2PMOSトランジスタと、前
記第1NMOSトランジスタのソース端子と接地電圧間
に連結されて、前記検出信号合算部の第7インバータか
らの第2伝送制御信号がゲート端子に入力される第2N
MOSトランジスタと、1対の第10,第11インバー
タから成り、前記第1PMOSトランジスタと前記第1
NMOSトランジスタとの連結端子の出力信号をラッチ
するラッチ部と、該ラッチ部からの出力信号を反転させ
て前記遅延出力信号を出力する第12インバータと、を
備えて構成される。
〜図3を用いて説明する。本実施形態に係るデータ書込
制御回路は、図1に示したように、複数の入力信号DI
N1〜DINn及び書き込み信号WEを用いて、第1番目
の入力信号DIN 1を所定時間遅延させた遅延出力信号
DOUT及び前記入力信号DIN1〜DIN nの遷移をそ
れぞれ検出した複数の検出信号DT1〜DTnを合算した
合算信号DTS3を出力する入力バッファー回路200
と、前記入力バッファー回路200からの合算信号DT
S3及び外部からの書き込み信号WEに基づいて第1,
第2書き込み制御信号CWEN,CIEBNを出力する
制御信号発生部202と、前記第1,第2書き込み制御
信号CWEN,CIEBNに基づいて前記入力バッファ
ー回路200からの遅延出力信号DOUTから第1,第
2出力信号DATAB,DATAを発生し、メモリセル
206への書き込みタイミングを制御する書き込み駆動
回路204とを備えるものである。
たように、入力信号DIN1〜DINn及び書き込み信号
WEが入力されて第1入力信号DIN11〜DIN1nを
それぞれ出力する複数の入力部401〜40nと、前記入
力部401〜40nからの第1入力信号DIN11〜DI
N1nの遷移をそれぞれ検出して各検出信号DT1〜DT
nを出力すると共に、所定の入力部である第1番目の入
力部401からの第1入力信号DIN11は所定時間遅延
され、遅延入力信号である第2入力信号DIN2を出力
する遷移検出部501〜50nと、前記遷移検出部501
〜50nからの検出信号DT1〜DTnを用いて、各検出
信号DT1〜DTnを合算した合算信号DTS3及び第
1,第2伝送制御信号DTS1,DTS2をそれぞれ出
力する検出信号合算部70と、第1,第2伝送制御信号
DTS1,DTS2に基づいて、前記遷移検出部501
からの第2入力信号DIN2を伝送し、遅延出力信号D
OUTを発生するバッファー部60と、を備えて構成さ
れている。
01〜50nは、従来の入力バッファー回路の入力部10
1〜10n及び遷移検出部201〜20nと同様に構成され
る。前記入力部401は、書き込み信号WEと入力信号
DIN1とを否定論理和するNORゲートNR2と、該
NORゲートNR2の出力信号を反転させて第1入力信
号DIN11を出力するインバータI10と、から構成
される。入力部402〜40nも同様の構成である。
号DIN11を反転して出力する第1インバータとしての
インバータI11と、該インバータI11からの反転入
力信号を所定時間遅延させて出力する第1遅延器として
の遅延器5と、該遅延器5からの遅延された反転入力信
号を反転して遅延入力信号としての第2入力信号DIN
2を出力する第2インバータとしてのインバータI12
と、前記遅延器5からの遅延された反転入力信号及び前
記インバータI12からの出力信号によって制御され、
前記インバータI11からの反転入力信号又は前記入力
部401からの第1入力信号DIN11を伝送する第1,
第2伝送ゲートとしての各伝送ゲートX3,X4と、そ
れら伝送ゲートX3又は伝送ゲートX4により伝送され
たインバータI11からの反転入力信号又は第1入力信
号DIN11を反転させて検出信号DT1を出力する第3
インバータとしてのインバータI13と、から構成され
ている。遷移検出部501〜50nも同様の構成であり、
検出信号DT2〜DTnを出力する。尚、遷移検出部50
1のみが、前記インバータI12からの第2入力信号D
IN2をバッファー部60に出力している。
が共通連結され、ソース端子が接地され、前記複数の遷
移検出部検501〜50nからの検出信号DT1〜DTnが
ゲート端子にそれぞれ入力される複数のNMOSトラン
ジスタNM41〜NM4nと、前記NMOSトランジスタ
NM41〜NM4nの出力信号を反転させる第4インバー
タとしてのインバータI18と、前記インバータI18
からの出力信号を所定時間遅延させる第2遅延器として
の遅延器6と、前記遅延器6からの出力信号をそれぞれ
反転させる第5,第6インバータとしてのインバータI
19,I20と、電源電圧VCCと前記NMOSトラン
ジスタNM4nのドレイン端子間に連結されて前記イン
バータI19の出力信号がゲート端子に入力されるPM
OSトランジスタPM4と、前記複数のNMOSトラン
ジスタNM41〜NM4nの各ドレイン端子E1〜Enから
出力される出力信号と前記インバータI20の出力信号
とを否定論理積して第1伝送制御信号DTS1を出力す
るNANDゲートND1と、該第1伝送制御信号DTS
1を反転させて第2伝送制御信号DTS2を出力する第
7インバータとしてのインバータI21と、該第2伝送
制御信号DTS2を反転させて合算信号DTS3を出力
する第8インバータとしてのインバータI22と、から
構成されている。
501からの第2入力信号DIN2を反転させる第9イ
ンバータとしてのインバータI14と、一方端子が連結
され、インバータI14からの第2入力信号DIN2が
ゲート端子にそれぞれ入力される第1PMOSトランジ
スタとしてのPMOSトランジスタPM3及び第1NM
OSトランジスタとしてのNMOSトランジスタNM2
と、電源電圧VCCと前記PMOSトランジスタPM3
のソース端子間に連結されて、第1伝送制御信号DTS
1がゲート端子に入力される第2PMOSトランジスタ
としてのPMOSトランジスタPM2と、前記NMOS
トランジスタNM2のソース端子と接地電圧VSS間に
連結されて、第2伝送制御信号DTS2がゲート端子に
入力される第2NMOSトランジスタとしてのNMOS
トランジスタNM3と、1対の第10,第11インバー
タとしてのインバータI15,I16から成り、前記P
MOSトランジスタPM3及びNMOSトランジスタN
M2の一方の連結端子C1からの出力信号をラッチする
ラッチ部LTと、ラッチ部LTの他方の連結端子C2か
らの出力信号を反転させて、前記第2入力信号DIN2
を遅延出力信号DOUTとして出力する第12インバー
タとしてのインバータI17と、を備えて構成されてい
る。
バッファー回路200からの遅延出力信号DOUTを反
転させるインバータI23と、前記出力信号DOUTと
前記第1書き込み制御信号CIEBNとを論理和する第
1ORゲートOR1と、インバータI23からの反転さ
れた出力信号DOUTと前記第1書き込み制御信号CI
EBNとを論理和する第2ORゲートOR2と、前記第
2書き込み制御信号CWENを反転させるインバータI
25と、前記第2書き込み制御信号CWEN及びインバ
ータI25からの反転された第2書き込み制御信号CW
ENによって開閉制御され、前記第1,第2ORゲート
OR1,OR2の出力信号をそれぞれ伝送する伝送ゲー
トX5,X6と、前記第1書き込み制御信号CIEBN
を反転させるインバータI24と、ドレイン端子が電源
電圧VCCに連結され、インバータI24からの反転さ
れた第1書き込み制御信号CIEBNが各ゲート端子に
同時に入力される各PMOSトランジスタPM5,PM
6と、から構成されている。
路の動作を、図3を用いて説明する。先ず、入力バッフ
ァー回路200の入力部401には、図3(a)に示す
ローレベルの書き込み信号WE及び図3(b)に示す入
力信号DIN1が入力されて、図3(c)に示す第1入
力信号DIN11が出力される。入力部402〜40nに
も、同様にして、入力信号DIN2〜DINnがそれぞれ
入力されて、第1入力信号DIN12〜DIN1nがそれ
ぞれ出力される。
出部501は、図3(d)に示すような第2入力信号D
IN2及び図3(e)に示すような所定のパルス幅PW
4を有する検出信号DT1を出力する。遷移検出部502
〜50nも同様にして、検出信号DT2〜DTnを出力す
る。
号DT1〜DTnを合算して、図3(f),(g),
(h)に示したような、前記検出信号DT1のパルス幅
PW4よりも増加されたパルス幅PW5を有する第1,
第2伝送制御信号DTS1,DTS2及び合算信号DT
S3をそれぞれ出力する。
制御信号DTS1,DTS2によってPMOSトランジ
スタPM2及びNMOSトランジスタNM3が制御され
ることにより、バッファー部60の入力端子で待機する
第2入力信号DIN2を伝送して、図3(k)に示すよ
うな遅延出力信号DOUTを書き込み駆動回路204に
出力する。
込み信号WEに基づいて図3(i)に示すような第1書
き込み制御信号CWENが生成され、書き込み信号WE
及び合算信号DTS3に基づいて図3(j)に示すよう
な第2制御信号CIEBNが生成される。
(i),(j)に示した第1書き込み制御信号CWEN
がハイレベルの状態であって、第2書き込み制御信号C
IEBNがハイレベルのパルス幅PW5を有するパルス
の下降エッジ(第2伝送制御信号DTS2の上昇エッ
ジ)に同期して行われる。即ち、第1,第2伝送制御信
号DTS1,DTS2及び合算信号DTS3により前記
バッファー部60及び前記制御信号発生部202の動作
が関連することにより、前記第2入力信号DIN2の伝
送を行うことができる。これにより、前記書き込み駆動
回路204に入力される遅延出力信号DOUTは、メモ
リセル206に書き込むべき適切なタイミングで正確に
発生される。
ル206への書き込みタイミングが調節されて、遅延出
力信号DOUTが前記書き込み駆動回路204に入力さ
れると、図3(m),(l)に示したように、第1,第
2出力信号DATAB,DATAがメモリセル206に
出力されて、図3(n)に示すように、第2出力信号D
ATAが書き込まれることとなる。
は、遅延された入力信号DIN1をターンオフ状態のバ
ッファー部60の入力端子に待機させ、合算信号DTS
3のパルス幅PW5と同じパルス幅を有する第2書き込
み制御信号CIEBNのパルス(待機時間t30)の上
昇エッジで遅延出力信号DOUTを伝送し、前記書き込
み駆動回路204に出力するようになっている。
(待機時間t30)は自動的に調節することが可能であ
り、このパルスの出力中に遅延出力信号DOUTを必ず
出力させることができるので、入力信号DIN1をメモ
リセル206に書き込むタイミングは自動的に調節でき
る。
即ち、図3(a)に示すローレベルの書き込み信号WE
の出力内で、データ保持時間(Data Hold Time;t3−
t30)及びデータセットアップ時間(Data setup Tim
e;t3+t30)を調節して、これらの時間を改善す
ることができる。例えば、前記書き込み駆動回路204
で待機時間t30を増加させて、データ保持時間のマー
ジンを良くしたり、待機時間t30を減少させて、デー
タセットアップ時間のマージンを良くしたりすることが
できる。これにより、入力信号DIN1を、適切な時間
内に、メモリセル206に正確に書き込むことができ
る。
タ書込制御回路によれば、入力信号の遷移によって生成
される検出信号のパルス幅より大きいパルス幅を有する
制御信号に基づいて入力信号の出力を制御し、伝送する
ようになっているため、データセットアップ時間及びデ
ータ保持時間を同時に改善して、メモリセルへの入力信
号の書き込みタイミングの調節を正確に行うことができ
る。従って、メモリセル対してデータを正確に書き込む
ことができる。
備える必要がないため、半導体チップのレイアウト面積
を縮小し得ることができるという効果がある。
の構成図である。
る。
号のタイミング図である。
イミング図である。
イミングの調節過程を示したタイミング図である。
Claims (4)
- 【請求項1】複数の入力信号及び書き込み信号を用い
て、前記複数の入力信号のうちの所定の入力信号を所定
時間遅延させた遅延出力信号及び前記複数の入力信号の
遷移をそれぞれ検出した複数の検出信号を合算した合算
信号を出力する入力バッファー回路と、 前記入力バッファー回路からの合算信号及び前記書き込
み信号に基づいて複数の書き込み制御信号を出力する制
御信号発生部と、 前記制御信号発生部からの複数の書き込み制御信号に基
づいて前記入力バッファー回路からの遅延出力信号のメ
モリセルへの書き込みタイミングを制御する書き込み駆
動回路と、を備えるデータ書込制御回路において、 前記入力バッファー部は、 前記複数の入力信号及び書き込み信号を入力する複数の
入力部と、 前記入力部からの複数の入力信号の遷移をそれぞれ検出
して各検出信号を出力すると共に、前記複数の入力部の
うちの所定の入力部からの入力信号を所定時間遅延して
出力する複数の遷移検出部と、 前記複数の遷移検出部から出力された各検出信号を用い
て、前記各検出信号を合算した合算信号及び複数の伝送
制御信号を出力する検出信号合算部と、 前記検出信号合算部からの複数の伝送制御信号に基づい
て、前記所定の入力部に対応する所定の遷移検出部から
の遅延入力信号を伝送し、前記遅延出力信号を発生する
バッファー部と、を備えて構成されたことを特徴とする
データ書込制御回路。 - 【請求項2】前記遷移検出部は、 前記入力部からの入力信号を反転して出力する第1イン
バータと、 該第1インバータからの反転入力信号を所定時間遅延さ
せる第1遅延器と、 該第1遅延器からの遅延された反転入力信号を反転して
遅延入力信号出力する第2インバータと、 前記第1遅延器の遅延された反転入力信号及び前記第2
インバータからの遅延入力信号により制御され、前記第
1インバータからの反転入力信号又は前記入力部からの
入力信号を伝送する第1,第2伝送ゲートと、 それら第1伝送ゲート又は第2伝送ゲートにより伝送さ
れた反転入力信号又は入力信号を反転して前記検出信号
を出力する第3インバータと、を備えて構成されたこと
を特徴とする請求項1に記載のデータ書込制御回路。 - 【請求項3】前記検出信号合算部は、 ドレイン端子が共通連結され、ソース端子が接地され、
前記複数の遷移検出部からの各検出信号がゲート端子に
入力される複数のNMOSトランジスタと、 前記複数のNMOSトランジスタの出力信号を反転させ
る第4インバータと、 前記第4インバータからの出力信号を所定時間遅延させ
る第2遅延器と、 前記第2遅延器からの出力信号をそれぞれ反転させる第
5,第6インバータと、 前記第5インバータの出力信号がゲート端子に入力さ
れ、電源電圧と前記複数のNMOSトランジスタの共通
ドレイン端子とに連結されたPMOSトランジスタと、 前記複数のNMOSトランジスタの共通ドレイン端子の
出力信号と前記第6インバータの出力信号とを否定論理
積して第1伝送制御信号を出力するNANDゲートと、 該NANDゲートからの第1伝送制御信号を反転させて
第2伝送制御信号を出力する第7インバータと、 前記第7インバータからの第2伝送制御信号を反転させ
て前記合算信号を出力する第8インバータと、から構成
されたことを特徴とする請求項1又は請求項2に記載の
データ書込制御回路。 - 【請求項4】前記バッファー部は、 前記遷移検出部からの遅延入力信号を反転させる第9イ
ンバータと、 一方端子が連結され、前記第9インバータからの反転さ
れた遅延入力信号がゲート端子にそれぞれ入力される第
1PMOSトランジスタ及び第1NMOSトランジスタ
と、 電源電圧と前記第1PMOSトランジスタのソース端子
間に連結されて、前記検出信号合算部のNANDゲート
からの第1伝送制御信号がゲート端子に入力される第2
PMOSトランジスタと、 前記第1NMOSトランジスタのソース端子と接地電圧
間に連結されて、前記検出信号合算部の第7インバータ
からの第2伝送制御信号がゲート端子に入力される第2
NMOSトランジスタと、 1対の第10,第11インバータから成り、前記第1P
MOSトランジスタと前記第1NMOSトランジスタと
の連結端子の出力信号をラッチするラッチ部と、 該ラッチ部からの出力信号を反転させて前記遅延出力信
号を出力する第12インバータと、を備えて構成される
ことを特徴とする請求項3に記載のデータ書込制御回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980015318A KR100271653B1 (ko) | 1998-04-29 | 1998-04-29 | 입력버퍼회로 |
KR15318/1998 | 1998-04-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000003594A true JP2000003594A (ja) | 2000-01-07 |
JP4221535B2 JP4221535B2 (ja) | 2009-02-12 |
Family
ID=19536860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12404599A Expired - Fee Related JP4221535B2 (ja) | 1998-04-29 | 1999-04-30 | データ書込制御回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6147512A (ja) |
JP (1) | JP4221535B2 (ja) |
KR (1) | KR100271653B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6608513B2 (en) * | 2001-03-28 | 2003-08-19 | Intel Corporation | Flip-flop circuit having dual-edge triggered pulse generator |
US7456671B2 (en) * | 2007-01-11 | 2008-11-25 | International Business Machines Corporation | Hierarchical scalable high resolution digital programmable delay circuit |
US9385718B1 (en) * | 2013-10-18 | 2016-07-05 | Altera Corporation | Input-output buffer circuit with a gate bias generator |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
KR930008838A (ko) * | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
KR0167299B1 (ko) * | 1995-12-21 | 1999-02-01 | 문정환 | 메모리의 컬럼스위치 인에이블신호 발생회로 |
KR100239692B1 (ko) * | 1996-07-27 | 2000-01-15 | 김영환 | 반도체 장치의 출력회로 |
-
1998
- 1998-04-29 KR KR1019980015318A patent/KR100271653B1/ko not_active IP Right Cessation
-
1999
- 1999-04-28 US US09/300,918 patent/US6147512A/en not_active Expired - Lifetime
- 1999-04-30 JP JP12404599A patent/JP4221535B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4221535B2 (ja) | 2009-02-12 |
US6147512A (en) | 2000-11-14 |
KR19990081402A (ko) | 1999-11-15 |
KR100271653B1 (ko) | 2000-12-01 |
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Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050218 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050506 |
|
A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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LAPS | Cancellation because of no payment of annual fees |