JP2000003594A - デ―タ書込制御回路 - Google Patents
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Abstract
(57)【要約】
【課題】メモリセルへの入力信号の書き込みタイミング
を正確に調節し、半導体チップのレイアウト面積を縮小
し得るデータ書込制御回路を提供する。 【解決手段】入力信号ＤＩＮ及び書き込み信号ＷＥを用
いて、遅延出力信号ＤＯＵＴ及び複数の検出信号を合算
した合算信号ＤＴＳ３を出力する入力バッファー回路２
００と、入力バッファー回路２００からの合算信号ＤＴ
Ｓ３及び書き込み信号ＷＥに基づいて書き込み制御信号
ＣＷＥＮ，ＣＩＥＢＮを出力する制御信号発生部２０２
と、制御信号発生部２０２からの書き込み制御信号ＣＩ
ＥＢＮ，ＣＷ２に基づいて入力バッファー回路２００か
らの遅延出力信号ＤＯＵＴのメモリセル２０６への書き
込みタイミングを制御する書き込み駆動回路２０４とを
備える。
を正確に調節し、半導体チップのレイアウト面積を縮小
し得るデータ書込制御回路を提供する。 【解決手段】入力信号ＤＩＮ及び書き込み信号ＷＥを用
いて、遅延出力信号ＤＯＵＴ及び複数の検出信号を合算
した合算信号ＤＴＳ３を出力する入力バッファー回路２
００と、入力バッファー回路２００からの合算信号ＤＴ
Ｓ３及び書き込み信号ＷＥに基づいて書き込み制御信号
ＣＷＥＮ，ＣＩＥＢＮを出力する制御信号発生部２０２
と、制御信号発生部２０２からの書き込み制御信号ＣＩ
ＥＢＮ，ＣＷ２に基づいて入力バッファー回路２００か
らの遅延出力信号ＤＯＵＴのメモリセル２０６への書き
込みタイミングを制御する書き込み駆動回路２０４とを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、データ書込制御回
路に係るもので、詳しくは、メモリセルに書き込むべき
入力信号の書き込みタイミングを正確に調節し、半導体
素子の占有面積（レイアウト）を縮小し得るデータ書込
制御回路に関するものである。
路に係るもので、詳しくは、メモリセルに書き込むべき
入力信号の書き込みタイミングを正確に調節し、半導体
素子の占有面積（レイアウト）を縮小し得るデータ書込
制御回路に関するものである。
【０００２】
【従来の技術】従来、メモリセルへのデータ書き込みの
タイミングを制御するためのデータ書込制御回路は、図
４及び図５に示したように、入力信号ＤＩＮ1〜ＤＩＮn
及び書き込み信号ＷＥが入力され、第１番目の入力信号
ＤＩＮ1を用いて遅延出力信号ＤＯＵＴを出力すると共
に、複数の入力信号ＤＩＮ1〜ＤＩＮnの遷移を検出した
検出信号ＤＴ1〜ＤＴnを合算し、合算信号ＤＴＳを出力
する入力バッファー回路１００と、前記合算信号ＤＴＳ
及び外部からの書き込み信号ＷＥの入力を受けて、第
１，第２書き込み制御信号ＣＷＥＮ，ＣＩＥＢＮを出力
する制御信号発生部１０４と、前記第１，第２書き込み
制御信号ＣＷＥＮ，ＣＩＥＢＮに基づいて前記入力バッ
ファー部１００1からの遅延出力信号ＤＯＵＴの出力を
制御することにより第１，第２出力信号ＤＡＴＡＢ，Ｄ
ＡＴＡを出力し、入力信号ＤＩＮ1〜ＤＩＮnをメモリセ
ル１０８に書き込む書き込み駆動回路１０６と、から構
成されていた。
タイミングを制御するためのデータ書込制御回路は、図
４及び図５に示したように、入力信号ＤＩＮ1〜ＤＩＮn
及び書き込み信号ＷＥが入力され、第１番目の入力信号
ＤＩＮ1を用いて遅延出力信号ＤＯＵＴを出力すると共
に、複数の入力信号ＤＩＮ1〜ＤＩＮnの遷移を検出した
検出信号ＤＴ1〜ＤＴnを合算し、合算信号ＤＴＳを出力
する入力バッファー回路１００と、前記合算信号ＤＴＳ
及び外部からの書き込み信号ＷＥの入力を受けて、第
１，第２書き込み制御信号ＣＷＥＮ，ＣＩＥＢＮを出力
する制御信号発生部１０４と、前記第１，第２書き込み
制御信号ＣＷＥＮ，ＣＩＥＢＮに基づいて前記入力バッ
ファー部１００1からの遅延出力信号ＤＯＵＴの出力を
制御することにより第１，第２出力信号ＤＡＴＡＢ，Ｄ
ＡＴＡを出力し、入力信号ＤＩＮ1〜ＤＩＮnをメモリセ
ル１０８に書き込む書き込み駆動回路１０６と、から構
成されていた。
【０００３】前記入力バッファー回路１００は、複数の
入力信号ＤＩＮ1〜ＤＩＮn及び書き込み信号ＷＥが入力
されて第１入力信号ＤＩＮ１1〜ＤＩＮnをそれぞれ出力
する入力部１０1〜１０nと、入力部１０1〜１０nからの
第１入力信号ＤＩＮ１1〜ＤＩＮ１nを用いて検出信号Ｄ
Ｔ1〜ＤＴnをそれぞれ出力する遷移検出部２０1〜２０n
と、遷移検出部２０1からの第２入力信号ＤＩＮ２によ
り遅延出力信号ＤＯＵＴを出力する選択遅延部３０と、
遷移検出部２０1〜２０nからの複数の検出信号ＤＴ1〜
ＤＴnを合算して合算信号ＤＴＳを出力する検出信号合
算部４０と、から構成されていた。
入力信号ＤＩＮ1〜ＤＩＮn及び書き込み信号ＷＥが入力
されて第１入力信号ＤＩＮ１1〜ＤＩＮnをそれぞれ出力
する入力部１０1〜１０nと、入力部１０1〜１０nからの
第１入力信号ＤＩＮ１1〜ＤＩＮ１nを用いて検出信号Ｄ
Ｔ1〜ＤＴnをそれぞれ出力する遷移検出部２０1〜２０n
と、遷移検出部２０1からの第２入力信号ＤＩＮ２によ
り遅延出力信号ＤＯＵＴを出力する選択遅延部３０と、
遷移検出部２０1〜２０nからの複数の検出信号ＤＴ1〜
ＤＴnを合算して合算信号ＤＴＳを出力する検出信号合
算部４０と、から構成されていた。
【０００４】次に、入力バッファー回路１００の回路構
成について、図５を用いて説明する。図５に示すよう
に、前記入力部１０1は、書き込み信号ＷＥと入力信号
ＤＩＮ1の入力とを否定論理和するＮＯＲゲートＮＲ１
と、該ＮＯＲゲートＮＲ１の出力信号を反転させて第１
入力信号ＤＩＮ１1を出力するインバータＩ１と、から
構成されていた。尚、入力部１０2〜１０nも同様の構成
である。
成について、図５を用いて説明する。図５に示すよう
に、前記入力部１０1は、書き込み信号ＷＥと入力信号
ＤＩＮ1の入力とを否定論理和するＮＯＲゲートＮＲ１
と、該ＮＯＲゲートＮＲ１の出力信号を反転させて第１
入力信号ＤＩＮ１1を出力するインバータＩ１と、から
構成されていた。尚、入力部１０2〜１０nも同様の構成
である。
【０００５】前記遷移検出部２０1は、前記第１入力信
号ＤＩＮ１1を反転して出力するインバータＩ２と、イ
ンバータＩ２からの反転入力信号を所定時間遅延させる
遅延器１と、遅延器１からの遅延された反転入力信号を
反転して第２入力信号ＤＩＮ２を出力するインバータＩ
３と、前記遅延器１からの遅延された反転入力信号及び
前記インバータＩ３からの第２入力信号ＤＩＮ２によっ
て開閉制御されて前記第１入力信号ＤＩＮ１1又は前記
インバータＩ２からの反転入力信号を伝送する第１，第
２伝送ゲートＸ１，Ｘ２と、それら第１，第２伝送ゲー
トＸ１，Ｘ２からの出力信号を反転させて検出信号ＤＴ
1を出力するインバータＩ４と、から構成されていた。
尚、遷移検出部２０2〜２０nも同様の構成である。
号ＤＩＮ１1を反転して出力するインバータＩ２と、イ
ンバータＩ２からの反転入力信号を所定時間遅延させる
遅延器１と、遅延器１からの遅延された反転入力信号を
反転して第２入力信号ＤＩＮ２を出力するインバータＩ
３と、前記遅延器１からの遅延された反転入力信号及び
前記インバータＩ３からの第２入力信号ＤＩＮ２によっ
て開閉制御されて前記第１入力信号ＤＩＮ１1又は前記
インバータＩ２からの反転入力信号を伝送する第１，第
２伝送ゲートＸ１，Ｘ２と、それら第１，第２伝送ゲー
トＸ１，Ｘ２からの出力信号を反転させて検出信号ＤＴ
1を出力するインバータＩ４と、から構成されていた。
尚、遷移検出部２０2〜２０nも同様の構成である。
【０００６】前記選択遅延部３０は、前記遷移選択部２
０1からの第２入力信号ＤＩＮ２を選択的に遅延させる
各遅延部２，３，４と、前記遅延部２及び遅延部３の入
力端子及び出力端子をそれぞれスイッチングする第１，
第２スイッチＳ１，Ｓ２と、前記遅延部２の出力端子と
前記第２スイッチＳ２の入力端子と出力端子間に連結さ
れるインバータＩ７と、前記第２スイッチＳ２の出力端
子と前記遅延部４の入力端子間に連結されるインバータ
Ｉ８と、を備えて構成されていた。
０1からの第２入力信号ＤＩＮ２を選択的に遅延させる
各遅延部２，３，４と、前記遅延部２及び遅延部３の入
力端子及び出力端子をそれぞれスイッチングする第１，
第２スイッチＳ１，Ｓ２と、前記遅延部２の出力端子と
前記第２スイッチＳ２の入力端子と出力端子間に連結さ
れるインバータＩ７と、前記第２スイッチＳ２の出力端
子と前記遅延部４の入力端子間に連結されるインバータ
Ｉ８と、を備えて構成されていた。
【０００７】前記遅延部２は、２つのインバータＩ５，
Ｉ６と、それらインバータＩ５，Ｉ６間にゲート端子が
連結されてキャパシタの機能を行うＰＭＯＳトランジス
タＰＭ１及びＮＭＯＳトランジスタＮＭ１と、を備えて
構成され、前記第３遅延部３も前記遅延部２と同様に構
成されていた。また、前記第４遅延部４は、複数個のイ
ンバータＩ９1，・・・，Ｉ９nから構成されていた。
Ｉ６と、それらインバータＩ５，Ｉ６間にゲート端子が
連結されてキャパシタの機能を行うＰＭＯＳトランジス
タＰＭ１及びＮＭＯＳトランジスタＮＭ１と、を備えて
構成され、前記第３遅延部３も前記遅延部２と同様に構
成されていた。また、前記第４遅延部４は、複数個のイ
ンバータＩ９1，・・・，Ｉ９nから構成されていた。
【０００８】尚、第２スイッチＳ２は２つの切換スイッ
チ部を備え、それら２つの切換スイッチ部は連動して接
点を切り換えるように構成されていた。通常は、第１ス
イッチＳ１は接続されず、第２スイッチＳ２はインバー
タＩ７とインバータＩ８とが連結するように接続される
ことにより、前記遅延部２、前記各インバータＩ７，Ｉ
８及び前記遅延部４が連結されている。半導体素子の製
造者が前記第１スイッチＳ１及び第２スイッチＳ２を選
択的に切換動作させることで、前記選択遅延部３０に入
力される第２入力信号ＤＩＮ２の遅延時間を調節する。
これにより、メモリセル１０８への書き込みタイミング
が調節された遅延出力信号ＤＯＵＴを書き込み駆動回路
１０６に出力するようになっていた。
チ部を備え、それら２つの切換スイッチ部は連動して接
点を切り換えるように構成されていた。通常は、第１ス
イッチＳ１は接続されず、第２スイッチＳ２はインバー
タＩ７とインバータＩ８とが連結するように接続される
ことにより、前記遅延部２、前記各インバータＩ７，Ｉ
８及び前記遅延部４が連結されている。半導体素子の製
造者が前記第１スイッチＳ１及び第２スイッチＳ２を選
択的に切換動作させることで、前記選択遅延部３０に入
力される第２入力信号ＤＩＮ２の遅延時間を調節する。
これにより、メモリセル１０８への書き込みタイミング
が調節された遅延出力信号ＤＯＵＴを書き込み駆動回路
１０６に出力するようになっていた。
【０００９】以下、入力信号ＤＩＮ1〜ＤＩＮnのメモリ
セル１０８への書き込み過程を、図６に基づいて説明す
る。先ず、図６（Ａ），（Ｂ）に示したようなローレベ
ル（low level）の書き込み信号ＷＥ及び下降エッジ（f
alling edge）の入力信号ＤＩＮ1が入力部１０1に入力
されると、該入力部１０1はそれらを否定論理和した
後、反転させて、第１入力信号ＤＩＮ１1を遷移検出部
２０1に出力する。入力部１０2〜１０nにおいても同様
に、第１入力信号ＤＩＮ１2〜ＤＩＮ１nを遷移検出部２
０2〜２０nに出力する。
セル１０８への書き込み過程を、図６に基づいて説明す
る。先ず、図６（Ａ），（Ｂ）に示したようなローレベ
ル（low level）の書き込み信号ＷＥ及び下降エッジ（f
alling edge）の入力信号ＤＩＮ1が入力部１０1に入力
されると、該入力部１０1はそれらを否定論理和した
後、反転させて、第１入力信号ＤＩＮ１1を遷移検出部
２０1に出力する。入力部１０2〜１０nにおいても同様
に、第１入力信号ＤＩＮ１2〜ＤＩＮ１nを遷移検出部２
０2〜２０nに出力する。
【００１０】次いで、前記遷移検出部２０1内の遅延器
１からの遅延された反転入力信号及びインバータＩ３か
ら出力される第２入力信号ＤＩＮ２により、第１，第２
伝送ゲートＸ１，Ｘ２が開閉制御されて、前記第１入力
信号ＤＩＮ１1は図６（Ｃ）に示したような所定パルス
幅ＰＷ１を有する検出信号ＤＴ1に変換されると共に、
インバータＩ３から遅延入力信号である第２入力信号Ｄ
ＩＮ２が出力される。また、遷移検出部２０2〜２０nか
らも所定パルス幅を有する検出信号ＤＴ2〜ＤＴnが出力
される。
１からの遅延された反転入力信号及びインバータＩ３か
ら出力される第２入力信号ＤＩＮ２により、第１，第２
伝送ゲートＸ１，Ｘ２が開閉制御されて、前記第１入力
信号ＤＩＮ１1は図６（Ｃ）に示したような所定パルス
幅ＰＷ１を有する検出信号ＤＴ1に変換されると共に、
インバータＩ３から遅延入力信号である第２入力信号Ｄ
ＩＮ２が出力される。また、遷移検出部２０2〜２０nか
らも所定パルス幅を有する検出信号ＤＴ2〜ＤＴnが出力
される。
【００１１】検出信号合算部４０は、遷移検出部２０1
及び遷移検出部２０2〜２０nから出力される各検出信号
ＤＴ1〜ＤＴnの入力を受けて、図６（Ｄ）に示したよう
に、前記検出信号ＤＴ1のパルス幅ＰＷ１よりも広いパ
ルス幅ＰＷ２を有する合算信号ＤＴＳを出力する。
及び遷移検出部２０2〜２０nから出力される各検出信号
ＤＴ1〜ＤＴnの入力を受けて、図６（Ｄ）に示したよう
に、前記検出信号ＤＴ1のパルス幅ＰＷ１よりも広いパ
ルス幅ＰＷ２を有する合算信号ＤＴＳを出力する。
【００１２】次いで、前記合算信号ＤＴＳ及び前記書き
込み信号ＷＥの入力を受ける制御信号発生部１０４は、
図６（Ｅ），（Ｆ）に示したように、メモリセル１０８
に書き込むべき入力信号ＤＩＮ1〜ＤＩＮnの書き込みタ
イミングを制御するための第１書き込み制御信号ＣＷＥ
Ｎ及び所定パルス幅ＰＷ３を有する第２書き込み制御信
号ＣＩＥＢＮを出力する。このとき、前記第２書き込み
制御信号ＣＩＥＢＮのハイレベルのパルス幅ＰＷ３の出
力間に入力信号ＤＩＮ1〜ＤＩＮnがメモリセル１０８に
書き込まれるように、選択遅延部３０で前記入力信号Ｄ
ＩＮ1に基づく第２入力信号ＤＩＮ２の出力タイミング
が調節され、図６（Ｇ）に示したように、出力信号ＤＯ
ＵＴに変換されて書き込み駆動回路１０６に出力され
る。
込み信号ＷＥの入力を受ける制御信号発生部１０４は、
図６（Ｅ），（Ｆ）に示したように、メモリセル１０８
に書き込むべき入力信号ＤＩＮ1〜ＤＩＮnの書き込みタ
イミングを制御するための第１書き込み制御信号ＣＷＥ
Ｎ及び所定パルス幅ＰＷ３を有する第２書き込み制御信
号ＣＩＥＢＮを出力する。このとき、前記第２書き込み
制御信号ＣＩＥＢＮのハイレベルのパルス幅ＰＷ３の出
力間に入力信号ＤＩＮ1〜ＤＩＮnがメモリセル１０８に
書き込まれるように、選択遅延部３０で前記入力信号Ｄ
ＩＮ1に基づく第２入力信号ＤＩＮ２の出力タイミング
が調節され、図６（Ｇ）に示したように、出力信号ＤＯ
ＵＴに変換されて書き込み駆動回路１０６に出力され
る。
【００１３】即ち、第１，第２書き込み制御信号ＣＷＥ
Ｎ，ＣＩＥＢＮが書き込み駆動回路１０６に入力され、
該書き込み駆動回路１０６が書き込み動作を遂行し得る
イネーブル状態であるとき、前記選択遅延部３０から出
力される出力信号ＤＯＵＴは、メモリセル１０８に書き
込むべきタイミングが調節されて前記書き込み駆動回路
１０６に入力される。この後、図６（Ｈ），（Ｉ）に示
したように、該書き込み駆動回路１０６から第１，第２
出力信号ＤＡＴＡＢ，ＤＡＴＡが出力されて、図６
（Ｊ）に示したようなデータがメモリセル１０８に書き
込まれるようになっていた。
Ｎ，ＣＩＥＢＮが書き込み駆動回路１０６に入力され、
該書き込み駆動回路１０６が書き込み動作を遂行し得る
イネーブル状態であるとき、前記選択遅延部３０から出
力される出力信号ＤＯＵＴは、メモリセル１０８に書き
込むべきタイミングが調節されて前記書き込み駆動回路
１０６に入力される。この後、図６（Ｈ），（Ｉ）に示
したように、該書き込み駆動回路１０６から第１，第２
出力信号ＤＡＴＡＢ，ＤＡＴＡが出力されて、図６
（Ｊ）に示したようなデータがメモリセル１０８に書き
込まれるようになっていた。
【００１４】この場合、入力信号ＤＩＮ1〜ＤＩＮnがメ
モリセル１０８に書き込まれるためには、前記選択遅延
部３０により前記入力信号ＤＩＮ1〜ＤＩＮnのタイミン
グが適切に調節されるべきである。このような前記選択
遅延部３０の動作について図５及び図７を用いて説明す
る。
モリセル１０８に書き込まれるためには、前記選択遅延
部３０により前記入力信号ＤＩＮ1〜ＤＩＮnのタイミン
グが適切に調節されるべきである。このような前記選択
遅延部３０の動作について図５及び図７を用いて説明す
る。
【００１５】先ず、図７（Ａ）に示したような入力信号
ＤＩＮ1が、所定時間遅延されて第２入力信号ＤＩＮ２
が生成され、該第２入力信号ＤＩＮ２が選択遅延部３０
に入力されると、該選択遅延部３０内の連結された各遅
延部２，４により、図７（Ｂ）に示したような出力信号
ＤＯＵＴが出力される。
ＤＩＮ1が、所定時間遅延されて第２入力信号ＤＩＮ２
が生成され、該第２入力信号ＤＩＮ２が選択遅延部３０
に入力されると、該選択遅延部３０内の連結された各遅
延部２，４により、図７（Ｂ）に示したような出力信号
ＤＯＵＴが出力される。
【００１６】出力信号ＤＯＵＴを速いタイミングでメモ
リセル１０８に書き込むときは、第１スイッチＳ１によ
って遅延部２の両端を短絡（Short）させて、図７
（Ｃ）に示したように、前記選択遅延部３０から出力さ
れる前記出力信号ＤＯＵＴの出力タイミングを時間ｔ１
ほど速く出力させていた。
リセル１０８に書き込むときは、第１スイッチＳ１によ
って遅延部２の両端を短絡（Short）させて、図７
（Ｃ）に示したように、前記選択遅延部３０から出力さ
れる前記出力信号ＤＯＵＴの出力タイミングを時間ｔ１
ほど速く出力させていた。
【００１７】一方、前記出力信号ＤＯＵＴを遅いタイミ
ングでメモリセル１０８に書き込むときは、第２スイッ
チＳ２により遅延部３の両端子をインバータＩ７，Ｉ８
にそれぞれ連結させて、図７（Ｄ）に示したように、前
記選択遅延部３０から出力される出力信号ＤＯＵＴの出
力タイミングを時間ｔ２ほど遅らせて出力させていた。
ングでメモリセル１０８に書き込むときは、第２スイッ
チＳ２により遅延部３の両端子をインバータＩ７，Ｉ８
にそれぞれ連結させて、図７（Ｄ）に示したように、前
記選択遅延部３０から出力される出力信号ＤＯＵＴの出
力タイミングを時間ｔ２ほど遅らせて出力させていた。
【００１８】このようにして、メモリセル１０８に書き
込む入力信号のタイミングが調節されるようになってい
た。
込む入力信号のタイミングが調節されるようになってい
た。
【００１９】
【発明が解決しようとする課題】然るに、このような従
来のデータ書込制御回路においては、入力信号ＤＩＮ1
〜ＤＩＮnをメモリセル１０８に書き込むときのタイミ
ングを適切に調節するための選択遅延部３０が、複数の
遅延部及びそれら遅延部をスイッチングすべきスイッチ
を備えて構成されているため、半導体チップの占有面積
が増加される。
来のデータ書込制御回路においては、入力信号ＤＩＮ1
〜ＤＩＮnをメモリセル１０８に書き込むときのタイミ
ングを適切に調節するための選択遅延部３０が、複数の
遅延部及びそれら遅延部をスイッチングすべきスイッチ
を備えて構成されているため、半導体チップの占有面積
が増加される。
【００２０】また、選択遅延部３０内の各遅延部２，
３，４を構成するＭＯＳトランジスタはコンデンサの役
割を行うようになっており、電源電圧、温度及び製造工
程等の外部要因に影響され易く、各信号の入出力が安定
して行われないため、入力データの書き込みタイミング
を正確に調節することが極めて難しいという不都合な点
があった。
３，４を構成するＭＯＳトランジスタはコンデンサの役
割を行うようになっており、電源電圧、温度及び製造工
程等の外部要因に影響され易く、各信号の入出力が安定
して行われないため、入力データの書き込みタイミング
を正確に調節することが極めて難しいという不都合な点
があった。
【００２１】本発明は、このような従来の課題に鑑みて
なされたもので、入力信号のメモリセルへの書き込みタ
イミングを正確に調節し、半導体チップのレイアウト面
積を縮小し得るデータ書込制御回路を提供することを目
的とする。
なされたもので、入力信号のメモリセルへの書き込みタ
イミングを正確に調節し、半導体チップのレイアウト面
積を縮小し得るデータ書込制御回路を提供することを目
的とする。
【００２２】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載のデータ書込制御回路
は、複数の入力信号及び書き込み信号を用いて、前記複
数の入力信号のうちの所定の入力信号を所定時間遅延さ
せた遅延出力信号及び前記複数の入力信号の遷移をそれ
ぞれ検出した複数の検出信号を合算した合算信号を出力
する入力バッファー回路と、前記入力バッファー回路か
らの合算信号及び前記書き込み信号に基づいて複数の書
き込み制御信号を出力する制御信号発生部と、前記制御
信号発生部からの複数の書き込み制御信号に基づいて前
記入力バッファー回路からの遅延出力信号のメモリセル
への書き込みタイミングを制御する書き込み駆動回路
と、を備えるデータ書込制御回路において、前記入力バ
ッファー部は、前記複数の入力信号及び書き込み信号を
入力する複数の入力部と、前記入力部からの複数の入力
信号の遷移をそれぞれ検出して各検出信号を出力すると
共に、前記複数の入力部のうちの所定の入力部からの入
力信号を所定時間遅延して出力する複数の遷移検出部
と、前記複数の遷移検出部から出力された各検出信号を
用いて、前記各検出信号を合算した合算信号及び複数の
伝送制御信号を出力する検出信号合算部と、前記検出信
号合算部からの複数の伝送制御信号に基づいて、前記所
定の入力部に対応する所定の遷移検出部からの遅延入力
信号を伝送し、前記遅延出力信号を発生するバッファー
部と、を備えて構成されている。
るため、本発明の請求項１に記載のデータ書込制御回路
は、複数の入力信号及び書き込み信号を用いて、前記複
数の入力信号のうちの所定の入力信号を所定時間遅延さ
せた遅延出力信号及び前記複数の入力信号の遷移をそれ
ぞれ検出した複数の検出信号を合算した合算信号を出力
する入力バッファー回路と、前記入力バッファー回路か
らの合算信号及び前記書き込み信号に基づいて複数の書
き込み制御信号を出力する制御信号発生部と、前記制御
信号発生部からの複数の書き込み制御信号に基づいて前
記入力バッファー回路からの遅延出力信号のメモリセル
への書き込みタイミングを制御する書き込み駆動回路
と、を備えるデータ書込制御回路において、前記入力バ
ッファー部は、前記複数の入力信号及び書き込み信号を
入力する複数の入力部と、前記入力部からの複数の入力
信号の遷移をそれぞれ検出して各検出信号を出力すると
共に、前記複数の入力部のうちの所定の入力部からの入
力信号を所定時間遅延して出力する複数の遷移検出部
と、前記複数の遷移検出部から出力された各検出信号を
用いて、前記各検出信号を合算した合算信号及び複数の
伝送制御信号を出力する検出信号合算部と、前記検出信
号合算部からの複数の伝送制御信号に基づいて、前記所
定の入力部に対応する所定の遷移検出部からの遅延入力
信号を伝送し、前記遅延出力信号を発生するバッファー
部と、を備えて構成されている。
【００２３】請求項２に記載の発明では、前記遷移検出
部は、前記入力部からの入力信号を反転して出力する第
１インバータと、該第１インバータからの反転入力信号
を所定時間遅延させる第１遅延器と、該第１遅延器から
の遅延された反転入力信号を反転して遅延入力信号出力
する第２インバータと、前記第１遅延器の遅延された反
転入力信号及び前記第２インバータからの遅延入力信号
により制御され、前記第１インバータからの反転入力信
号又は前記入力部からの入力信号を伝送する第１，第２
伝送ゲートと、それら第１伝送ゲート又は第２伝送ゲー
トにより伝送された反転入力信号又は入力信号を反転し
て前記検出信号を出力する第３インバータと、を備えて
構成される。
部は、前記入力部からの入力信号を反転して出力する第
１インバータと、該第１インバータからの反転入力信号
を所定時間遅延させる第１遅延器と、該第１遅延器から
の遅延された反転入力信号を反転して遅延入力信号出力
する第２インバータと、前記第１遅延器の遅延された反
転入力信号及び前記第２インバータからの遅延入力信号
により制御され、前記第１インバータからの反転入力信
号又は前記入力部からの入力信号を伝送する第１，第２
伝送ゲートと、それら第１伝送ゲート又は第２伝送ゲー
トにより伝送された反転入力信号又は入力信号を反転し
て前記検出信号を出力する第３インバータと、を備えて
構成される。
【００２４】請求項３に記載の発明では、前記検出信号
合算部は、ドレイン端子が共通連結され、ソース端子が
接地され、前記複数の遷移検出部からの各検出信号がゲ
ート端子に入力される複数のＮＭＯＳトランジスタと、
前記複数のＮＭＯＳトランジスタの出力信号を反転させ
る第４インバータと、前記第４インバータからの出力信
号を所定時間遅延させる第２遅延器と、前記第２遅延器
からの出力信号をそれぞれ反転させる第５，第６インバ
ータと、前記第５インバータの出力信号がゲート端子に
入力され、電源電圧と前記複数のＮＭＯＳトランジスタ
の共通ドレイン端子とに連結されたＰＭＯＳトランジス
タと、前記複数のＮＭＯＳトランジスタの共通ドレイン
端子の出力信号と前記第６インバータの出力信号とを否
定論理積して第１伝送制御信号を出力するＮＡＮＤゲー
トと、該ＮＡＮＤゲートからの第１伝送制御信号を反転
させて第２伝送制御信号を出力する第７インバータと、
前記第７インバータからの第２伝送制御信号を反転させ
て前記合算信号を出力する第８インバータと、から構成
される。
合算部は、ドレイン端子が共通連結され、ソース端子が
接地され、前記複数の遷移検出部からの各検出信号がゲ
ート端子に入力される複数のＮＭＯＳトランジスタと、
前記複数のＮＭＯＳトランジスタの出力信号を反転させ
る第４インバータと、前記第４インバータからの出力信
号を所定時間遅延させる第２遅延器と、前記第２遅延器
からの出力信号をそれぞれ反転させる第５，第６インバ
ータと、前記第５インバータの出力信号がゲート端子に
入力され、電源電圧と前記複数のＮＭＯＳトランジスタ
の共通ドレイン端子とに連結されたＰＭＯＳトランジス
タと、前記複数のＮＭＯＳトランジスタの共通ドレイン
端子の出力信号と前記第６インバータの出力信号とを否
定論理積して第１伝送制御信号を出力するＮＡＮＤゲー
トと、該ＮＡＮＤゲートからの第１伝送制御信号を反転
させて第２伝送制御信号を出力する第７インバータと、
前記第７インバータからの第２伝送制御信号を反転させ
て前記合算信号を出力する第８インバータと、から構成
される。
【００２５】請求項４に記載の発明では、前記バッファ
ー部は、前記遷移検出部からの遅延入力信号を反転させ
る第９インバータと、一方端子が連結され、前記第９イ
ンバータからの反転された遅延入力信号がゲート端子に
それぞれ入力される第１ＰＭＯＳトランジスタ及び第１
ＮＭＯＳトランジスタと、電源電圧と前記第１ＰＭＯＳ
トランジスタのソース端子間に連結されて、前記検出信
号合算部のＮＡＮＤゲートからの第１伝送制御信号がゲ
ート端子に入力される第２ＰＭＯＳトランジスタと、前
記第１ＮＭＯＳトランジスタのソース端子と接地電圧間
に連結されて、前記検出信号合算部の第７インバータか
らの第２伝送制御信号がゲート端子に入力される第２Ｎ
ＭＯＳトランジスタと、１対の第１０，第１１インバー
タから成り、前記第１ＰＭＯＳトランジスタと前記第１
ＮＭＯＳトランジスタとの連結端子の出力信号をラッチ
するラッチ部と、該ラッチ部からの出力信号を反転させ
て前記遅延出力信号を出力する第１２インバータと、を
備えて構成される。
ー部は、前記遷移検出部からの遅延入力信号を反転させ
る第９インバータと、一方端子が連結され、前記第９イ
ンバータからの反転された遅延入力信号がゲート端子に
それぞれ入力される第１ＰＭＯＳトランジスタ及び第１
ＮＭＯＳトランジスタと、電源電圧と前記第１ＰＭＯＳ
トランジスタのソース端子間に連結されて、前記検出信
号合算部のＮＡＮＤゲートからの第１伝送制御信号がゲ
ート端子に入力される第２ＰＭＯＳトランジスタと、前
記第１ＮＭＯＳトランジスタのソース端子と接地電圧間
に連結されて、前記検出信号合算部の第７インバータか
らの第２伝送制御信号がゲート端子に入力される第２Ｎ
ＭＯＳトランジスタと、１対の第１０，第１１インバー
タから成り、前記第１ＰＭＯＳトランジスタと前記第１
ＮＭＯＳトランジスタとの連結端子の出力信号をラッチ
するラッチ部と、該ラッチ部からの出力信号を反転させ
て前記遅延出力信号を出力する第１２インバータと、を
備えて構成される。
【００２６】
【発明の実施の形態】以下、本発明の実施形態を、図１
〜図３を用いて説明する。本実施形態に係るデータ書込
制御回路は、図１に示したように、複数の入力信号ＤＩ
Ｎ1〜ＤＩＮn及び書き込み信号ＷＥを用いて、第１番目
の入力信号ＤＩＮ 1を所定時間遅延させた遅延出力信号
ＤＯＵＴ及び前記入力信号ＤＩＮ1〜ＤＩＮ nの遷移をそ
れぞれ検出した複数の検出信号ＤＴ1〜ＤＴnを合算した
合算信号ＤＴＳ３を出力する入力バッファー回路２００
と、前記入力バッファー回路２００からの合算信号ＤＴ
Ｓ３及び外部からの書き込み信号ＷＥに基づいて第１，
第２書き込み制御信号ＣＷＥＮ，ＣＩＥＢＮを出力する
制御信号発生部２０２と、前記第１，第２書き込み制御
信号ＣＷＥＮ，ＣＩＥＢＮに基づいて前記入力バッファ
ー回路２００からの遅延出力信号ＤＯＵＴから第１，第
２出力信号ＤＡＴＡＢ，ＤＡＴＡを発生し、メモリセル
２０６への書き込みタイミングを制御する書き込み駆動
回路２０４とを備えるものである。
〜図３を用いて説明する。本実施形態に係るデータ書込
制御回路は、図１に示したように、複数の入力信号ＤＩ
Ｎ1〜ＤＩＮn及び書き込み信号ＷＥを用いて、第１番目
の入力信号ＤＩＮ 1を所定時間遅延させた遅延出力信号
ＤＯＵＴ及び前記入力信号ＤＩＮ1〜ＤＩＮ nの遷移をそ
れぞれ検出した複数の検出信号ＤＴ1〜ＤＴnを合算した
合算信号ＤＴＳ３を出力する入力バッファー回路２００
と、前記入力バッファー回路２００からの合算信号ＤＴ
Ｓ３及び外部からの書き込み信号ＷＥに基づいて第１，
第２書き込み制御信号ＣＷＥＮ，ＣＩＥＢＮを出力する
制御信号発生部２０２と、前記第１，第２書き込み制御
信号ＣＷＥＮ，ＣＩＥＢＮに基づいて前記入力バッファ
ー回路２００からの遅延出力信号ＤＯＵＴから第１，第
２出力信号ＤＡＴＡＢ，ＤＡＴＡを発生し、メモリセル
２０６への書き込みタイミングを制御する書き込み駆動
回路２０４とを備えるものである。
【００２７】入力バッファー回路２００は、図２に示し
たように、入力信号ＤＩＮ1〜ＤＩＮn及び書き込み信号
ＷＥが入力されて第１入力信号ＤＩＮ１1〜ＤＩＮ１nを
それぞれ出力する複数の入力部４０1〜４０nと、前記入
力部４０1〜４０nからの第１入力信号ＤＩＮ１1〜ＤＩ
Ｎ１nの遷移をそれぞれ検出して各検出信号ＤＴ1〜ＤＴ
nを出力すると共に、所定の入力部である第１番目の入
力部４０1からの第１入力信号ＤＩＮ１1は所定時間遅延
され、遅延入力信号である第２入力信号ＤＩＮ２を出力
する遷移検出部５０1〜５０nと、前記遷移検出部５０1
〜５０nからの検出信号ＤＴ1〜ＤＴnを用いて、各検出
信号ＤＴ1〜ＤＴnを合算した合算信号ＤＴＳ３及び第
１，第２伝送制御信号ＤＴＳ１，ＤＴＳ２をそれぞれ出
力する検出信号合算部７０と、第１，第２伝送制御信号
ＤＴＳ１，ＤＴＳ２に基づいて、前記遷移検出部５０1
からの第２入力信号ＤＩＮ２を伝送し、遅延出力信号Ｄ
ＯＵＴを発生するバッファー部６０と、を備えて構成さ
れている。
たように、入力信号ＤＩＮ1〜ＤＩＮn及び書き込み信号
ＷＥが入力されて第１入力信号ＤＩＮ１1〜ＤＩＮ１nを
それぞれ出力する複数の入力部４０1〜４０nと、前記入
力部４０1〜４０nからの第１入力信号ＤＩＮ１1〜ＤＩ
Ｎ１nの遷移をそれぞれ検出して各検出信号ＤＴ1〜ＤＴ
nを出力すると共に、所定の入力部である第１番目の入
力部４０1からの第１入力信号ＤＩＮ１1は所定時間遅延
され、遅延入力信号である第２入力信号ＤＩＮ２を出力
する遷移検出部５０1〜５０nと、前記遷移検出部５０1
〜５０nからの検出信号ＤＴ1〜ＤＴnを用いて、各検出
信号ＤＴ1〜ＤＴnを合算した合算信号ＤＴＳ３及び第
１，第２伝送制御信号ＤＴＳ１，ＤＴＳ２をそれぞれ出
力する検出信号合算部７０と、第１，第２伝送制御信号
ＤＴＳ１，ＤＴＳ２に基づいて、前記遷移検出部５０1
からの第２入力信号ＤＩＮ２を伝送し、遅延出力信号Ｄ
ＯＵＴを発生するバッファー部６０と、を備えて構成さ
れている。
【００２８】前記入力部４０1〜４０n及び遷移検出部５
０1〜５０nは、従来の入力バッファー回路の入力部１０
1〜１０n及び遷移検出部２０1〜２０nと同様に構成され
る。前記入力部４０1は、書き込み信号ＷＥと入力信号
ＤＩＮ1とを否定論理和するＮＯＲゲートＮＲ２と、該
ＮＯＲゲートＮＲ２の出力信号を反転させて第１入力信
号ＤＩＮ１1を出力するインバータＩ１０と、から構成
される。入力部４０2〜４０nも同様の構成である。
０1〜５０nは、従来の入力バッファー回路の入力部１０
1〜１０n及び遷移検出部２０1〜２０nと同様に構成され
る。前記入力部４０1は、書き込み信号ＷＥと入力信号
ＤＩＮ1とを否定論理和するＮＯＲゲートＮＲ２と、該
ＮＯＲゲートＮＲ２の出力信号を反転させて第１入力信
号ＤＩＮ１1を出力するインバータＩ１０と、から構成
される。入力部４０2〜４０nも同様の構成である。
【００２９】前記遷移検出部５０1は、前記第１入力信
号ＤＩＮ１1を反転して出力する第1インバータとしての
インバータＩ１１と、該インバータＩ１１からの反転入
力信号を所定時間遅延させて出力する第１遅延器として
の遅延器５と、該遅延器５からの遅延された反転入力信
号を反転して遅延入力信号としての第２入力信号ＤＩＮ
２を出力する第２インバータとしてのインバータＩ１２
と、前記遅延器５からの遅延された反転入力信号及び前
記インバータＩ１２からの出力信号によって制御され、
前記インバータＩ１１からの反転入力信号又は前記入力
部４０1からの第１入力信号ＤＩＮ１1を伝送する第１，
第２伝送ゲートとしての各伝送ゲートＸ３，Ｘ４と、そ
れら伝送ゲートＸ３又は伝送ゲートＸ４により伝送され
たインバータＩ１１からの反転入力信号又は第１入力信
号ＤＩＮ１1を反転させて検出信号ＤＴ1を出力する第３
インバータとしてのインバータＩ１３と、から構成され
ている。遷移検出部５０1〜５０nも同様の構成であり、
検出信号ＤＴ2〜ＤＴnを出力する。尚、遷移検出部５０
1のみが、前記インバータＩ１２からの第２入力信号Ｄ
ＩＮ２をバッファー部６０に出力している。
号ＤＩＮ１1を反転して出力する第1インバータとしての
インバータＩ１１と、該インバータＩ１１からの反転入
力信号を所定時間遅延させて出力する第１遅延器として
の遅延器５と、該遅延器５からの遅延された反転入力信
号を反転して遅延入力信号としての第２入力信号ＤＩＮ
２を出力する第２インバータとしてのインバータＩ１２
と、前記遅延器５からの遅延された反転入力信号及び前
記インバータＩ１２からの出力信号によって制御され、
前記インバータＩ１１からの反転入力信号又は前記入力
部４０1からの第１入力信号ＤＩＮ１1を伝送する第１，
第２伝送ゲートとしての各伝送ゲートＸ３，Ｘ４と、そ
れら伝送ゲートＸ３又は伝送ゲートＸ４により伝送され
たインバータＩ１１からの反転入力信号又は第１入力信
号ＤＩＮ１1を反転させて検出信号ＤＴ1を出力する第３
インバータとしてのインバータＩ１３と、から構成され
ている。遷移検出部５０1〜５０nも同様の構成であり、
検出信号ＤＴ2〜ＤＴnを出力する。尚、遷移検出部５０
1のみが、前記インバータＩ１２からの第２入力信号Ｄ
ＩＮ２をバッファー部６０に出力している。
【００３０】前記検出信号合算部７０は、ドレイン端子
が共通連結され、ソース端子が接地され、前記複数の遷
移検出部検５０1〜５０nからの検出信号ＤＴ1〜ＤＴnが
ゲート端子にそれぞれ入力される複数のＮＭＯＳトラン
ジスタＮＭ４1〜ＮＭ４nと、前記ＮＭＯＳトランジスタ
ＮＭ４1〜ＮＭ４nの出力信号を反転させる第４インバー
タとしてのインバータＩ１８と、前記インバータＩ１８
からの出力信号を所定時間遅延させる第２遅延器として
の遅延器６と、前記遅延器６からの出力信号をそれぞれ
反転させる第５，第６インバータとしてのインバータＩ
１９，Ｉ２０と、電源電圧ＶＣＣと前記ＮＭＯＳトラン
ジスタＮＭ４nのドレイン端子間に連結されて前記イン
バータＩ１９の出力信号がゲート端子に入力されるＰＭ
ＯＳトランジスタＰＭ４と、前記複数のＮＭＯＳトラン
ジスタＮＭ４1〜ＮＭ４nの各ドレイン端子Ｅ1〜Ｅnから
出力される出力信号と前記インバータＩ２０の出力信号
とを否定論理積して第１伝送制御信号ＤＴＳ１を出力す
るＮＡＮＤゲートＮＤ１と、該第１伝送制御信号ＤＴＳ
１を反転させて第２伝送制御信号ＤＴＳ２を出力する第
７インバータとしてのインバータＩ２１と、該第２伝送
制御信号ＤＴＳ２を反転させて合算信号ＤＴＳ３を出力
する第８インバータとしてのインバータＩ２２と、から
構成されている。
が共通連結され、ソース端子が接地され、前記複数の遷
移検出部検５０1〜５０nからの検出信号ＤＴ1〜ＤＴnが
ゲート端子にそれぞれ入力される複数のＮＭＯＳトラン
ジスタＮＭ４1〜ＮＭ４nと、前記ＮＭＯＳトランジスタ
ＮＭ４1〜ＮＭ４nの出力信号を反転させる第４インバー
タとしてのインバータＩ１８と、前記インバータＩ１８
からの出力信号を所定時間遅延させる第２遅延器として
の遅延器６と、前記遅延器６からの出力信号をそれぞれ
反転させる第５，第６インバータとしてのインバータＩ
１９，Ｉ２０と、電源電圧ＶＣＣと前記ＮＭＯＳトラン
ジスタＮＭ４nのドレイン端子間に連結されて前記イン
バータＩ１９の出力信号がゲート端子に入力されるＰＭ
ＯＳトランジスタＰＭ４と、前記複数のＮＭＯＳトラン
ジスタＮＭ４1〜ＮＭ４nの各ドレイン端子Ｅ1〜Ｅnから
出力される出力信号と前記インバータＩ２０の出力信号
とを否定論理積して第１伝送制御信号ＤＴＳ１を出力す
るＮＡＮＤゲートＮＤ１と、該第１伝送制御信号ＤＴＳ
１を反転させて第２伝送制御信号ＤＴＳ２を出力する第
７インバータとしてのインバータＩ２１と、該第２伝送
制御信号ＤＴＳ２を反転させて合算信号ＤＴＳ３を出力
する第８インバータとしてのインバータＩ２２と、から
構成されている。
【００３１】前記バッファー部６０は、前記遷移検出部
５０1からの第２入力信号ＤＩＮ２を反転させる第９イ
ンバータとしてのインバータＩ１４と、一方端子が連結
され、インバータＩ１４からの第２入力信号ＤＩＮ２が
ゲート端子にそれぞれ入力される第１ＰＭＯＳトランジ
スタとしてのＰＭＯＳトランジスタＰＭ３及び第１ＮＭ
ＯＳトランジスタとしてのＮＭＯＳトランジスタＮＭ２
と、電源電圧ＶＣＣと前記ＰＭＯＳトランジスタＰＭ３
のソース端子間に連結されて、第１伝送制御信号ＤＴＳ
１がゲート端子に入力される第２ＰＭＯＳトランジスタ
としてのＰＭＯＳトランジスタＰＭ２と、前記ＮＭＯＳ
トランジスタＮＭ２のソース端子と接地電圧ＶＳＳ間に
連結されて、第２伝送制御信号ＤＴＳ２がゲート端子に
入力される第２ＮＭＯＳトランジスタとしてのＮＭＯＳ
トランジスタＮＭ３と、１対の第１０，第１１インバー
タとしてのインバータＩ１５，Ｉ１６から成り、前記Ｐ
ＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮ
Ｍ２の一方の連結端子Ｃ１からの出力信号をラッチする
ラッチ部ＬＴと、ラッチ部ＬＴの他方の連結端子Ｃ２か
らの出力信号を反転させて、前記第２入力信号ＤＩＮ２
を遅延出力信号ＤＯＵＴとして出力する第１２インバー
タとしてのインバータＩ１７と、を備えて構成されてい
る。
５０1からの第２入力信号ＤＩＮ２を反転させる第９イ
ンバータとしてのインバータＩ１４と、一方端子が連結
され、インバータＩ１４からの第２入力信号ＤＩＮ２が
ゲート端子にそれぞれ入力される第１ＰＭＯＳトランジ
スタとしてのＰＭＯＳトランジスタＰＭ３及び第１ＮＭ
ＯＳトランジスタとしてのＮＭＯＳトランジスタＮＭ２
と、電源電圧ＶＣＣと前記ＰＭＯＳトランジスタＰＭ３
のソース端子間に連結されて、第１伝送制御信号ＤＴＳ
１がゲート端子に入力される第２ＰＭＯＳトランジスタ
としてのＰＭＯＳトランジスタＰＭ２と、前記ＮＭＯＳ
トランジスタＮＭ２のソース端子と接地電圧ＶＳＳ間に
連結されて、第２伝送制御信号ＤＴＳ２がゲート端子に
入力される第２ＮＭＯＳトランジスタとしてのＮＭＯＳ
トランジスタＮＭ３と、１対の第１０，第１１インバー
タとしてのインバータＩ１５，Ｉ１６から成り、前記Ｐ
ＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮ
Ｍ２の一方の連結端子Ｃ１からの出力信号をラッチする
ラッチ部ＬＴと、ラッチ部ＬＴの他方の連結端子Ｃ２か
らの出力信号を反転させて、前記第２入力信号ＤＩＮ２
を遅延出力信号ＤＯＵＴとして出力する第１２インバー
タとしてのインバータＩ１７と、を備えて構成されてい
る。
【００３２】前記書き込み駆動回路２０４は、前記入力
バッファー回路２００からの遅延出力信号ＤＯＵＴを反
転させるインバータＩ２３と、前記出力信号ＤＯＵＴと
前記第１書き込み制御信号ＣＩＥＢＮとを論理和する第
１ＯＲゲートＯＲ１と、インバータＩ２３からの反転さ
れた出力信号ＤＯＵＴと前記第１書き込み制御信号ＣＩ
ＥＢＮとを論理和する第２ＯＲゲートＯＲ２と、前記第
２書き込み制御信号ＣＷＥＮを反転させるインバータＩ
２５と、前記第２書き込み制御信号ＣＷＥＮ及びインバ
ータＩ２５からの反転された第２書き込み制御信号ＣＷ
ＥＮによって開閉制御され、前記第１，第２ＯＲゲート
ＯＲ１，ＯＲ２の出力信号をそれぞれ伝送する伝送ゲー
トＸ５，Ｘ６と、前記第１書き込み制御信号ＣＩＥＢＮ
を反転させるインバータＩ２４と、ドレイン端子が電源
電圧ＶＣＣに連結され、インバータＩ２４からの反転さ
れた第１書き込み制御信号ＣＩＥＢＮが各ゲート端子に
同時に入力される各ＰＭＯＳトランジスタＰＭ５，ＰＭ
６と、から構成されている。
バッファー回路２００からの遅延出力信号ＤＯＵＴを反
転させるインバータＩ２３と、前記出力信号ＤＯＵＴと
前記第１書き込み制御信号ＣＩＥＢＮとを論理和する第
１ＯＲゲートＯＲ１と、インバータＩ２３からの反転さ
れた出力信号ＤＯＵＴと前記第１書き込み制御信号ＣＩ
ＥＢＮとを論理和する第２ＯＲゲートＯＲ２と、前記第
２書き込み制御信号ＣＷＥＮを反転させるインバータＩ
２５と、前記第２書き込み制御信号ＣＷＥＮ及びインバ
ータＩ２５からの反転された第２書き込み制御信号ＣＷ
ＥＮによって開閉制御され、前記第１，第２ＯＲゲート
ＯＲ１，ＯＲ２の出力信号をそれぞれ伝送する伝送ゲー
トＸ５，Ｘ６と、前記第１書き込み制御信号ＣＩＥＢＮ
を反転させるインバータＩ２４と、ドレイン端子が電源
電圧ＶＣＣに連結され、インバータＩ２４からの反転さ
れた第１書き込み制御信号ＣＩＥＢＮが各ゲート端子に
同時に入力される各ＰＭＯＳトランジスタＰＭ５，ＰＭ
６と、から構成されている。
【００３３】以下、本実施形態に係るデータ書込制御回
路の動作を、図３を用いて説明する。先ず、入力バッフ
ァー回路２００の入力部４０1には、図３（ａ）に示す
ローレベルの書き込み信号ＷＥ及び図３（ｂ）に示す入
力信号ＤＩＮ1が入力されて、図３（ｃ）に示す第１入
力信号ＤＩＮ１1が出力される。入力部４０2〜４０nに
も、同様にして、入力信号ＤＩＮ2〜ＤＩＮnがそれぞれ
入力されて、第１入力信号ＤＩＮ１2〜ＤＩＮ１nがそれ
ぞれ出力される。
路の動作を、図３を用いて説明する。先ず、入力バッフ
ァー回路２００の入力部４０1には、図３（ａ）に示す
ローレベルの書き込み信号ＷＥ及び図３（ｂ）に示す入
力信号ＤＩＮ1が入力されて、図３（ｃ）に示す第１入
力信号ＤＩＮ１1が出力される。入力部４０2〜４０nに
も、同様にして、入力信号ＤＩＮ2〜ＤＩＮnがそれぞれ
入力されて、第１入力信号ＤＩＮ１2〜ＤＩＮ１nがそれ
ぞれ出力される。
【００３４】該第１入力信号ＤＩＮ１1を受けた遷移検
出部５０1は、図３（ｄ）に示すような第２入力信号Ｄ
ＩＮ２及び図３（ｅ）に示すような所定のパルス幅ＰＷ
４を有する検出信号ＤＴ1を出力する。遷移検出部５０2
〜５０nも同様にして、検出信号ＤＴ2〜ＤＴnを出力す
る。
出部５０1は、図３（ｄ）に示すような第２入力信号Ｄ
ＩＮ２及び図３（ｅ）に示すような所定のパルス幅ＰＷ
４を有する検出信号ＤＴ1を出力する。遷移検出部５０2
〜５０nも同様にして、検出信号ＤＴ2〜ＤＴnを出力す
る。
【００３５】データ遷移検出合算部７０は、前記検出信
号ＤＴ1〜ＤＴnを合算して、図３（ｆ），（ｇ），
（ｈ）に示したような、前記検出信号ＤＴ1のパルス幅
ＰＷ４よりも増加されたパルス幅ＰＷ５を有する第１，
第２伝送制御信号ＤＴＳ１，ＤＴＳ２及び合算信号ＤＴ
Ｓ３をそれぞれ出力する。
号ＤＴ1〜ＤＴnを合算して、図３（ｆ），（ｇ），
（ｈ）に示したような、前記検出信号ＤＴ1のパルス幅
ＰＷ４よりも増加されたパルス幅ＰＷ５を有する第１，
第２伝送制御信号ＤＴＳ１，ＤＴＳ２及び合算信号ＤＴ
Ｓ３をそれぞれ出力する。
【００３６】バッファー部６０は、前記第１，第２伝送
制御信号ＤＴＳ１，ＤＴＳ２によってＰＭＯＳトランジ
スタＰＭ２及びＮＭＯＳトランジスタＮＭ３が制御され
ることにより、バッファー部６０の入力端子で待機する
第２入力信号ＤＩＮ２を伝送して、図３（ｋ）に示すよ
うな遅延出力信号ＤＯＵＴを書き込み駆動回路２０４に
出力する。
制御信号ＤＴＳ１，ＤＴＳ２によってＰＭＯＳトランジ
スタＰＭ２及びＮＭＯＳトランジスタＮＭ３が制御され
ることにより、バッファー部６０の入力端子で待機する
第２入力信号ＤＩＮ２を伝送して、図３（ｋ）に示すよ
うな遅延出力信号ＤＯＵＴを書き込み駆動回路２０４に
出力する。
【００３７】ここで、制御信号発生部２０２では、書き
込み信号ＷＥに基づいて図３（ｉ）に示すような第１書
き込み制御信号ＣＷＥＮが生成され、書き込み信号ＷＥ
及び合算信号ＤＴＳ３に基づいて図３（ｊ）に示すよう
な第２制御信号ＣＩＥＢＮが生成される。
込み信号ＷＥに基づいて図３（ｉ）に示すような第１書
き込み制御信号ＣＷＥＮが生成され、書き込み信号ＷＥ
及び合算信号ＤＴＳ３に基づいて図３（ｊ）に示すよう
な第２制御信号ＣＩＥＢＮが生成される。
【００３８】前記第２入力信号ＤＩＮ２の伝送は、図３
（ｉ），（ｊ）に示した第１書き込み制御信号ＣＷＥＮ
がハイレベルの状態であって、第２書き込み制御信号Ｃ
ＩＥＢＮがハイレベルのパルス幅ＰＷ５を有するパルス
の下降エッジ（第２伝送制御信号ＤＴＳ２の上昇エッ
ジ）に同期して行われる。即ち、第１，第２伝送制御信
号ＤＴＳ１，ＤＴＳ２及び合算信号ＤＴＳ３により前記
バッファー部６０及び前記制御信号発生部２０２の動作
が関連することにより、前記第２入力信号ＤＩＮ２の伝
送を行うことができる。これにより、前記書き込み駆動
回路２０４に入力される遅延出力信号ＤＯＵＴは、メモ
リセル２０６に書き込むべき適切なタイミングで正確に
発生される。
（ｉ），（ｊ）に示した第１書き込み制御信号ＣＷＥＮ
がハイレベルの状態であって、第２書き込み制御信号Ｃ
ＩＥＢＮがハイレベルのパルス幅ＰＷ５を有するパルス
の下降エッジ（第２伝送制御信号ＤＴＳ２の上昇エッ
ジ）に同期して行われる。即ち、第１，第２伝送制御信
号ＤＴＳ１，ＤＴＳ２及び合算信号ＤＴＳ３により前記
バッファー部６０及び前記制御信号発生部２０２の動作
が関連することにより、前記第２入力信号ＤＩＮ２の伝
送を行うことができる。これにより、前記書き込み駆動
回路２０４に入力される遅延出力信号ＤＯＵＴは、メモ
リセル２０６に書き込むべき適切なタイミングで正確に
発生される。
【００３９】このように、入力信号ＤＩＮ1のメモリセ
ル２０６への書き込みタイミングが調節されて、遅延出
力信号ＤＯＵＴが前記書き込み駆動回路２０４に入力さ
れると、図３（ｍ），（ｌ）に示したように、第１，第
２出力信号ＤＡＴＡＢ，ＤＡＴＡがメモリセル２０６に
出力されて、図３（ｎ）に示すように、第２出力信号Ｄ
ＡＴＡが書き込まれることとなる。
ル２０６への書き込みタイミングが調節されて、遅延出
力信号ＤＯＵＴが前記書き込み駆動回路２０４に入力さ
れると、図３（ｍ），（ｌ）に示したように、第１，第
２出力信号ＤＡＴＡＢ，ＤＡＴＡがメモリセル２０６に
出力されて、図３（ｎ）に示すように、第２出力信号Ｄ
ＡＴＡが書き込まれることとなる。
【００４０】即ち、入力バッファー回路２００において
は、遅延された入力信号ＤＩＮ1をターンオフ状態のバ
ッファー部６０の入力端子に待機させ、合算信号ＤＴＳ
３のパルス幅ＰＷ５と同じパルス幅を有する第２書き込
み制御信号ＣＩＥＢＮのパルス（待機時間ｔ３０）の上
昇エッジで遅延出力信号ＤＯＵＴを伝送し、前記書き込
み駆動回路２０４に出力するようになっている。
は、遅延された入力信号ＤＩＮ1をターンオフ状態のバ
ッファー部６０の入力端子に待機させ、合算信号ＤＴＳ
３のパルス幅ＰＷ５と同じパルス幅を有する第２書き込
み制御信号ＣＩＥＢＮのパルス（待機時間ｔ３０）の上
昇エッジで遅延出力信号ＤＯＵＴを伝送し、前記書き込
み駆動回路２０４に出力するようになっている。
【００４１】ここで、第２制御信号ＣＩＥＢＮのパルス
（待機時間ｔ３０）は自動的に調節することが可能であ
り、このパルスの出力中に遅延出力信号ＤＯＵＴを必ず
出力させることができるので、入力信号ＤＩＮ1をメモ
リセル２０６に書き込むタイミングは自動的に調節でき
る。
（待機時間ｔ３０）は自動的に調節することが可能であ
り、このパルスの出力中に遅延出力信号ＤＯＵＴを必ず
出力させることができるので、入力信号ＤＩＮ1をメモ
リセル２０６に書き込むタイミングは自動的に調節でき
る。
【００４２】よって、決められたデータ書込サイクル、
即ち、図３（ａ）に示すローレベルの書き込み信号ＷＥ
の出力内で、データ保持時間（Data Hold Time；ｔ３−
ｔ３０）及びデータセットアップ時間（Data setup Tim
e；ｔ３＋ｔ３０）を調節して、これらの時間を改善す
ることができる。例えば、前記書き込み駆動回路２０４
で待機時間ｔ３０を増加させて、データ保持時間のマー
ジンを良くしたり、待機時間ｔ３０を減少させて、デー
タセットアップ時間のマージンを良くしたりすることが
できる。これにより、入力信号ＤＩＮ1を、適切な時間
内に、メモリセル２０６に正確に書き込むことができ
る。
即ち、図３（ａ）に示すローレベルの書き込み信号ＷＥ
の出力内で、データ保持時間（Data Hold Time；ｔ３−
ｔ３０）及びデータセットアップ時間（Data setup Tim
e；ｔ３＋ｔ３０）を調節して、これらの時間を改善す
ることができる。例えば、前記書き込み駆動回路２０４
で待機時間ｔ３０を増加させて、データ保持時間のマー
ジンを良くしたり、待機時間ｔ３０を減少させて、デー
タセットアップ時間のマージンを良くしたりすることが
できる。これにより、入力信号ＤＩＮ1を、適切な時間
内に、メモリセル２０６に正確に書き込むことができ
る。
【００４３】
【発明の効果】以上説明したように、本発明に係るデー
タ書込制御回路によれば、入力信号の遷移によって生成
される検出信号のパルス幅より大きいパルス幅を有する
制御信号に基づいて入力信号の出力を制御し、伝送する
ようになっているため、データセットアップ時間及びデ
ータ保持時間を同時に改善して、メモリセルへの入力信
号の書き込みタイミングの調節を正確に行うことができ
る。従って、メモリセル対してデータを正確に書き込む
ことができる。
タ書込制御回路によれば、入力信号の遷移によって生成
される検出信号のパルス幅より大きいパルス幅を有する
制御信号に基づいて入力信号の出力を制御し、伝送する
ようになっているため、データセットアップ時間及びデ
ータ保持時間を同時に改善して、メモリセルへの入力信
号の書き込みタイミングの調節を正確に行うことができ
る。従って、メモリセル対してデータを正確に書き込む
ことができる。
【００４４】また、従来の回路構成における遅延回路を
備える必要がないため、半導体チップのレイアウト面積
を縮小し得ることができるという効果がある。
備える必要がないため、半導体チップのレイアウト面積
を縮小し得ることができるという効果がある。
【図１】本発明に係るデータ書込制御回路の一実施形態
の構成図である。
の構成図である。
【図２】入力バッファー回路の一実施形態の回路図であ
る。
る。
【図３】本発明に係るデータ書込制御回路における各信
号のタイミング図である。
号のタイミング図である。
【図４】従来のデータ書込制御回路の構成図である。
【図５】従来の入力バッファー回路の回路図である。
【図６】従来のデータ書込制御回路における各信号のタ
イミング図である。
イミング図である。
【図７】従来のデータ書込制御回路による入力信号のタ
イミングの調節過程を示したタイミング図である。
イミングの調節過程を示したタイミング図である。
４０1〜４０n：入力部 ５０1〜５０n：遷移検出部 ６０：バッファー部 ７０：検出信号合算部 ２００：入力バッファー回路 ２０２：制御信号発生部 ２０４：書き込み駆動回路 ２０６：メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ホーン パク 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−ク、ボクダエ−ド ン、2008
Claims (4)
- 【請求項１】複数の入力信号及び書き込み信号を用い
て、前記複数の入力信号のうちの所定の入力信号を所定
時間遅延させた遅延出力信号及び前記複数の入力信号の
遷移をそれぞれ検出した複数の検出信号を合算した合算
信号を出力する入力バッファー回路と、 前記入力バッファー回路からの合算信号及び前記書き込
み信号に基づいて複数の書き込み制御信号を出力する制
御信号発生部と、 前記制御信号発生部からの複数の書き込み制御信号に基
づいて前記入力バッファー回路からの遅延出力信号のメ
モリセルへの書き込みタイミングを制御する書き込み駆
動回路と、を備えるデータ書込制御回路において、 前記入力バッファー部は、 前記複数の入力信号及び書き込み信号を入力する複数の
入力部と、 前記入力部からの複数の入力信号の遷移をそれぞれ検出
して各検出信号を出力すると共に、前記複数の入力部の
うちの所定の入力部からの入力信号を所定時間遅延して
出力する複数の遷移検出部と、 前記複数の遷移検出部から出力された各検出信号を用い
て、前記各検出信号を合算した合算信号及び複数の伝送
制御信号を出力する検出信号合算部と、 前記検出信号合算部からの複数の伝送制御信号に基づい
て、前記所定の入力部に対応する所定の遷移検出部から
の遅延入力信号を伝送し、前記遅延出力信号を発生する
バッファー部と、を備えて構成されたことを特徴とする
データ書込制御回路。 - 【請求項２】前記遷移検出部は、 前記入力部からの入力信号を反転して出力する第１イン
バータと、 該第１インバータからの反転入力信号を所定時間遅延さ
せる第１遅延器と、 該第１遅延器からの遅延された反転入力信号を反転して
遅延入力信号出力する第２インバータと、 前記第１遅延器の遅延された反転入力信号及び前記第２
インバータからの遅延入力信号により制御され、前記第
１インバータからの反転入力信号又は前記入力部からの
入力信号を伝送する第１，第２伝送ゲートと、 それら第１伝送ゲート又は第２伝送ゲートにより伝送さ
れた反転入力信号又は入力信号を反転して前記検出信号
を出力する第３インバータと、を備えて構成されたこと
を特徴とする請求項１に記載のデータ書込制御回路。 - 【請求項３】前記検出信号合算部は、 ドレイン端子が共通連結され、ソース端子が接地され、
前記複数の遷移検出部からの各検出信号がゲート端子に
入力される複数のＮＭＯＳトランジスタと、 前記複数のＮＭＯＳトランジスタの出力信号を反転させ
る第４インバータと、 前記第４インバータからの出力信号を所定時間遅延させ
る第２遅延器と、 前記第２遅延器からの出力信号をそれぞれ反転させる第
５，第６インバータと、 前記第５インバータの出力信号がゲート端子に入力さ
れ、電源電圧と前記複数のＮＭＯＳトランジスタの共通
ドレイン端子とに連結されたＰＭＯＳトランジスタと、 前記複数のＮＭＯＳトランジスタの共通ドレイン端子の
出力信号と前記第６インバータの出力信号とを否定論理
積して第１伝送制御信号を出力するＮＡＮＤゲートと、 該ＮＡＮＤゲートからの第１伝送制御信号を反転させて
第２伝送制御信号を出力する第７インバータと、 前記第７インバータからの第２伝送制御信号を反転させ
て前記合算信号を出力する第８インバータと、から構成
されたことを特徴とする請求項１又は請求項２に記載の
データ書込制御回路。 - 【請求項４】前記バッファー部は、 前記遷移検出部からの遅延入力信号を反転させる第９イ
ンバータと、 一方端子が連結され、前記第９インバータからの反転さ
れた遅延入力信号がゲート端子にそれぞれ入力される第
１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタ
と、 電源電圧と前記第１ＰＭＯＳトランジスタのソース端子
間に連結されて、前記検出信号合算部のＮＡＮＤゲート
からの第１伝送制御信号がゲート端子に入力される第２
ＰＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのソース端子と接地電圧
間に連結されて、前記検出信号合算部の第７インバータ
からの第２伝送制御信号がゲート端子に入力される第２
ＮＭＯＳトランジスタと、 １対の第１０，第１１インバータから成り、前記第１Ｐ
ＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタと
の連結端子の出力信号をラッチするラッチ部と、 該ラッチ部からの出力信号を反転させて前記遅延出力信
号を出力する第１２インバータと、を備えて構成される
ことを特徴とする請求項３に記載のデータ書込制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015318A KR100271653B1 (ko) | 1998-04-29 | 1998-04-29 | 입력버퍼회로 |
| KR15318/1998 | 1998-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003594A true JP2000003594A (ja) | 2000-01-07 |
| JP4221535B2 JP4221535B2 (ja) | 2009-02-12 |
Family
ID=19536860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12404599A Expired - Fee Related JP4221535B2 (ja) | 1998-04-29 | 1999-04-30 | データ書込制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6147512A (ja) |
| JP (1) | JP4221535B2 (ja) |
| KR (1) | KR100271653B1 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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| US7456671B2 (en) * | 2007-01-11 | 2008-11-25 | International Business Machines Corporation | Hierarchical scalable high resolution digital programmable delay circuit |
| US9385718B1 (en) * | 2013-10-18 | 2016-07-05 | Altera Corporation | Input-output buffer circuit with a gate bias generator |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
| KR930008838A (ko) * | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
| KR0167299B1 (ko) * | 1995-12-21 | 1999-02-01 | 문정환 | 메모리의 컬럼스위치 인에이블신호 발생회로 |
| KR100239692B1 (ko) * | 1996-07-27 | 2000-01-15 | 김영환 | 반도체 장치의 출력회로 |
-
1998
- 1998-04-29 KR KR1019980015318A patent/KR100271653B1/ko not_active IP Right Cessation
-
1999
- 1999-04-28 US US09/300,918 patent/US6147512A/en not_active Expired - Lifetime
- 1999-04-30 JP JP12404599A patent/JP4221535B2/ja not_active Expired - Fee Related
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|---|---|
| JP4221535B2 (ja) | 2009-02-12 |
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