KR100353563B1 - 반도체 메모리의 기록 제어회로 - Google Patents

반도체 메모리의 기록 제어회로 Download PDF

Info

Publication number
KR100353563B1
KR100353563B1 KR1019990061565A KR19990061565A KR100353563B1 KR 100353563 B1 KR100353563 B1 KR 100353563B1 KR 1019990061565 A KR1019990061565 A KR 1019990061565A KR 19990061565 A KR19990061565 A KR 19990061565A KR 100353563 B1 KR100353563 B1 KR 100353563B1
Authority
KR
South Korea
Prior art keywords
signal
excavation
hole
pipe
filling
Prior art date
Application number
KR1019990061565A
Other languages
English (en)
Other versions
KR20010058087A (ko
Inventor
나준호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990061565A priority Critical patent/KR100353563B1/ko
Publication of KR20010058087A publication Critical patent/KR20010058087A/ko
Application granted granted Critical
Publication of KR100353563B1 publication Critical patent/KR100353563B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Logic Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명인 그라우팅 지향식 수평 굴착 방법(Grouting Horizontal Directional Drilling : 이하 GHDD 라 약칭)은 지중에 관을 매설하는 과정에서 굴착공과 관 내경간의 차이로 인해 생긴 여유공극에 의해 지반이 침하되는 것을 방지하는 것으로써, 지중에 관을 매설하기 위해 지표면의 소정부위를 일정깊이로 개착하여 작업공들을 형성하는 단계와, 상기 일측 작업공에 굴착수단 및 확공수단을 구비한 수평 굴착장치를 설치하고, 상기 굴착수단을 상기 지중 내부로 상기 타측 작업공간까지 밀어 넣어 굴착공을 형성하며 상기 확공수단으로 상기 굴착공을 일정 직경으로 확공시키는 단계와, 상기 확공수단에 관을 연결시키고 상기 관을 상기 굴착공 내부로 상기 수평 굴착장치를 사용하여 잡아당겨 상기 굴착공 내부에 인입시키는 단계와, 상기 관의 인입과 동시에 상기 굴착공 내부로 뒷채움관을 인입시키는 단계와, 상기 진입 작업공간 및 도달 작업공간을 매립재로 메우는 단계와, 상기 뒷채움관 내부로 뒷채움재를 주입함과 동시에 상기 뒷채움관을 상기 굴착공에서 빼내면서 상기 굴착공과 상기 관 사이의 여유공극으로 상기 뒷채움재를 충전하는 단계를 포함한다.

Description

그라우팅 지향식 수평 굴착 방법 {Grouting Horizontal directional drilling method}
본 발명은 반도체 메모리의 데이터 기록(Write) 동작을 제어하는 기록 제어회로에 관한 것으로 특히, Write cycle에서 데이터를 기록하는 시점을 빠르게 앞당기고 동시에 write동작 관련 제어신호를 이용하여 데이터 홀딩 시간을 길게 갖도록 하므로써 반도체 메모리의 데이터 기록 동작을 보다 안정적으로 수행할 수 있도록 하는 기록 제어회로에 관한 것이다.
일반적으로, 반도체 메모리의 기록 제어회로는 외부로부터 입력되는 데이터 신호를 버퍼링하여 메모리 셀의 비트라인을 통해 해당 데이터의 논리레벨에 맞는 전압을 인가하여 데이터 기록동작을 수행하게된다. 이 때, 기록 제어회로는 외부에서 인가되는 기록 인에이블신호와 칩 선택신호에의해 활성화 되어 동작하게된다.
이하, 종래의 기록 제어회로의 구성 및 동작을 첨부한 도1 내지 도4를 참조하여 설명한다.
도1은 종래 기록 제어회로의 구성을 도시한 블록도이며 도2와 도3은 일부 구성요소의 상세 회로도이다.
종래 기록 제어회로는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)의 논리레벨에 따라 데이터입력 버퍼부(2)를 활성화시키는 인에이블 신호(WECS)를 발생시키는 신호합성부(1)와; 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 신호합성부(1)에서 발생시킨 인에이블 신호(WECS)가 인가되는 동안 버퍼링하여 내부 데이터신호(DATAIN)를 출력하는 데이터 입력버퍼부(2)와; 이 데이터 입력버퍼부(2)에서출력된 내부 데이터신호(DATAIN)를 입력받아 메모리 셀의 비트라인을 통해 데이터를 기록시키는 구동부를 포함하여 이루어진다.
종래의 기록 제어회로에서 신호합성부(1)는 도2에 도시한 바와 같이, 기록 인에이블 신호(WE)와 칩 선택 신호(CS)를 입력받아 부정적 논리곱하여 출력하는 낸드 게이트(NAND)와; 이 낸드 게이트(NAND)의 출력을 반전시켜 출력하는 인버터(INV10)로 이루어진다.
통상적으로, 기록 인에이블 신호(WE)와 칩 선택 신호(CS)는 둘다 "하이" 인에이블 신호이며 따라서, 신호합성부(1)는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)가 모두 "하이"레벨로 입력되는 동안 "하이"레벨의 인에이블 신호(WECS)를 출력하도록 동작한다.
그리고, 데이터 입력버퍼부(2)는 도3에 도시한 바와 같이, 신호합성부(1)에서 출력한 인에이블 신호(WECS)를 반전시켜 출력하는 인버터(INV20)와; 이 인버터(INV20)의 출력신호와 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 부정적 논리합하여 출력하는 노아 게이트(NOR)와; 이 노아 게이트(NOR)의 출력신호를 반전시키고 일정시간 지연시켜 출력하는 반전지연부(5)로 이루어진다. 통상적으로, 반전지연부(21)는 다수의 인버터들의 직렬결합으로 이루어지며 신호의 지연 기간은 직렬결합된 인버터들의 개수에 비례한다.
따라서, 본 발명에 따른 그라우팅 지향식 수평 굴착 방법은 상기 목적을 달성하기 위해 지중에 관을 매설하기 위해 지표면의 소정부위를 일정깊이로 개착하여 작업공들을 형성하는 단계와, 상기 일측 작업공에 굴착수단 및 확공수단을 구비한 수평 굴착장치를 설치하고, 상기 굴착수단을 상기 지중 내부로 상기 타측 작업공간까지 밀어 넣어 굴착공을 형성하며 상기 확공수단으로 상기 굴착공을 일정 직경으로 확공시키는 단계와, 상기 확공수단에 관을 연결시키고 상기 관을 상기 굴착공 내부로 상기 수평 굴착장치를 사용하여 잡아당겨 상기 굴착공 내부에 인입시키는 단계와, 상기 관의 인입과 동시에 상기 굴착공 내부로 뒷채움관을 인입시키는 단계와, 상기 진입 작업공간 및 도달 작업공간을 매립재로 메우는 단계와, 상기 뒷채움관 내부로 뒷채움재를 주입함과 동시에 상기 뒷채움관을 상기 굴착공에서 빼내면서 상기 굴착공과 상기 관 사이의 여유공극으로 상기 뒷채움재를 충전하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 그라우팅 지향식 수평 굴착 방법에 대한 바람직한 일실시예를 상세히 설명하면 다음과 같다.
본 발명에 따른 그라우팅 지향식 수평 굴착 방법은 먼저, 관을 지중에 매설하기 위해 지표면을 소정깊이로 굴착하여 진입 작업공(14) 및 도달 작업공(15)을 형성한다.
구동부(3)에서는 내부 데이터신호(DATAIN)의 논리레벨에 따라 메모리 셀의 비트라인으로 해당 전압을 인가하여 데이터 값을 기록하게된다.
도4는 상술한 종래 기록 제어회로의 동작시에 발생되는 입/출력 파형들을 도시한 타이밍도이다.
도4에서 인에이블 신호(WECS)의 "하이"시작 시점(t1)과 내부 데이터신호(DATAIN)의 "하이"시작 시점(t2)과의 시간차이(Ta)는 반전지연부(5)를 구성하는 인버터의 개수에 의해 결정된다.
일반적으로, 데이터신호의 정보값을 기록하기 위해서는 일정 시간 이상의 데이터신호 홀딩타임이 필요하며, 이러한 데이터 홀딩타임의 마진(Margin tDH)이 커질수록 보다 안정적이고 정확한 정보값을 기록할 수 있다.
이러한 이유로, 상술한 종래의 기록 제어회로는 안정적인 기록을 위한 데이터 홀딩타임을 갖기위해 내부 데이터신호(DATAIN)를 인에이블 신호(WECS)보다 상당 시간 지연시켜 출력하고있으며 이 지연시간(Ta)이 길어질수록 데이터 홀딩타임의 마진이 커져 보다 안정적으로 정보값을 기록할 수 있게된다.
그러나, 내부 데이터신호(DATAIN)의 지연시간(Ta)을 늘리기위해서는 반전지연부(5)를 상당히 많은 수의 인버터들로 구성해야하며 따라서 전체 회로의 레이아웃이 커지게되는 문제점이 있었다. 또한 내부 데이터신호(DATAIN)의 지연시간(Ta)이 길어질수록 데이터값이 메모리 셀에 기록되는 시점(t3)도 늦어지게되는 문제점이 있다.
따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기위해 제안된 것으로, 래치를 이용하여 내부 데이터신호(DATAIN)의 길이를 연장시켜 발생하므로써 충분한 데이터 홀딩타임 마진을 갖는 동시에, 데이터값이 메모리 셀에 기록되는 시점도 빠르게 앞당길 수 있는 기록 제어회로를 제공하는데 그 목적이 있다.
관(13)을 확공기(11)에 연결시킬 때 다수개의 분사공이 형성된 뒷채움관(100)을 확공기(11)에 동시에 연결하여 관(13)이 굴착공(16)으로 인입되면서 뒷채움관(100)도 굴착공(16)내부로 동시에 인입되게 한다.
도 1 은 종래 기록 제어회로의 구성을 도시한 블록도.
제 3 도는 본 발명에 따른 그라우팅 지향식 수평 굴착 방법을 설명하기 위한 도면.
도 3 은 종래 기록 제어회로의 데이터 입력버퍼부를 도시한 회로도.
도 4 는 종래 기록 제어회로 동작시의 입/출력 파형들을 도시한 타이밍도.
도 5 는 본 발명에 따른 기록 제어회로의 구성을 도시한 블록도.
도 6 은 본 발명의 제어신호 발생부를 도시한 회로도.
도 7 은 본 발명의 데이터 입력버퍼부를 도시한 회로도.
본 발명은 그라우팅 지향식 수평굴착 방법(GHDD)에 관한 것으로써, 특히, 도로, 하천 등을 개착(開鑿)하지 않고 통신용 관로, 가스관, 수도관 등을 지중에 매설하고자 굴착공을 굴착할 때 굴착공과 매설되는 관 내경간의 차이로 인해 생긴 여유공극에 의해 지반이 침하되는 것이 방지되는 그라우팅 지향식 수평 굴착 방법이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 신호합성부 20 : 제어신호 발생부
30 : 데이터 입력버퍼부 40 : 구동부
50 : 메모리 셀
WE : 기록 인에이블 신호 WECS : 인에이블 신호
CS : 칩 선택신호 WECSTD : 제어신호
DINPAD : 외부 데이터신호 DATAIN : 내부 데이터신호
이하, 본 발명의 기술적 구성 및 동작을 첨부한 도5 내지 도8을 참조하여 설명한다.
전술한 상태에서 뒷채움관(100)내부로 통상적인 뒷채움재 주입장치(미도시)를 사용하여 뒷채움관의 내부로 벤토 나이트(bentonite) 등의 뒷채움재를 주입하고, 뒷채움관(100)을 도달 작업공(15)에서 진입 작업공(14)방향으로 서서히 빼내면서 굴착공(16)과 관(13)사이의 여유 공극에 뒷채움관의 분사공을 통해 분사되는 뒷채움재를 충전(充塡)시켜 여유 공극에 의한 지반의 침하를 방지하고, 빗물 또는 지하수에 의한 토사의 침식 및 유실을 방지한다.
본 발명에 따른 기록 제어회로는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)의 논리레벨에 따라 데이터입력 버퍼부(30)를 활성화시키는 인에이블 신호(WECS)를 발생시키는 신호합성부(10)와; 이 신호합성부(10)에서 출력되는 인에이블 신호(WECS)를 입력받아 인에이블 신호(WECS)가 끝나는 시점에서 일정 길이의 펄스신호(WECSTD)를 발생시키는 제어신호 발생부(20)와; 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 신호합성부(10)에서 발생시킨 인에이블 신호(WECS)가 인가되는 동안 버퍼링하여, 제어신호 발생부에서 발생시킨 펄스신호(WECSTD)의 길이만큼 더 연장된 길이의 내부 데이터신호(DATAIN)를 출력하는 데이터 입력버퍼부(30)와; 이 데이터 입력버퍼부(30)에서 출력된 내부 데이터신호(DATAIN)를 입력받아 메모리 셀(50)의 비트라인을 통해 데이터를 기록시키는 구동부(40)를 포함하여 이루어진다.
본 발명의 구성요소중 신호합성부(10)와 구동부(40)는 도1에 도시한 종래기술의 신호합성부(1) 및 구동부(3)와 동일하게 이루어진다.
즉, 본 발명의 신호합성부(10)는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)가 모두 "하이"레벨로 입력되는 동안 "하이"레벨의 인에이블 신호(WECS)를 출력하도록 동작한다.
상기에서 상술한 바와 같이 본 발명에 따른 그라우팅 지향식 수평 굴착 방법은 매설된 관과 굴착공 사이의 여유 공극을 뒷채움재를 통해 충전시키므로 관로의 심도가 얕거나 지표면을 통과하는 차량등의 통과 하중이 큰 경우, 여유 공극에 의한 지반 침하를 방지한다.
본 발명의 제어신호 발생부(20)는 신호합성부(10)에서 출력한 인에이블 신호(WECS)를 반전시켜 일정시간 지연시켜 출력하는 제1반전지연부(21)와; 이 제1반전지연부(21)의 출력신호를 반전시켜 출력하는 인버터(INV2)와; 제1반전지연부(21)의 출력신호를 로우 인에이블 입력단으로 인가받고 인버터(INV2)의 출력신호를 하이 인에이블 입력단으로 인가받아 온/오프 동작하는 트랜스미션 게이트(TG1)와; 두 개의 인버터가 직렬 결합된 구성으로 이루어져, 신호합성부(10)에서 출력된 인에이블 신호(WECS)를 트랜스미션 게이트(TG1)를 통해 입력받아 버퍼링하여 출력하는 제어신호 출력부(22)와; 신호합성부(10)에서 출력된 인에이블 신호(WECS)를 게이트로 인가받아 인에이블 신호(WECS)의 논리레벨에 따라 온/오프 동작되어 제1반전지연부(21)의 출력신호를 제어신호 출력부(22)의 입력단으로 인가하는 제1 pMOS트랜지스터(PM1)와; 인버터(INV2)의 출력신호를 게이트로 인가받아 인버터(INV2) 출력신호의 논리레벨에 따라 온/오프 동작되어 "하이"레벨의 논리값을 갖는 전원전압(Vcc)을 제어신호 출력부(22)의 입력단으로 인가하는 제2 pMOS트랜지스터(PM2)로 이루어진다.
제1반전지연부(21)는 신호를 일정시간(Tb) 지연시키기위해 다수의 인버터를 직렬결합하여 이루어진다.
따라서, 이 지연시간(Tb) 이상 "로우"레벨의 인에이블 신호(WECS)가 신호합성부(10)로부터 입력되면, N1노드의 전압레벨은 "하이"가 되어 트랜스미션 게이트(TG1)는 오프 되고 제1 및 제2 pMOS트랜지스터(PM1,PM2)는 턴 온 되어 "하이"레벨의 전압을 입력받게되는 제어신호 출력부(22)는 "하이"레벨의 제어신호(WECSTD)를 출력한다.
그리고, 인에이블 신호(WECS)가 "로우"에서 "하이"로 입력되는 경우, 지연시간(Tb)이 경과되기 전까지는 N1노드는 "하이"를 유지한다. 그래서 "하이"레벨의 인에이블 신호(WECS)에의해 제1 pMOS트랜지스터(PM1)가 턴 오프 되더라도 제2 pMOS트랜지스터(PM2)는 턴 온 된 상태를 유지하여 제어신호(WECSTD)는 "하이"를 계속 유지한다.
그리고, 인에이블 신호(WECS)가 "로우"에서 "하이"로 입력된 후 지연시간(Tb) 이상 경과된 경우는, N1노드의 전압은 "로우"가 되어 제2 pMOS트랜지스터(PM2) 역시 턴 오프 되지만 트랜스미션 게이트(TG1)가 온(on) 동작되어 "하이"레벨의 인에이블 신호를 제어신호 출력부(22)로 직접 인가하여 "하이"레벨의 제어신호(WECSTD) 출력은 계속 유지된다.
이 때, 인에이블 신호(WECS)가 "하이"에서 "로우"로 입력되면, 지연시간(Tb)이 경과되기 전까지는 N1노드는 "로우"를 유지한다. 따라서, "로우"레벨의 인에이블 신호(WECS)는 온(on) 동작 상태의 트랜스미션 게이트(TG1)를 통해 제어신호 출력부(22)로 직접 인가되어 "로우"레벨의 제어신호(WECSTD)가 출력된다.
이 때 출력되는 제어신호(WECSTD)는 지연시간(Tb)이 경과되어 N1노드의 전압 레벨이 "하이"로 천이될 때 까지 "로우"레벨의 출력을 유지하게된다.
이와 같이, 본 발명의 제어신호 발생부(20)는 인에이블 신호(WECS)가 끝나는 시점 즉, 인에이블 신호(WECS)의 폴링엣지(falling edge)에서 발생되어 일정시간(T1)동안 유지되는 "로우"레벨의 펄스신호를 발생시키게된다.
본 발명의 데이터 입력버퍼부(30)는 도7에 도시한 바와 같이, 신호합성부(10)에서 출력한 인에이블 신호(WECS)를 반전시켜 출력하는 인버터(INV3)와; 이인버터(INV3)의 출력신호와 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 부정적 논리합하여 출력하는 노아 게이트(NOR1)와; 이 노아 게이트의 출력신호를 반전시켜 일정시간 지연시켜 출력하는 제2반전지연부(31)와; 제어신호 발생부(20)에서 출력한 제어신호(WECSTD)의 전압레벨에 따라 온/오프 제어되는 트랜스미션 게이트(TG2)와; 두 개의 인버터의 입/출력이 서로 맞물린 구조로 이루어져, 트랜스미션 게이트(TG2)를 통해 제2반전지연부(31)의 출력신호(DINP)를 일단으로 입력받는 레치부(32)와; 이 레치부(32)의 타단 출력신호를 입력받아 반전시켜 출력하는 인버터(INV4)로 이루어진다.
노아 게이트(NOR1)는 인에이블 신호(WECS)가 "로우"인 경우는 외부 데이터신호(DINPAD)에 관계없이 "로우"레벨의 신호를 출력하고, 인에이블 신호(WECS)가 "하이"인 경우는 외부 데이터신호(DINPAD)의 논리레벨을 반전시켜 출력하고 이를 입력받는 제2반전지연부(31)는 이 신호를 다시 반전시키고 일정시간 지연시켜 출력(DINP)하게된다.
제2반전지연부(31)에서 출력된 지연된 유효 데이터신호(DINP)는 트랜스미션 게이트(TG2)를 통해 래치부(32)로 입력되며 래치부(32)에의해 반전된 신호는 인버터(INV4)를 거처 다시 한번 반전되어 출력된다. 이 때, 트랜스미션 게이트(TG2)의 온/오프 동작은 제어신호 발생부(20)에서 출력된 제어신호(WECSTD)의 논리레벨에 따라 제어된다.
따라서, 본 발명의 데이터 입력버퍼부(30)는 인에이블 신호(WECS)가 "하이"인 동안은 외부 데이터신호(DINPAD)를 버퍼링하게되고, 이 때, 제어신호(WECSTD) 또한 "하이"가 인가되므로 트랜스미션 게이트(TG2)가 온(on) 동작되어 지연된 유효 데이터신호(DINP)를 래치부(32)와 인버터(INV4)를 거처 내부 데이터신호(DATAIN)로서 출력하게된다. 이 내부 데이터신호(DATAIN)는 인에이블 신호(WECS) 보다 제2반전지연부(31)에의한 지연시간(Tc)만큼 늦게 출력된다.
따라서, 인에이블 신호(WECS)가 "하이"에서 "로우"로 인가되어 노아 게이트(NOR1)의 외부 데이터신호(DINPAD) 버퍼링 동작이 종료되면, 제어신호(WECSTD)는 "로우"가 되어 트랜스미션 게이트(TG2)가 오프되므로 제어신호(WECSTD)가 다시 "하이"로 천이할 때까지 래치부(32)에 저장된 지연된 유효 데이터의 값을 계속 출력하게된다.
즉, 제어신호 발생부(20)에서 발생시킨 "로우"레벨 펄스신호의 길이만큼 유효한 내부 데이터신호(DATAIN)의 길이가 길어지게된다.
도8은 본 발명에 따른 기록 제어회로의 입/출력 파형을 도시한 타이밍도이다.
도8에 도시한 바와 같이, 제어신호 발생부(20)는 인에이블 신호(WECS)가 끝나는 시점에서 일정시간(Tb: t4~t5) 동안 "로우"레벨이 되는 제어신호(WECSTD)를 발생시키고 이 때, 제어신호(WECSTD)의 "로우"레벨 펄스신호의 길이는 제1반전지연부(21)에의해 신호가 지연되는 시간(Tb)에의해 결정된다.
그리고, 데이터 입력버퍼부(30) 내에서 발생하는 신호인 버퍼링한 유효 데이터신호(DINP)는 제어신호(WECSTD)의 "로우"레벨 펄스신호가 발생될 때 까지 유지할 수 있도록 제2반전지연부(31)에 의해 지연된다. 즉, 바람직하게는 제2반전지연부(31)를 이루고있는 인버터의 개수는 유효 데이터신호(DINP)의 디스에이블시점(t6)을 제어신호(WECSTD)의 "로우"레벨 펄스신호가 발생되는 시점(t4) 이후로 지연시킬 수 있는 정도면 충분하다.
따라서, 본 발명의 데이터 입력버퍼부(20)는 상술한 바와 같이, 인에이블 신호(WECS)의 길이보다 Tb만큼, 보다 정확히는, Tb - Tc만큼 더 긴 내부 데이터신호(DATAIN)를 구동부(40)으로 인가할 수 있게되어 구동부(3)에서는 그만큼 데이터 홀딩 마진이 커져 더욱 안정적으로 데이터를 기록할 수 있게된다. 이에 따라, 데이터 홀딩 마진을 늘리기위해 종래기술만큼 내부 데이터신호(DATAIN)의 발생 시점을 늦출 필요가 없기 때문에 실제 데이터 기록 시점을 앞당길 수가 있다.
이하, 구동부(40)는 종래기술과 같이 내부 데이터신호(DATAIN)의 논리레벨에 따라 메모리 셀(50)의 비트라인으로 해당 전압을 인가하여 데이터 값을 기록하게된다.
이상에서 설명한 바와 같이, 본 발명에 따른 기록 제어회로는 래치를 이용하여 내부 데이터신호의 길이를 연장시켜 발생하므로써 충분한 데이터 홀딩타임 마진을 갖을 수 있어 보다 안정적으로 데이터 기록 동작을 수행할 수 있도록하는 효과가 있다. 또한, 내부 데이터신호의 지연시간을 종래기술만큼 길게 갖을 필요가 없으므로 그만큼 데이터값이 메모리 셀에 기록되는 시점을 앞당길 수 있고, 회로내 신호 지연을 위해 필요로하는 인버터의 수가 적으므로 그만큼 전체 회로의 래이아웃을 줄일 수 있는 효과가 있다.

Claims (4)

  1. 지중에 관을 매설하기 위해 지표면의 소정부위를 일정깊이로 개착하여 작업공들을 형성하는 단계와;
    상기 일측 작업공에 굴착수단 및 확공수단을 구비한 수평 굴착장치를 설치하고, 상기 굴착수단을 상기 지중 내부로 상기 타측 작업공간까지 밀어 넣어 굴착공을 형성하며 상기 확공수단으로 상기 굴착공을 일정 직경으로 확공시키는 단계와;
    상기 확공수단에 관을 연결시키고 상기 관을 상기 굴착공 내부로 상기 수평 굴착장치를 사용하여 잡아당겨 상기 굴착공 내부에 인입시키는 단계와;
    상기 관의 인입과 동시에 상기 굴착공 내부로 뒷채움관을 인입시키는 단계와;
    상기 진입 작업공간 및 도달 작업공간을 매립재로 메우는 단계와;
    상기 뒷채움관 내부로 뒷채움재를 주입함과 동시에 상기 뒷채움관을 상기 굴착공에서 빼내면서 상기 굴착공과 상기 관 사이의 여유공극으로 상기 뒷채움재를 충전하는 단계로 이루어진 것을 특징으로 하는 그라우팅 지향식 수평 굴착방법.
  2. 청구항 1 에 있어서,
    상기 뒷채움재를 충전하는 단계에는,
    압력계와 유량계로 상기 여유공극의 뒷채움재 충전정도를 측정하는 단계가 더 포함시켜 상기 여유공극에 상기 뒷채움재가 완전히 채워지도록 한 것이 특징인 그라우팅 지향식 수평 굴착 방법.
  3. 청구항 1 또는 2 에 있어서,
    상기 뒷채움재는 벤토나이트(bentonite)를 사용하는 것이 특징인 지향식 그라우팅 수평 굴착방법.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 제1 및 제2반전지연부는 각각 다수의 인버터가 직렬결합되어 이루어진 것이 특징인 반도체 메모리의 기록 제어회로.
KR1019990061565A 1999-12-24 1999-12-24 반도체 메모리의 기록 제어회로 KR100353563B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990061565A KR100353563B1 (ko) 1999-12-24 1999-12-24 반도체 메모리의 기록 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990061565A KR100353563B1 (ko) 1999-12-24 1999-12-24 반도체 메모리의 기록 제어회로

Publications (2)

Publication Number Publication Date
KR20010058087A KR20010058087A (ko) 2001-07-05
KR100353563B1 true KR100353563B1 (ko) 2002-09-26

Family

ID=19629169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990061565A KR100353563B1 (ko) 1999-12-24 1999-12-24 반도체 메모리의 기록 제어회로

Country Status (1)

Country Link
KR (1) KR100353563B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153279A (ja) * 1995-11-29 1997-06-10 Nec Corp 半導体記憶装置
JPH09251773A (ja) * 1996-03-13 1997-09-22 Hitachi Ltd 半導体記憶装置
JPH10125074A (ja) * 1996-07-22 1998-05-15 Lg Semicon Co Ltd ライト制御回路
JPH10208468A (ja) * 1997-01-28 1998-08-07 Hitachi Ltd 半導体記憶装置並びに同期型半導体記憶装置
JPH1186532A (ja) * 1997-09-16 1999-03-30 Nec Corp 半導体記憶装置
JP2000163969A (ja) * 1998-09-16 2000-06-16 Fujitsu Ltd 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153279A (ja) * 1995-11-29 1997-06-10 Nec Corp 半導体記憶装置
JPH09251773A (ja) * 1996-03-13 1997-09-22 Hitachi Ltd 半導体記憶装置
JPH10125074A (ja) * 1996-07-22 1998-05-15 Lg Semicon Co Ltd ライト制御回路
JPH10208468A (ja) * 1997-01-28 1998-08-07 Hitachi Ltd 半導体記憶装置並びに同期型半導体記憶装置
JPH1186532A (ja) * 1997-09-16 1999-03-30 Nec Corp 半導体記憶装置
JP2000163969A (ja) * 1998-09-16 2000-06-16 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR20010058087A (ko) 2001-07-05

Similar Documents

Publication Publication Date Title
KR100668499B1 (ko) 반도체 메모리 장치의 데이터 출력 회로 및 방법
US20080304332A1 (en) Semiconductor integrated circuit with full-speed data transition scheme for DDR SDRAM at internally doubled clock testing application
CN102281051A (zh) 数据输入电路
JPH0773685A (ja) 半導体不揮発性記憶装置
CN110219654A (zh) 泥岩连拱隧道侧导洞先行施工方法
US11913338B2 (en) Support method of preset internal cable for in-situ tunnel expansion project
JP4472839B2 (ja) フラッシュメモリ装置
CN101002277A (zh) 半导体装置及该控制方法
KR100353563B1 (ko) 반도체 메모리의 기록 제어회로
US20070210850A1 (en) Internal clock generator
KR100206123B1 (ko) 반도체 메모리장치
JP2001336149A (ja) 土木建築基礎工事用のテーパーパイルと土木建築基礎工事用のテーパーパイル基礎工事装置と土木建築基礎工事用のテーパーパイル埋設工法
US6785168B2 (en) Semiconductor memory device having advanced prefetch block
US5946264A (en) Method and structure for enhancing the access time of integrated circuit memory devices
US20110128811A1 (en) Internal command generation circuit
CN101002275A (zh) 非易失性半导体存储器、半导体装置及电荷泵电路
JP2981870B2 (ja) ライト制御回路
KR100772561B1 (ko) 반도체 메모리 장치 및 비트라인감지증폭기드라이버드라이빙신호 생성회로
Barton The theory behind high pressure grouting Pt 1
US6242940B1 (en) Data input buffer circuit
JP4273478B2 (ja) フラッシュメモリ素子における記憶情報の消去方法
EP0740303B1 (en) Semiconductor static memory device with pulse generator for reducing write cycle time
JP2001182496A (ja) トンネルの漏水対策方法
JP2617267B2 (ja) 鋼管杭の岩盤定着工法
JPH11200365A (ja) アンカー用定着装置及びその定着方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee