JPH08292828A - インターフェース用雑音防止回路 - Google Patents
インターフェース用雑音防止回路Info
- Publication number
- JPH08292828A JPH08292828A JP7094913A JP9491395A JPH08292828A JP H08292828 A JPH08292828 A JP H08292828A JP 7094913 A JP7094913 A JP 7094913A JP 9491395 A JP9491395 A JP 9491395A JP H08292828 A JPH08292828 A JP H08292828A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- interface
- output
- circuit
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Abstract
(57)【要約】
【目的】 入力信号に現れるノイズ成分を出力信号に重
畳させないインターフェース用雑音防止回路を提供する
ことを目的とする。 【構成】 インターフェース信号の伝送路或はインター
フェース回路に使用されるインターフェース用雑音防止
回路であって、ラッチレジスタ２に所定時間に相当する
数値をセットして記憶しておき、そのレジスタ２に記憶
されている数値に基づいて、カウンタ１によりクロック
信号を計数して、入力信号の信号レベルの保持時間を計
時する。その計時値が所定時間以上になると、入力信号
(data in)の信号レベルに相当する信号レベルの出力信
号(data out)を出力す。
畳させないインターフェース用雑音防止回路を提供する
ことを目的とする。 【構成】 インターフェース信号の伝送路或はインター
フェース回路に使用されるインターフェース用雑音防止
回路であって、ラッチレジスタ２に所定時間に相当する
数値をセットして記憶しておき、そのレジスタ２に記憶
されている数値に基づいて、カウンタ１によりクロック
信号を計数して、入力信号の信号レベルの保持時間を計
時する。その計時値が所定時間以上になると、入力信号
(data in)の信号レベルに相当する信号レベルの出力信
号(data out)を出力す。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ機器と接
続する信号の伝送路やインターフェース回路等で使用さ
れるインターフェース用雑音防止回路に関するものであ
る。
続する信号の伝送路やインターフェース回路等で使用さ
れるインターフェース用雑音防止回路に関するものであ
る。
【０００２】
【従来の技術】図２は従来のインターフェース回路の雑
音防止回路の構成を示す回路図である。図２（Ａ）は、
信号の受信部にコンデンサＣ，抵抗ｒを用いて、抵抗ｒ
とコンデンサＣの値で決定される時定数ｔ（ｔ＝γ×
ｃ）内のノイズの入力を防止するもので、図２（Ｂ）
は、更にインダクタＬを接続して、高周波ノイズが伝播
するのを防止している。また図２（Ｃ）は、コンデンサ
Ｃ１，Ｃ２を並列に接続してローパスフィルタを構成
し、その回路の設定数以下のノイズを櫨波している。
音防止回路の構成を示す回路図である。図２（Ａ）は、
信号の受信部にコンデンサＣ，抵抗ｒを用いて、抵抗ｒ
とコンデンサＣの値で決定される時定数ｔ（ｔ＝γ×
ｃ）内のノイズの入力を防止するもので、図２（Ｂ）
は、更にインダクタＬを接続して、高周波ノイズが伝播
するのを防止している。また図２（Ｃ）は、コンデンサ
Ｃ１，Ｃ２を並列に接続してローパスフィルタを構成
し、その回路の設定数以下のノイズを櫨波している。
【０００３】
【発明が解決しようとする課題】しかしこのような従来
の回路においては、回路部品の環境温度変化による特性
値の変化、又は許容誤差による遮断周波数の変化、或は
接続ケーブルの変更、接続するホストコンピュータの変
更等により、設定された時定数が変化したり、遮断周波
数が変化するなどにより、設計段階で期待されていた雑
音防止効果が得られなくなるという問題があった。
の回路においては、回路部品の環境温度変化による特性
値の変化、又は許容誤差による遮断周波数の変化、或は
接続ケーブルの変更、接続するホストコンピュータの変
更等により、設定された時定数が変化したり、遮断周波
数が変化するなどにより、設計段階で期待されていた雑
音防止効果が得られなくなるという問題があった。
【０００４】本発明は上記従来例に鑑みてなされたもの
で、入力信号に現れるノイズ成分を出力信号に重畳させ
ないインターフェース用雑音防止回路を提供することを
目的とする。
で、入力信号に現れるノイズ成分を出力信号に重畳させ
ないインターフェース用雑音防止回路を提供することを
目的とする。
【０００５】また本発明の目的は、所定時間以上信号レ
ベルが安定しない信号を出力しないようにしたインター
フェース用雑音防止回路を提供することにある。
ベルが安定しない信号を出力しないようにしたインター
フェース用雑音防止回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明のインターフェース回路は以下のような構成を
備える。即ち、インターフェース信号の伝送路或はイン
ターフェース回路に使用されるインターフェース用雑音
防止回路であって、所定時間に相当する数値をセットし
て記憶する記憶手段と、前記記憶手段に記憶されている
数値に基づいて入力信号の信号レベルの保持時間を計時
する計時手段と、前記計時手段による計時値が前記所定
時間以上になると前記入力信号の信号レベルに相当する
信号レベルの出力信号を出力する出力手段とを有する。
に本発明のインターフェース回路は以下のような構成を
備える。即ち、インターフェース信号の伝送路或はイン
ターフェース回路に使用されるインターフェース用雑音
防止回路であって、所定時間に相当する数値をセットし
て記憶する記憶手段と、前記記憶手段に記憶されている
数値に基づいて入力信号の信号レベルの保持時間を計時
する計時手段と、前記計時手段による計時値が前記所定
時間以上になると前記入力信号の信号レベルに相当する
信号レベルの出力信号を出力する出力手段とを有する。
【０００７】
【作用】以上の構成において、記憶手段に、所定時間に
相当する数値をセットして記憶し、計時手段は、その記
憶手段に記憶されている数値に基づいて入力信号の信号
レベルの保持時間を計時する。この計時手段による計時
値が所定時間以上になると入力信号の信号レベルに相当
する信号レベルの出力信号を出力するように動作する。
相当する数値をセットして記憶し、計時手段は、その記
憶手段に記憶されている数値に基づいて入力信号の信号
レベルの保持時間を計時する。この計時手段による計時
値が所定時間以上になると入力信号の信号レベルに相当
する信号レベルの出力信号を出力するように動作する。
【０００８】
【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。
施例を詳細に説明する。
【０００９】図１は、本実施例のパラレル・インターフ
ェースの１信号線を抽出して示す回路図である。
ェースの１信号線を抽出して示す回路図である。
【００１０】図１において、１は信号幅検出用のプリセ
ット可能な８ビットのカウンタである。２はラッチ・レ
ジスタで、カウンタ１にプリセット値を与えるために、
図示しないＣＰＵよりバス（ＢＵＳ）を介して入力した
８ビットデータをラッチする。３は信号出力用のフリッ
プフロップで、カウンタ１のキャリイ信号をクロックと
して入力し、ＡＮＤ回路４及び５よりの出力をそれぞれ
Ｊ，Ｋ端子に入力してラッチしている。６はＯＲ回路
で、この出力がロウレベルからハイレベルに遷移するこ
とにより、カウンタ１によるカウント動作をイネーブル
にしている。７，８は共にＡＮＤ回路、９はＯＲ回路
で、ＯＲ回路９の出力がロウレベル、即ち、ＡＮＤ回路
７と８の両方の出力が共にロウレベルになることによ
り、カウンタ１がリセットされる。ＡＮＤ回路７の出力
は、入力信号(data in)がハイレベルで出力信号(data o
ut)がハイレベルとなっている時間を計測中に、出力信
号(dataout)がロウレベルになった時に、カウンタ１の
リセット信号を出力し、ＡＮＤ回路８は入力データと出
力データが共にロウレベルの時間を計測中に、入力デー
タがハイレベルになったときにカウンタ１をリセットす
る信号を出力する。
ット可能な８ビットのカウンタである。２はラッチ・レ
ジスタで、カウンタ１にプリセット値を与えるために、
図示しないＣＰＵよりバス（ＢＵＳ）を介して入力した
８ビットデータをラッチする。３は信号出力用のフリッ
プフロップで、カウンタ１のキャリイ信号をクロックと
して入力し、ＡＮＤ回路４及び５よりの出力をそれぞれ
Ｊ，Ｋ端子に入力してラッチしている。６はＯＲ回路
で、この出力がロウレベルからハイレベルに遷移するこ
とにより、カウンタ１によるカウント動作をイネーブル
にしている。７，８は共にＡＮＤ回路、９はＯＲ回路
で、ＯＲ回路９の出力がロウレベル、即ち、ＡＮＤ回路
７と８の両方の出力が共にロウレベルになることによ
り、カウンタ１がリセットされる。ＡＮＤ回路７の出力
は、入力信号(data in)がハイレベルで出力信号(data o
ut)がハイレベルとなっている時間を計測中に、出力信
号(dataout)がロウレベルになった時に、カウンタ１の
リセット信号を出力し、ＡＮＤ回路８は入力データと出
力データが共にロウレベルの時間を計測中に、入力デー
タがハイレベルになったときにカウンタ１をリセットす
る信号を出力する。
【００１１】先ず、入力信号(data in)がロウレベルか
らハイレベルに遷移する時と、ハイレベルからロウレベ
ルに遷移する時と、更にはハイレベルからロウレベルに
遷移する時にノイズが重畳した時の状態を図１の回路図
及び図３のタイミング・チャートを用いて説明する。
らハイレベルに遷移する時と、ハイレベルからロウレベ
ルに遷移する時と、更にはハイレベルからロウレベルに
遷移する時にノイズが重畳した時の状態を図１の回路図
及び図３のタイミング・チャートを用いて説明する。
【００１２】最初、フリップフロップ（ＦＦ）３がセッ
トされていないため、入力信号(data in)がハイレベル
の状態でＡＮＤ回路４の出力がハイレベルとなり、接続
されるＯＲ回路６の出力がハイレベルとなり、カウンタ
１の動作がイネーブルになる。これにより、図示しない
発振器よりのクロック信号（ＣＬＫ）をカウントしはじ
める。しかし図３に示すように、この入力信号がハイレ
ベルの状態の時間（ｔ１）が設定値に満たない場合、即
ちｔ１＜ｔminの時間しか、入力信号がハイレベル状態
を維持せずにロウレベルに遷移すると、カウンタ１は時
間（ｔ１）だけを計時した状態、即ち、キャリイ信号１
０を出力しない状態で、図３のタイミングｔ２でＡＮＤ
回路８の出力がハイレベルになり、カウント１がリセッ
トされる。これら次に、入力信号が時間ｔ３（ｔ３＜ｔ
min）の間だけハイレベルになる場合も同様である。
トされていないため、入力信号(data in)がハイレベル
の状態でＡＮＤ回路４の出力がハイレベルとなり、接続
されるＯＲ回路６の出力がハイレベルとなり、カウンタ
１の動作がイネーブルになる。これにより、図示しない
発振器よりのクロック信号（ＣＬＫ）をカウントしはじ
める。しかし図３に示すように、この入力信号がハイレ
ベルの状態の時間（ｔ１）が設定値に満たない場合、即
ちｔ１＜ｔminの時間しか、入力信号がハイレベル状態
を維持せずにロウレベルに遷移すると、カウンタ１は時
間（ｔ１）だけを計時した状態、即ち、キャリイ信号１
０を出力しない状態で、図３のタイミングｔ２でＡＮＤ
回路８の出力がハイレベルになり、カウント１がリセッ
トされる。これら次に、入力信号が時間ｔ３（ｔ３＜ｔ
min）の間だけハイレベルになる場合も同様である。
【００１３】しかし、図３のｔ５で示すように、入力信
号(data in)がハイレベルになる時間がｔmin以上になる
と、カウンタ１はラッチレジスタ２よりプリセットされ
た値から計数を開始してオーバーフローが発生し、キャ
リイ信号１０が出力される。このキャリイ信号１０によ
りＮＡＮＤ回路１１の出力がハイレベルになり、インバ
ータＩＶ４を通してカウンタ１にロード（Ｌｄ）信号が
入力される。これによりラッチレジスタ２にラッチされ
ている８ビットデータがカウンタ１にロードされる。ま
たこの時、フリップフロップ３がセットされ、そのＱ出
力がハイレベルになる。これにより、ＡＮＤ回路４の出
力はロウレベルに変化してカウンタ１がデイスイネーブ
ルになり、カウンタ１の計時動作が停止する。このため
出力信号(data out)はハイレベルのままとなる。
号(data in)がハイレベルになる時間がｔmin以上になる
と、カウンタ１はラッチレジスタ２よりプリセットされ
た値から計数を開始してオーバーフローが発生し、キャ
リイ信号１０が出力される。このキャリイ信号１０によ
りＮＡＮＤ回路１１の出力がハイレベルになり、インバ
ータＩＶ４を通してカウンタ１にロード（Ｌｄ）信号が
入力される。これによりラッチレジスタ２にラッチされ
ている８ビットデータがカウンタ１にロードされる。ま
たこの時、フリップフロップ３がセットされ、そのＱ出
力がハイレベルになる。これにより、ＡＮＤ回路４の出
力はロウレベルに変化してカウンタ１がデイスイネーブ
ルになり、カウンタ１の計時動作が停止する。このため
出力信号(data out)はハイレベルのままとなる。
【００１４】続いて、入力信号(data in)がハイレベル
からロウレベルに遷移する時に、ノイズが重畳された場
合を説明をする。
からロウレベルに遷移する時に、ノイズが重畳された場
合を説明をする。
【００１５】フリップフロップ３はセットされているた
め、入力信号がロウレベルの時のカウンタ１のイネーブ
ル信号へはＡＮＤ回路５の出力が有効となる。
め、入力信号がロウレベルの時のカウンタ１のイネーブ
ル信号へはＡＮＤ回路５の出力が有効となる。
【００１６】図３において、入力信号(data in)がタイ
ミングｔ７でロウレベルになると、ＡＮＤ回路５の出力
がハイレベルになって、カウンタ１による計数がイネー
ブルになる。こうしてカウントされた内容は、次に入力
信号がハイレベルになるタイミングｔ８でＡＮＤ回路７
の出力がハイレベルになることによりリセットされる。
同様にして、タイミングｔ９でカウンタ１が再度イネー
ブルになり、カウンタ１によりカウントされた内容は、
再度タイミングｔ１０でリセットされ、前述したよう
に、入力信号がロウレベルからハイレベルに遷移する時
と同様に、出力信号(data out)は変化しない。
ミングｔ７でロウレベルになると、ＡＮＤ回路５の出力
がハイレベルになって、カウンタ１による計数がイネー
ブルになる。こうしてカウントされた内容は、次に入力
信号がハイレベルになるタイミングｔ８でＡＮＤ回路７
の出力がハイレベルになることによりリセットされる。
同様にして、タイミングｔ９でカウンタ１が再度イネー
ブルになり、カウンタ１によりカウントされた内容は、
再度タイミングｔ１０でリセットされ、前述したよう
に、入力信号がロウレベルからハイレベルに遷移する時
と同様に、出力信号(data out)は変化しない。
【００１７】しかし、図３のタイミングｔ１１で示すよ
うに、入力信号がロウレベルの時間がｔminの設定値を
越える、即ち、カウンタ１がオーバーフローするまでロ
ウレベルの状態を持続すると、カウンタ１はキャリイ信
号１０を出力する。この時、フリップフロップ３のＪ端
子にはロウレベルの信号が、Ｋ端子にはハイレベルの信
号が入力されているためフリップフロップ３は反転し、
そのＱ出力（出力信号）はロウレベルになる。
うに、入力信号がロウレベルの時間がｔminの設定値を
越える、即ち、カウンタ１がオーバーフローするまでロ
ウレベルの状態を持続すると、カウンタ１はキャリイ信
号１０を出力する。この時、フリップフロップ３のＪ端
子にはロウレベルの信号が、Ｋ端子にはハイレベルの信
号が入力されているためフリップフロップ３は反転し、
そのＱ出力（出力信号）はロウレベルになる。
【００１８】次に図４のタイミング・チャートを用い、
入力信号がハイレベルになっている途中でノイズが重畳
された時の動作説明を行う。
入力信号がハイレベルになっている途中でノイズが重畳
された時の動作説明を行う。
【００１９】図４において、入力信号がハイレベルにな
ってから時間ｔ１（ｔ１＞ｔmin）の中で、タイミング
ｔ２，ｔ３，ｔ４で示すように、ロウレベル→ハイレベ
ル→ロウレベル→ハイレベルのノイズが重畳されても、
図３を参照して、入力信号がロウレベルからハイレベ
ル、ハイレベルからロウレベルに遷移する時で説明した
と同様に、カウンタ１がカウント中に、入力信号にノイ
ズが混入しても、カウンタ１がリセットされるだけで、
出力信号は変化しない。即ち、パルス幅が所定値（ｔmi
n）以下のパルス幅の信号変化に対しては、その出力信
号が変化しないことになり、安定した出力信号を得るこ
とができる。
ってから時間ｔ１（ｔ１＞ｔmin）の中で、タイミング
ｔ２，ｔ３，ｔ４で示すように、ロウレベル→ハイレベ
ル→ロウレベル→ハイレベルのノイズが重畳されても、
図３を参照して、入力信号がロウレベルからハイレベ
ル、ハイレベルからロウレベルに遷移する時で説明した
と同様に、カウンタ１がカウント中に、入力信号にノイ
ズが混入しても、カウンタ１がリセットされるだけで、
出力信号は変化しない。即ち、パルス幅が所定値（ｔmi
n）以下のパルス幅の信号変化に対しては、その出力信
号が変化しないことになり、安定した出力信号を得るこ
とができる。
【００２０】このようなインターフェース回路を採用し
た制御回路では、インターフェース回路に電源が投入さ
れると、図示しないＣＰＵは、リセット信号１１を出力
して信号幅確認用カウンタ１及び出力信号用フリップフ
ロップ（ＦＦ）３をリセットする。次に、バスにカウン
タ１にロードする８ビットデータを出力し、セと信号１
１を出力することにより、信号幅設定用ラッチレジスタ
（ＬＲ）２にデフォルト値である最低パルス幅に相当す
る数値をセットする。
た制御回路では、インターフェース回路に電源が投入さ
れると、図示しないＣＰＵは、リセット信号１１を出力
して信号幅確認用カウンタ１及び出力信号用フリップフ
ロップ（ＦＦ）３をリセットする。次に、バスにカウン
タ１にロードする８ビットデータを出力し、セと信号１
１を出力することにより、信号幅設定用ラッチレジスタ
（ＬＲ）２にデフォルト値である最低パルス幅に相当す
る数値をセットする。
【００２１】カウンタ１の入力信号(data in)は、信号
出力用フリップフロップ（ＦＦ）３の状態により、ゲー
トＧ１又はインバータＩＶ１を経由して、ＡＮＤ回路４
又はＡＮＤ回路５により選択され、ＯＲ回路６を通して
カウンタ１のカウントイネーブル端子（Ｅｎａｂｌｅ）
に与えられる。
出力用フリップフロップ（ＦＦ）３の状態により、ゲー
トＧ１又はインバータＩＶ１を経由して、ＡＮＤ回路４
又はＡＮＤ回路５により選択され、ＯＲ回路６を通して
カウンタ１のカウントイネーブル端子（Ｅｎａｂｌｅ）
に与えられる。
【００２２】この時、初期状態の出力信号(dat out)
は、フリップフロップ（ＦＦ）３がリセットされている
ため、入力信号(data in)の状態に拘わらず、少なくと
も最低パルス幅（ｔmin）の間、ロウレベルとなるが、
初期化の最初の段階で処理することにより出力信号(dat
a out)は、前述のように、初期化時に設定された最低パ
ルス幅を越える時点で直ちに有効となるため、実用上何
等問題はない。
は、フリップフロップ（ＦＦ）３がリセットされている
ため、入力信号(data in)の状態に拘わらず、少なくと
も最低パルス幅（ｔmin）の間、ロウレベルとなるが、
初期化の最初の段階で処理することにより出力信号(dat
a out)は、前述のように、初期化時に設定された最低パ
ルス幅を越える時点で直ちに有効となるため、実用上何
等問題はない。
【００２３】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置に本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できる。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置に本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できる。
【００２４】以上説明したように本実施例によれば、信
号遷移時又は、安定時の外来ノイズ又はクロストークに
対して、常に安定した出力を保証することが可能とな
り、多数の信号線が混在するパラレル・インターフェー
スには特に有効である。
号遷移時又は、安定時の外来ノイズ又はクロストークに
対して、常に安定した出力を保証することが可能とな
り、多数の信号線が混在するパラレル・インターフェー
スには特に有効である。
【００２５】
【発明の効果】以上説明したように本発明によれば、入
力信号に現れるノイズ成分を出力信号に重畳させないイ
ンターフェース用雑音防止回路を提供できる。
力信号に現れるノイズ成分を出力信号に重畳させないイ
ンターフェース用雑音防止回路を提供できる。
【００２６】また本発明によれば、所定時間以上信号レ
ベルが安定しない信号を出力信号として出力しないよう
にしたインターフェース用雑音防止回路を提供できると
いう効果がある。
ベルが安定しない信号を出力信号として出力しないよう
にしたインターフェース用雑音防止回路を提供できると
いう効果がある。
【００２７】
【図１】実施例のパラレル・インターフェースの１信号
線の回路例を示す回路図である。
線の回路例を示す回路図である。
【図２】従来例のインターフェース回路を説明するため
の回路図である。
の回路図である。
【図３】図１の回路の動作タイミング例を示すタイミン
グ・チャートである。
グ・チャートである。
【図４】図１の回路の動作タイミング例を示すタイミン
グ・チャートである。
グ・チャートである。
１ カウンタ ２ ラッチレジスタ ３ フリップフロップ（ＦＦ） ４，５，７，８ ＡＮＤ回路 ６，９ ＯＲ回路 １０ キャリイ信号
Claims (5)
- 【請求項１】 インターフェース信号の伝送路或はイン
ターフェース回路に使用されるインターフェース用雑音
防止回路であって、 所定時間に相当する数値をセットして記憶する記憶手段
と、 前記記憶手段に記憶されている数値に基づいて入力信号
の信号レベルの保持時間を計時する計時手段と、 前記計時手段による計時値が前記所定時間以上になると
前記入力信号の信号レベルに相当する信号レベルの出力
信号を出力する出力手段と、を有することを特徴とする
インターフェース用雑音防止回路。 - 【請求項２】 前記計時手段はロード端子付きｎビット
カウンタであることを特徴とする請求項１に記載のイン
ターフェース用雑音防止回路。 - 【請求項３】 前記計時手段は、前記所定時間に満たな
い信号の変化を検出すると、その計時値をリセットする
ことを特徴とする請求項１に記載のインターフェース用
雑音防止回路。 - 【請求項４】 前記計時手段は、出力信号の信号レベル
がハイレベルの時に入力信号の信号レベルがロウレベル
になるか、或は出力信号の信号レベルがロウレベルの時
に入力信号の信号レベルがハイレベルになるとその計時
値がリセットされることを特徴とする請求項１に記載の
インターフェース用雑音防止回路。 - 【請求項５】 前記計時手段は、出力信号の信号レベル
がハイレベルの時に入力信号の信号レベルがロウレベル
になるか、或は出力信号の信号レベルがロウレベルの時
に入力信号の信号レベルがハイレベルになると、前記カ
ウンタがクロックを計数して計時可能になることを特徴
とする請求項２に記載のインターフェース用雑音防止回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094913A JPH08292828A (ja) | 1995-04-20 | 1995-04-20 | インターフェース用雑音防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094913A JPH08292828A (ja) | 1995-04-20 | 1995-04-20 | インターフェース用雑音防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08292828A true JPH08292828A (ja) | 1996-11-05 |
Family
ID=14123252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7094913A Withdrawn JPH08292828A (ja) | 1995-04-20 | 1995-04-20 | インターフェース用雑音防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08292828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312182B1 (ko) * | 1999-10-25 | 2001-11-03 | 서평원 | 디바이스 제어 보드에서 잡음 예방 회로 |
-
1995
- 1995-04-20 JP JP7094913A patent/JPH08292828A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312182B1 (ko) * | 1999-10-25 | 2001-11-03 | 서평원 | 디바이스 제어 보드에서 잡음 예방 회로 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |