KR101506661B1 - 시간 증폭기 및 그 제어 방법 - Google Patents

시간 증폭기 및 그 제어 방법 Download PDF

Info

Publication number
KR101506661B1
KR101506661B1 KR1020130043589A KR20130043589A KR101506661B1 KR 101506661 B1 KR101506661 B1 KR 101506661B1 KR 1020130043589 A KR1020130043589 A KR 1020130043589A KR 20130043589 A KR20130043589 A KR 20130043589A KR 101506661 B1 KR101506661 B1 KR 101506661B1
Authority
KR
South Korea
Prior art keywords
latch
gain
time difference
bias voltage
output
Prior art date
Application number
KR1020130043589A
Other languages
English (en)
Other versions
KR20140125950A (ko
Inventor
손두현
김여명
김태욱
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020130043589A priority Critical patent/KR101506661B1/ko
Priority to JP2014086468A priority patent/JP5911907B2/ja
Priority to US14/257,031 priority patent/US9608612B2/en
Publication of KR20140125950A publication Critical patent/KR20140125950A/ko
Application granted granted Critical
Publication of KR101506661B1 publication Critical patent/KR101506661B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15006—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two programmable outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Measurement Of Unknown Time Intervals (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 시간 증폭기 및 그 제어 방법에 관한 것이다. 본 발명의 일 실시예에 따른 시간 증폭기는, 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및 상기 SR 래치의 전원단에 연결되어 상기 SR 래치의 동작을 결정하는 동작 결정부;를 포함할 수 있다.

Description

시간 증폭기 및 그 제어 방법{TIME AMPLIFIER AND METHOD FOR CONTROLLING THE SAME}
본 발명은 시간 증폭기 및 그 제어 방법에 관한 것이다.
CMOS Technology Scaling은 디지털 회로의 성능 향상과 높은 집적도로 인한 소형화 등 많은 긍정적인 면을 수반하는데 반해, 아날로그 회로 설계자들은 점점 더 낮아지는 VDD로 인해 회로 설계에 어려움을 겪고 있다. 이에 대한 대안으로, 전압에 정보를 실어 ADC(Analog to Digital Converter)로 정보를 획득하는 기존 방식에서 시간에 정보를 실어 TDC(Time to Digital Converter)를 이용하여 정보를 획득하는 방식이 최근에 등장하기 시작했다. 이러한 TDC는 시간 증폭기(time amplifier) 블록을 포함할 수 있으며, 상기 시간 증폭기는 TDC의 해상도에 큰 영향을 미친다.
종래의 시간 증폭기는 기본적으로 트랜지스터의 준안정성(metastability)을 이용한다. 트랜지스터의 준안정성 상태는 트랜지스터의 게이트에 전압이 충분히 인가되지 않아 발생되며, 일반적인 디지털 회로에서는 피해야 할 현상이다. 준안정성 상태에서 트랜지스터의 전류는 비선형 함수인 지수함수의 형태를 나타낸다. 따라서, 종래의 시간 증폭기가 트랜지스터의 준안정성 상태를 이용하여 두 입력 신호 사이의 시간차(입력값)를 증폭시키는 경우, 트랜지스터의 비선형적인 동작 특성으로 인해 사용 가능한 입력값의 범위가 상당히 제한된다. 또한, 이와 같은 비선형적인 동작 특성으로 인해, 종래의 시간 증폭기는 입력 범위가 넓어지면 해당 입력 범위 내에서 시간 증폭 이득을 일정하게 유지하는 것이 매우 어렵다.
본 발명의 실시예는, 이득과 입력 범위를 조절할 수 있는 시간 증폭기 및 그 제어 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예는, 이득과 입력 범위를 서로 독립적으로 조절할 수 있는 시간 증폭기 및 그 제어 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 시간 증폭기는, 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및 상기 SR 래치의 전원단에 연결되어 상기 SR 래치의 동작을 결정하는 동작 결정부;를 포함할 수 있다.
상기 SR 래치는: NAND 연산을 수행하는 제 1 NAND 게이트 및 제 2 NAND 게이트를 포함할 수 있다.
상기 SR 래치는: NOR 연산을 수행하는 제 1 NOR 게이트 및 제 2 NOR 게이트를 포함할 수 있다.
상기 동작 결정부는: 상기 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부를 포함할 수 있다.
상기 제 1 동작 결정부는: 게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함할 수 있다.
상기 제 1 동작 결정부는: 게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 전류 거울을 포함할 수 있다.
상기 제 1 동작 결정부는: 저항값에 따라 상기 SR 래치의 전원 입력을 결정하는 가변저항을 포함할 수 있다.
상기 동작 결정부는: 상기 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부를 포함할 수 있다.
상기 제 2 동작 결정부는: 게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 전류 거울을 포함할 수 있다.
상기 제 2 동작 결정부는: 게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 트랜지스터를 포함할 수 있다.
상기 제 2 동작 결정부는: 저항값에 따라 상기 SR 래치의 전원 출력을 결정하는 가변저항을 포함할 수 있다.
상기 시간 증폭기는, 상기 시간 증폭기의 이득을 계산하는 이득 계산부; 및 상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부;를 더 포함할 수 있다.
상기 이득 계산부는: 상기 시간 증폭기의 두 입력 신호 간의 시간차 및 상기 시간 증폭기의 두 출력 신호 간의 시간차를 검출하고, 상기 두 출력 신호 간의 시간차를 상기 두 입력 신호 간의 시간차로 나누어 상기 이득을 계산할 수 있다.
상기 제 1 제어부는: 상기 이득이 상기 목표 이득보다 작은 경우, 상기 트랜지스터의 바이어스 전압을 증가시키고, 상기 이득이 상기 목표 이득보다 큰 경우, 상기 트랜지스터의 바이어스 전압을 감소시킬 수 있다.
상기 시간 증폭기는, 상기 시간 증폭기의 두 입력 신호 간의 시간차를 검출하는 시간차 검출부; 및 상기 두 입력 신호 간의 시간차가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 상기 제 2 동작 결정부를 제어하는 제 2 제어부;를 더 포함할 수 있다.
상기 제 2 제어부는: 상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 전류 거울의 바이어스 전압을 감소시킬 수 있다.
본 발명의 일 실시예에 따른 시간 증폭기는, 제 1 입력 신호를 기 설정된 시간만큼 지연시켜 제 1 지연 입력 신호를 출력하는 제 1 지연부; 제 2 입력 신호를 기 설정된 시간만큼 지연시켜 제 2 지연 입력 신호를 출력하는 제 2 지연부; 상기 제 1 지연 입력 신호와 상기 제 2 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 제 1 SR 래치; 상기 제 1 입력 신호와 상기 제 2 지연 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 제 2 SR 래치; 상기 제 1 SR 래치의 전원단에 연결되어 상기 제 1 SR 래치의 동작을 결정하는 제 1 SR 래치 동작 결정부; 상기 제 2 SR 래치의 전원단에 연결되어 상기 제 2 SR 래치의 동작을 결정하는 제 2 SR 래치 동작 결정부; 상기 제 1 SR 래치의 출력을 XOR 연산하여 제 1 출력 신호를 출력하는 제 1 XOR 게이트; 및 상기 제 2 SR 래치의 출력을 XOR 연산하여 제 2 출력 신호를 출력하는 제 2 XOR 게이트;를 포함할 수 있다.
상기 제 1 SR 래치 동작 결정부는, 상기 제 1 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부를 포함하고, 상기 제 2 SR 래치 동작 결정부는, 상기 제 2 SR 래치의 전원 입력단에 연결된 제 3 동작 결정부를 포함할 수 있다.
상기 제 1 동작 결정부 및 상기 제 3 동작 결정부 각각은: 게이트에 인가되는 바이어스 전압에 따라 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함할 수 있다.
상기 제 1 SR 래치 동작 결정부는, 상기 제 1 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부를 포함하고, 상기 제 2 SR 래치 동작 결정부는, 상기 제 2 SR 래치의 전원 출력단에 연결된 제 4 동작 결정부를 포함할 수 있다.
상기 제 2 동작 결정부 및 상기 제 4 동작 결정부 각각은: 게이트에 인가되는 바이어스 전압에 따라 SR 래치의 전원 출력을 결정하는 전류 거울을 포함할 수 있다.
상기 시간 증폭기는, 상기 시간 증폭기의 이득을 계산하는 이득 계산부; 및 상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부 및 상기 제 3 동작 결정부를 제어하는 제 1 제어부;를 더 포함할 수 있다.
상기 이득 계산부는: 상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차 및 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 시간차를 검출하고, 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 시간차를 상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차로 나누어 상기 이득을 계산할 수 있다.
상기 제 1 제어부는: 상기 이득이 상기 목표 이득보다 작은 경우, 상기 트랜지스터의 바이어스 전압을 증가시키고, 상기 이득이 상기 목표 이득보다 큰 경우, 상기 트랜지스터의 바이어스 전압을 감소시킬 수 있다.
상기 시간 증폭기는, 상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차를 검출하는 시간차 검출부; 및 상기 두 입력 신호 간의 시간차가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 상기 제 2 동작 결정부를 제어하는 제 2 제어부;를 더 포함할 수 있다.
상기 제 2 제어부는: 상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 전류 거울의 바이어스 전압을 감소시킬 수 있다.
본 발명의 일 실시예에 따른 시간 증폭기 제어 방법은, 시간 증폭기의 이득을 계산하는 단계; 상기 이득을 기 설정된 목표 이득과 비교하는 단계; 및 상기 이득이 상기 목표 이득과 상이한 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계;를 포함할 수 있다.
상기 시간 증폭기의 이득을 계산하는 단계는: 상기 시간 증폭기의 두 입력 신호 간의 시간차 및 상기 시간 증폭기의 두 출력 신호 간의 시간차를 검출하는 단계; 및 상기 두 출력 신호 간의 시간차를 상기 두 입력 신호 간의 시간차로 나누는 단계;를 포함할 수 있다.
상기 SR 래치의 전원을 조절하는 단계는: 상기 SR 래치의 전원 입력단에 연결된 트랜지스터의 바이어스 전압을 조절하는 단계를 포함할 수 있다.
상기 트랜지스터의 바이어스 전압을 조절하는 단계는: 상기 이득이 상기 목표 이득보다 작은 경우, 상기 바이어스 전압을 증가시키는 단계; 및 상기 이득이 상기 목표 이득보다 큰 경우, 상기 바이어스 전압을 감소시키는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 시간 증폭기 제어 방법은, 시간 증폭기의 두 입력 신호 간의 시간차를 검출하는 단계; 상기 두 입력 신호 간의 시간차를 기 설정된 한계 시간차와 비교하는 단계; 및 상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계;를 포함할 수 있다.
상기 SR 래치의 전원을 조절하는 단계는: 상기 SR 래치의 전원 출력단에 연결된 전류 미러의 바이어스 전압을 조절하는 단계를 포함할 수 있다.
상기 전류 미러의 바이어스 전압을 조절하는 단계는: 상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 바이어스 전압을 감소시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 시간 증폭기 제어 방법은, 컴퓨터로 실행될 수 있는 프로그램으로 구현되어, 컴퓨터로 읽을 수 있는 기록매체에 기록될 수 있다.
본 발명의 실시예에 따르면, 시간 증폭기의 이득과 입력 범위를 조절할 수 있다.
본 발명의 실시예에 따르면, 시간 증폭기의 이득과 입력 범위를 서로 독립적으로 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 시간 증폭기의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 동작 결정부가 도시된 시간 증폭기의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 SR 래치의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 동작 결정부가 연결된 SR 래치의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 제 1 동작 결정부가 연결된 SR 래치의 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 제 1 동작 결정부가 연결된 SR 래치의 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 제 2 동작 결정부가 연결된 SR 래치의 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 제 2 동작 결정부가 연결된 SR 래치의 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 시간 증폭기의 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 시간 증폭기의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 시간 증폭기 제어 방법을 설명하는 흐름도이다.
도 12는 본 발명의 일 실시예에 따른 이득 계산 과정을 설명하는 흐름도이다.
도 13은 본 발명의 다른 실시예에 따른 시간 증폭기 제어 방법을 설명하는 흐름도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형들 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리킨다.
한편, 본 명세서 전체에서 사용되는 '~부', '~기', '~블록', '~모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있다. 그렇지만 '~부', '~기', '~블록', '~모듈' 등이 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부', '~기', '~블록', '~모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다.
따라서, 일 예로서 '~부', '~기', '~블록', '~모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 '~부', '~기', '~블록', '~모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부', '~기', '~블록', '~모듈'들로 결합되거나 추가적인 구성요소들과 '~부', '~기', '~블록', '~모듈'들로 더 분리될 수 있다.
본 발명의 실시예는, 시간 증폭기에 포함된 SR 래치의 전원을 조절하여 상기 시간 증폭기의 이득 및 입력 범위 중 적어도 하나를 조절할 수 있다. 또한, 본 발명의 실시예는, 시간 증폭기의 이득과 입력 범위 둘 모두를 조절하는 경우, 이득과 입력 범위가 서로 영향을 미치지 않고 독립적으로 조절될 수 있도록 한다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 시간 증폭기의 회로도이다.
도 1에 도시된 바와 같이, 상기 시간 증폭기(100)는 SR 래치(121, 122)를 포함할 수 있다.
상기 SR 래치(121, 122)는 SR 래치에 입력되는 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공할 수 있다. 상기 SR 래치(121, 122)가 출력을 제공하는 타이밍은 SR 래치를 구성하는 트랜지스터의 준안정성으로 인해 두 입력 간의 시간차에 따라 결정될 수 있다.
또한, 상기 시간 증폭기(100)는 상기 SR 래치(121, 122)의 전원단에 연결되어 SR 래치의 동작을 결정하는 동작 결정부를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 동작 결정부가 도시된 시간 증폭기(100)의 회로도이다.
도 2에 도시된 바와 같이, 상기 시간 증폭기(100)는 SR 래치(121, 122)의 전원단에 연결되어 SR 래치의 동작을 결정하는 동작 결정부(131, 132, 133, 134)를 포함할 수 있다.
도 1 및 도 2에 도시된 시간 증폭기(100)를 보다 구체적으로 설명하면, 상기 시간 증폭기(100)는 제 1 지연부(111), 제 2 지연부(112), 제 1 SR 래치(121), 제 2 SR 래치(122), 제 1 SR 래치 동작 결정부(131, 132), 제 2 SR 래치 동작 결정부(133, 134), 제 1 XOR 게이트(141) 및 제 2 XOR 게이트(142)를 포함할 수 있다.
상기 제 1 지연부(111)는 제 1 입력 신호(IN1)를 기 설정된 시간(Toff)만큼 지연시켜 제 1 지연 입력 신호를 출력할 수 있다. 상기 제 2 지연부(112)는 제 2 입력 신호(IN2)를 기 설정된 시간(Toff)만큼 지연시켜 제 2 지연 입력 신호를 출력할 수 있다.
상기 제 1 지연부(111) 및 상기 제 2 지연부(112) 각각은 적어도 하나의 버퍼를 포함할 수 있다. 상기 버퍼의 개수는 상기 시간(Toff)에 따라 결정될 수 있다.
상기 제 1 SR 래치(121)는 상기 제 1 지연 입력 신호와 상기 제 2 입력 신호(IN2) 간의 시간차에 따라 결정된 타이밍에 출력을 제공할 수 있다. 상기 제 2 SR 래치(122)는 상기 제 1 입력 신호(IN1)와 상기 제 2 지연 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공할 수 있다.
도 1 및 도 2에 도시된 SR 래치(121, 122)는 두 개의 NAND 게이트, 즉 NAND 연산을 수행하는 제 1 NAND 게이트(1211, 1221) 및 제 2 NAND 게이트(1212, 1222)를 포함하여 구성되지만, 실시예에 따라 상기 SR 래치는 도 3에 도시된 바와 같이 두 개의 NOR 게이트, 즉 NOR 연산을 수행하는 제 1 NOR 게이트(1231) 및 제 2 NOR 게이트(1232)를 포함하여 구성될 수도 있다.
상기 동작 결정부(131, 132, 133, 134)는 SR 래치(121, 122)의 전원단에 연결되어 상기 SR 래치의 동작을 결정할 수 있다. 예를 들어, 제 1 SR 래치 동작 결정부(131, 132)는 제 1 SR 래치(121)의 전원단에 연결되어 상기 제 1 SR 래치의 동작을 결정할 수 있고, 제 2 SR 래치 동작 결정부(133, 134)는 제 2 SR 래치(122)의 전원단에 연결되어 상기 제 2 SR 래치의 동작을 결정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 동작 결정부는 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부를 포함할 수 있다. 예를 들어, 상기 제 1 SR 래치 동작 결정부는 제 1 SR 래치(121)의 전원 입력단에 연결된 제 1 동작 결정부(131)를 포함할 수 있다. 또한, 상기 제 2 SR 래치 동작 결정부는 제 2 SR 래치(122)의 전원 입력단에 연결된 제 3 동작 결정부(133)를 포함할 수 있다.
일 실시예에 따르면, 도 2에 도시된 바와 같이, 상기 제 1 동작 결정부(131) 및 상기 제 3 동작 결정부(133) 각각은 트랜지스터를 포함할 수 있다. 상기 트랜지스터는 게이트에 인가되는 바이어스 전압(Vhead)에 따라 SR 래치(121, 122)의 전원 입력을 결정할 수 있다.
도 4는 본 발명의 일 실시예에 따른 제 1 동작 결정부(131)가 연결된 제 1 SR 래치(121)의 회로도이다.
본 발명의 일 실시예는, 상기 트랜지스터의 게이트에 인가되는 바이어스 전압(Vhead)을 조절함으로써 시간 증폭기(100)의 이득을 조절할 수 있다. 다시 말해, 본 발명의 일 실시예에 따른 시간 증폭기(100)의 이득은 상기 바이어스 전압(Vhead)에 의해 결정될 수 있다.
일 실시예에 따르면, 상기 바이어스 전압(Vhead)이 높아질수록 시간 증폭기(100)의 이득이 커질 수 있다. 반대로, 상기 바이어스 전압(Vhead)이 낮아질수록 시간 증폭기(100)의 이득이 작아질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 동작 결정부(131) 및 상기 제 3 동작 결정부(133) 각각은 전류 거울을 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 제 1 동작 결정부(131)가 연결된 제 1 SR 래치(121)의 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 제 1 동작 결정부(131)는 전류 거울을 포함할 수 있다. 상기 전류 거울은 게이트에 인가되는 바이어스 전압(Vhead)에 따라 SR 래치(121)의 전원 입력을 결정할 수 있다.
이 실시예에 따르면, 본 발명은 전류 거울의 바이어스 전압(Vhead)을 조절함으로써 시간 증폭기(100)의 이득을 조절할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 1 동작 결정부(131) 및 상기 제 3 동작 결정부(133) 각각은 가변저항을 포함할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 제 1 동작 결정부(131)가 연결된 제 1 SR 래치(121)의 회로도이다.
도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따르면, 제 1 동작 결정부(131)는 가변저항을 포함할 수 있다. 상기 가변저항은 저항값에 따라 SR 래치(121)의 전원 입력을 결정할 수 있다.
이 실시예에 따르면, 본 발명은 가변저항의 저항값을 조절함으로써 시간 증폭기(100)의 이득을 조절할 수 있다.
전술한 바와 같이, 본 발명의 실시예는 시간 증폭기(100)에 포함된 SR 래치(121, 122)의 전원 입력단에 동작 결정부(131, 133)를 연결하고, 상기 동작 결정부를 통해 상기 SR 래치의 전원을 조절함으로써 상기 시간 증폭기의 이득을 조절할 수 있다.
본 발명의 일 실시예에 따르면, 상기 동작 결정부는 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부를 포함할 수 있다. 예를 들어, 도 2를 참조하면, 제 1 SR 래치 동작 결정부는 제 1 SR 래치(121)의 전원 출력단에 연결된 제 2 동작 결정부(132)를 포함할 수 있다. 또한, 제 2 SR 래치 동작 결정부는 제 2 SR 래치(122)의 전원 출력단에 연결된 제 4 동작 결정부(134)를 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 동작 결정부(132) 및 상기 제 4 동작 결정부(134) 각각은 전류 거울을 포함할 수 있다.
예를 들어, 도 2 및 도 4에 도시된 바와 같이, 상기 제 2 동작 결정부(132) 및 상기 제 4 동작 결정부(134) 각각은 전류 거울을 포함할 수 있으며, 상기 전류 거울은 게이트에 인가되는 바이어스 전압(Vfoot)에 따라 SR 래치(121, 122)의 전원 출력을 결정할 수 있다.
이 실시예에 따르면, 본 발명은 상기 전류 거울의 바이어스 전압(Vfoot)을 조절함으로써 시간 증폭기(100)의 사용 가능한 입력 범위를 조절할 수 있다.
여기서, 시간 증폭기의 사용 가능한 입력 범위는, 상기 시간 증폭기가 일정한 이득을 유지할 수 있는 입력값의 범위를 나타내며, 해당 입력 범위에서 상기 시간 증폭기의 입력값(두 입력 신호 간의 시간차)과 출력값(두 출력 신호 간의 시간차)은 선형성을 유지할 수 있다. 하지만, 해당 입력 범위를 벗어나는 입력값에 대하여, 상기 시간 증폭기의 이득은 변경되어 입력값에 대한 출력값은 비선형성을 갖게 된다.
이 실시예에 따르면, 본 발명은 상기 전류 거울의 바이어스 전압(Vfoot)을 조절함으로써 시간 증폭기(100)의 입력값에 대한 출력값의 선형성이 보장되는 입력값 범위를 조절할 수 있으며, 그 결과 시간 증폭기(100)의 사용 가능한 입력 범위를 조절할 수 있게 된다. 다시 말해, 본 발명의 일 실시예에 따른 시간 증폭기(100)의 사용 가능한 입력 범위는 상기 바이어스 전압(Vfoot)에 의해 결정될 수 있다.
일 실시예에 따르면, 상기 바이어스 전압(Vfoot)이 낮아질수록 시간 증폭기(100)의 선형성이 향상되어 사용 가능한 입력 범위가 넓어질 수 있다. 반대로, 상기 바이어스 전압(Vfoot)이 높아질수록 시간 증폭기(100)의 선형성이 저하되어 사용 가능한 입력 범위가 좁아질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 2 동작 결정부(132) 및 상기 제 4 동작 결정부(134) 각각은 트랜지스터를 포함할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 제 2 동작 결정부(132)가 연결된 제 1 SR 래치(121)의 회로도이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 제 2 동작 결정부(132)는 트랜지스터를 포함할 수 있다. 상기 트랜지스터는 게이트에 인가되는 바이어스 전압(Vfoot)에 따라 SR 래치(121)의 전원 출력을 결정할 수 있다.
이 실시예에 따르면, 본 발명은 트랜지스터의 바이어스 전압(Vfoot)을 조절함으로써 시간 증폭기(100)의 사용 가능한 입력 범위를 조절할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 2 동작 결정부(132) 및 상기 제 4 동작 결정부(134) 각각은 가변저항을 포함할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 제 2 동작 결정부(132)가 연결된 제 1 SR 래치(121)의 회로도이다.
도 8에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따르면, 제 2 동작 결정부(132)는 가변저항을 포함할 수 있다. 상기 가변저항은 저항값에 따라 SR 래치(121)의 전원 출력을 결정할 수 있다.
이 실시예에 따르면, 본 발명은 가변저항의 저항값을 조절함으로써 시간 증폭기(100)의 사용 가능한 입력 범위를 조절할 수 있다.
전술한 바와 같이, 본 발명의 실시예는 시간 증폭기(100)에 포함된 SR 래치(121, 122)의 전원 출력단에 동작 결정부(132, 134)를 연결하고, 상기 동작 결정부를 통해 상기 SR 래치의 전원을 조절함으로써 상기 시간 증폭기의 선형성 및 그에 따른 사용 가능한 입력 범위를 조절할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 시간 증폭기(100)의 회로도이다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 시간 증폭기(100)는 이득 계산부(151) 및 제 1 제어부(161)를 더 포함할 수 있다.
상기 이득 계산부(151)는 시간 증폭기(100)의 이득을 계산할 수 있다. 상기 제 1 제어부(161)는 상기 계산된 이득이 기 설정된 목표 이득에 도달하도록 SR 래치(121, 122)의 전원 입력단에 연결된 동작 결정부(즉, 제 1 동작 결정부(131) 및 제 3 동작 결정부(133))를 제어할 수 있다.
일 실시예에 따르면, 상기 이득 계산부(151)는 시간 증폭기(100)의 두 입력 신호(IN1, IN2) 간의 시간차(TIN), 및 시간 증폭기(100)의 두 출력 신호(OUT1, OUT2) 간의 시간차(TOUT)를 검출할 수 있다. 그러고 나서, 상기 이득 계산부(151)는 상기 두 출력 신호 간의 시간차(TOUT)를 상기 두 입력 신호 간의 시간차(TIN)로 나누어 시간 증폭기(100)의 이득을 계산할 수 있다.
일 실시예에 따르면, 상기 제 1 제어부(161)는 상기 이득이 목표 이득보다 작은 경우, SR 래치(121, 122)의 전원 입력단에 연결된 동작 연결부(131, 133), 예컨대 도 2에 도시된 트랜지스터의 바이어스 전압(Vhead)을 증가시켜, 시간 증폭기(100)의 이득을 높일 수 있다.
또한, 상기 제 1 제어부(161)는 상기 이득이 목표 이득보다 큰 경우, SR 래치(121, 122)의 전원 입력단에 연결된 동작 연결부(131, 133), 예컨대 도 2에 도시된 트랜지스터의 바이어스 전압(Vhead)을 감소시켜, 시간 증폭기(100)의 이득을 낮출 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 시간 증폭기(100)의 회로도이다.
도 10에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 시간 증폭기(100)는 시간차 검출부(152) 및 제 2 제어부(162)를 더 포함할 수 있다.
상기 시간차 검출부(152)는 시간 증폭기(100)의 두 입력 신호(IN1, IN2) 간의 시간차(TIN)를 검출할 수 있다. 상기 제 2 제어부(162)는 상기 두 입력 신호 간의 시간차(TIN)가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 SR 래치(121, 122)의 전원 출력단에 연결된 동작 결정부(즉, 제 2 동작 결정부(132) 및 제 4 동작 결정부(134))를 제어할 수 있다.
여기서, 상기 한계 시간차는 시간 증폭기(100)의 입력값에 대한 출력값의 선형성이 보장되는 입력값의 최대치를 나타낸다. 상기 시간 증폭기(100)의 입력값이 한계 시간차보다 작거나 같으면, 상기 입력값은 시간 증폭기(100)의 사용 가능한 입력 범위 내에 포함되어 미리 정해진 이득만큼 증폭될 수 있다. 하지만, 상기 시간 증폭기(100)의 입력값이 한계 시간차보다 커지게 되면, 상기 입력값은 시간 증폭기(100)의 사용 가능한 입력 범위를 벗어나 미리 정해진 이득과 다른 이득으로 증폭될 수 있다.
일 실시예에 따르면, 상기 제 2 제어부(162)는 상기 두 입력 신호 간의 시간차(TIN)가 한계 시간차보다 큰 경우, SR 래치(121, 122)의 전원 출력단에 연결된 동작 결정부, 예컨대 도 2에 도시된 전류 거울의 바이어스 전압(Vfoot)을 감소시켜, 시간 증폭기(100)의 사용 가능한 입력 범위를 늘릴 수 있다.
이와 같이, 시간 증폭기(100)의 사용 가능한 입력 범위가 넓어짐으로써 한계 시간차가 커지게 되며, 두 입력 신호 간의 시간차(TIN)가 상기 한계 시간차보다 작거나 같아지면 원하는 이득을 얻을 수 있다.
일 실시예에 따르면, 상기 제 1 제어부(161) 및 상기 제 2 제어부(162)는 일체로 구성되어 하나의 제어부로 구현될 수도 있다.
도 11은 본 발명의 일 실시예에 따른 시간 증폭기 제어 방법을 설명하는 흐름도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 시간 증폭기 제어 방법(200)은 시간 증폭기(100)의 이득을 계산하는 단계(S210), 상기 계산된 이득을 기 설정된 목표 이득과 비교하는 단계(S221, S222), 및 상기 계산된 이득이 상기 목표 이득과 상이한 경우, 상기 시간 증폭기(100)에 포함된 SR 래치의 전원을 조절하는 단계를 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 이득 계산 과정을 설명하는 흐름도이다.
도 12에 도시된 바와 같이, 상기 시간 증폭기(100)의 이득을 계산하는 단계(S210)는, 상기 시간 증폭기(100)의 두 입력 신호 간의 시간차(TIN) 및 상기 시간 증폭기(100)의 두 출력 신호 간의 시간차(TOUT)를 검출하는 단계(S211), 및 상기 두 출력 신호 간의 시간차(TOUT)를 상기 두 입력 신호 간의 시간차(TIN)로 나누는 단계(S212)를 포함할 수 있다.
일 실시예에 따르면, 상기 SR 래치의 전원을 조절하는 단계는, 상기 SR 래치(121, 122)의 전원 입력단에 연결된 트랜지스터의 바이어스 전압(Vhead)을 조절하는 단계를 포함할 수 있다.
상기 트랜지스터의 바이어스 전압(Vhead)을 조절하는 단계는, 상기 계산된 이득이 목표 이득보다 작은 경우(S221에서 예), 상기 바이어스 전압(Vhead)을 증가시키는 단계(S231), 및 상기 계산된 이득이 목표 이득보다 큰 경우(S222에서 예), 상기 바이어스 전압(Vhead)을 감소시키는 단계(S232)를 포함할 수 있다.
다른 실시예에 따르면, 상기 SR 래치의 전원을 조절하는 단계는, 상기 SR 래치(121, 122)의 전원 입력단에 연결된 전류 거울의 바이어스 전압(Vhead)을 조절하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 SR 래치의 전원을 조절하는 단계는, 상기 SR 래치(121, 122)의 전원 입력단에 연결된 가변저항의 저항값을 조절하는 단계를 포함할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 시간 증폭기 제어 방법을 설명하는 흐름도이다.
도 13에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 시간 증폭기 제어 방법(300)은 시간 증폭기(100)의 두 입력 신호(IN1, IN2) 간의 시간차(TIN)를 검출하는 단계(S310), 상기 두 입력 신호 간의 시간차(TIN)를 기 설정된 한계 시간차와 비교하는 단계(S320), 및 상기 두 입력 신호 간의 시간차(TIN)가 상기 한계 시간차보다 큰 경우(S320에서 예), 상기 시간 증폭기(100)에 포함된 SR 래치(121, 122)의 전원을 조절하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 SR 래치의 전원을 조절하는 단계는, 상기 SR 래치(121, 122)의 전원 출력단에 연결된 전류 미러의 바이어스 전압(Vfoot)을 조절하는 단계를 포함할 수 있다.
상기 전류 미러의 바이어스 전압(Vfoot)을 조절하는 단계는, 상기 두 입력 신호 간의 시간차(TIN)가 상기 한계 시간차보다 큰 경우, 상기 바이어스 전압(Vfoot)을 감소시키는 단계(S330)를 포함할 수 있다.
다른 실시예에 따르면, 상기 SR 래치의 전원을 조절하는 단계는, 상기 SR 래치(121, 122)의 전원 출력단에 연결된 트랜지스터의 바이어스 전압(Vfoot)을 조절하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 SR 래치의 전원을 조절하는 단계는, 상기 SR 래치(121, 122)의 전원 출력단에 연결된 가변저항의 저항값을 조절하는 단계를 포함할 수 있다.
전술한 본 발명의 실시예에 따른 시간 증폭기 제어 방법은, 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있다. 상기 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다.
이상, 시간 증폭기의 SR 래치에 제공되는 전원을 조절함으로써 상기 시간 증폭기의 이득 또는 입력 범위를 조절할 수 있는 시간 증폭기 및 그 제어 방법이 설명되었다.
본 발명의 실시예에 따르면, 필요에 따라 시간 증폭기의 이득 또는 입력 범위를 조절할 수 있으며, 이득과 입력 범위 둘 모두를 조절하는 경우 각각을 독립적으로 조절할 수 있어 우수한 성능의 시간 증폭기를 구현할 수 있다.
100: 시간 증폭기
111: 제 1 지연부
112: 제 2 지연부
121: 제 1 SR 래치
122: 제 2 SR 래치
131: 제 1 동작 결정부
132: 제 2 동작 결정부
133: 제 3 동작 결정부
134: 제 4 동작 결정부
141: 제 1 XOR 게이트
142: 제 2 XOR 게이트
151: 이득 계산부
152: 시간차 검출부
161: 제 1 제어부
162: 제 2 제어부

Claims (34)

  1. 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및
    상기 SR 래치의 전원단에 연결되어 상기 SR 래치의 동작을 결정하는 동작 결정부를 포함하며,
    상기 동작 결정부는:
    상기 SR 래치의 전원 입력단에 연결되어 시간 증폭기의 이득을 결정하는 제 1 동작 결정부; 및
    상기 SR 래치의 전원 출력단에 연결되어 상기 시간 증폭기의 입력값과 출력값 간의 선형성이 유지되는 상기 시간 증폭기의 입력 범위를 결정하는 제 2 동작 결정부;
    를 포함하는 시간 증폭기.
  2. 제 1 항에 있어서,
    상기 SR 래치는:
    NAND 연산을 수행하는 제 1 NAND 게이트 및 제 2 NAND 게이트를 포함하는 시간 증폭기.
  3. 제 1 항에 있어서,
    상기 SR 래치는:
    NOR 연산을 수행하는 제 1 NOR 게이트 및 제 2 NOR 게이트를 포함하는 시간 증폭기.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 동작 결정부는:
    게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함하는 시간 증폭기.
  6. 제 1 항에 있어서,
    상기 제 1 동작 결정부는:
    게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 전류 거울을 포함하는 시간 증폭기.
  7. 제 1 항에 있어서,
    상기 제 1 동작 결정부는:
    저항값에 따라 상기 SR 래치의 전원 입력을 결정하는 가변저항을 포함하는 시간 증폭기.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제 2 동작 결정부는:
    게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 전류 거울을 포함하는 시간 증폭기.
  10. 제 1 항에 있어서,
    상기 제 2 동작 결정부는:
    게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 트랜지스터를 포함하는 시간 증폭기.
  11. 제 1 항에 있어서,
    상기 제 2 동작 결정부는:
    저항값에 따라 상기 SR 래치의 전원 출력을 결정하는 가변저항을 포함하는 시간 증폭기.
  12. 제 1 항에 있어서,
    상기 시간 증폭기의 이득을 계산하는 이득 계산부; 및
    상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부;
    를 더 포함하는 시간 증폭기.
  13. 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및
    상기 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부;
    시간 증폭기의 이득을 계산하는 이득 계산부; 및
    상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부를 포함하며,
    상기 이득 계산부는:
    상기 시간 증폭기의 두 입력 신호 간의 시간차 및 상기 시간 증폭기의 두 출력 신호 간의 시간차를 검출하고,
    상기 두 출력 신호 간의 시간차를 상기 두 입력 신호 간의 시간차로 나누어 상기 이득을 계산하는 시간 증폭기.
  14. 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및
    상기 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부;
    시간 증폭기의 이득을 계산하는 이득 계산부; 및
    상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부를 포함하며,
    상기 제 1 동작 결정부는:
    게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함하고,
    상기 제 1 제어부는:
    상기 이득이 상기 목표 이득보다 작은 경우, 상기 트랜지스터의 바이어스 전압을 증가시키고,
    상기 이득이 상기 목표 이득보다 큰 경우, 상기 트랜지스터의 바이어스 전압을 감소시키는 시간 증폭기.
  15. 두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및
    상기 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부;
    시간 증폭기의 두 입력 신호 간의 시간차를 검출하는 시간차 검출부; 및
    상기 두 입력 신호 간의 시간차가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 상기 제 2 동작 결정부를 제어하는 제 2 제어부;
    를 포함하는 시간 증폭기.
  16. 제 15 항에 있어서,
    상기 제 2 동작 결정부는:
    게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 전류 거울을 포함하고,
    상기 제 2 제어부는:
    상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 전류 거울의 바이어스 전압을 감소시키는 시간 증폭기.
  17. 제 1 입력 신호를 기 설정된 시간만큼 지연시켜 제 1 지연 입력 신호를 출력하는 제 1 지연부;
    제 2 입력 신호를 기 설정된 시간만큼 지연시켜 제 2 지연 입력 신호를 출력하는 제 2 지연부;
    상기 제 1 지연 입력 신호와 상기 제 2 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 제 1 SR 래치;
    상기 제 1 입력 신호와 상기 제 2 지연 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 제 2 SR 래치;
    상기 제 1 SR 래치의 전원단에 연결되어 상기 제 1 SR 래치의 동작을 결정하는 제 1 SR 래치 동작 결정부;
    상기 제 2 SR 래치의 전원단에 연결되어 상기 제 2 SR 래치의 동작을 결정하는 제 2 SR 래치 동작 결정부;
    상기 제 1 SR 래치의 출력을 XOR 연산하여 제 1 출력 신호를 출력하는 제 1 XOR 게이트; 및
    상기 제 2 SR 래치의 출력을 XOR 연산하여 제 2 출력 신호를 출력하는 제 2 XOR 게이트;
    를 포함하는 시간 증폭기.
  18. 제 17 항에 있어서,
    상기 제 1 SR 래치 동작 결정부는, 상기 제 1 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부를 포함하고,
    상기 제 2 SR 래치 동작 결정부는, 상기 제 2 SR 래치의 전원 입력단에 연결된 제 3 동작 결정부를 포함하는 시간 증폭기.
  19. 제 18 항에 있어서,
    상기 제 1 동작 결정부 및 상기 제 3 동작 결정부 각각은:
    게이트에 인가되는 바이어스 전압에 따라 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함하는 시간 증폭기.
  20. 제 17 항에 있어서,
    상기 제 1 SR 래치 동작 결정부는, 상기 제 1 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부를 포함하고,
    상기 제 2 SR 래치 동작 결정부는, 상기 제 2 SR 래치의 전원 출력단에 연결된 제 4 동작 결정부를 포함하는 시간 증폭기.
  21. 제 20 항에 있어서,
    상기 제 2 동작 결정부 및 상기 제 4 동작 결정부 각각은:
    게이트에 인가되는 바이어스 전압에 따라 SR 래치의 전원 출력을 결정하는 전류 거울을 포함하는 시간 증폭기.
  22. 제 19 항에 있어서,
    상기 시간 증폭기의 이득을 계산하는 이득 계산부; 및
    상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부 및 상기 제 3 동작 결정부를 제어하는 제 1 제어부;
    를 더 포함하는 시간 증폭기.
  23. 제 22 항에 있어서,
    상기 이득 계산부는:
    상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차 및 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 시간차를 검출하고,
    상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 시간차를 상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차로 나누어 상기 이득을 계산하는 시간 증폭기.
  24. 제 22 항에 있어서,
    상기 제 1 제어부는:
    상기 이득이 상기 목표 이득보다 작은 경우, 상기 트랜지스터의 바이어스 전압을 증가시키고,
    상기 이득이 상기 목표 이득보다 큰 경우, 상기 트랜지스터의 바이어스 전압을 감소시키는 시간 증폭기.
  25. 제 21 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차를 검출하는 시간차 검출부; 및
    상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 상기 제 2 동작 결정부 및 상기 제 4 동작 결정부를 제어하는 제 2 제어부;
    를 더 포함하는 시간 증폭기.
  26. 제 25 항에 있어서,
    상기 제 2 제어부는:
    상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 전류 거울의 바이어스 전압을 감소시키는 시간 증폭기.
  27. 시간 증폭기의 이득을 계산하는 단계;
    상기 이득을 기 설정된 목표 이득과 비교하는 단계; 및
    상기 이득이 상기 목표 이득과 상이한 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계를 포함하고,
    상기 시간 증폭기의 이득을 계산하는 단계는:
    상기 시간 증폭기의 두 입력 신호 간의 시간차 및 상기 시간 증폭기의 두 출력 신호 간의 시간차를 검출하는 단계; 및
    상기 두 출력 신호 간의 시간차를 상기 두 입력 신호 간의 시간차로 나누는 단계;
    를 포함하는 시간 증폭기 제어 방법.
  28. 삭제
  29. 제 27 항에 있어서,
    상기 SR 래치의 전원을 조절하는 단계는:
    상기 SR 래치의 전원 입력단에 연결된 트랜지스터의 바이어스 전압을 조절하는 단계를 포함하는 시간 증폭기 제어 방법.
  30. 시간 증폭기의 이득을 계산하는 단계;
    상기 이득을 기 설정된 목표 이득과 비교하는 단계; 및
    상기 이득이 상기 목표 이득과 상이한 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계를 포함하고,
    상기 SR 래치의 전원을 조절하는 단계는:
    상기 SR 래치의 전원 입력단에 연결된 트랜지스터의 바이어스 전압을 조절하는 단계를 포함하고,
    상기 트랜지스터의 바이어스 전압을 조절하는 단계는:
    상기 이득이 상기 목표 이득보다 작은 경우, 상기 바이어스 전압을 증가시키는 단계; 및
    상기 이득이 상기 목표 이득보다 큰 경우, 상기 바이어스 전압을 감소시키는 단계;
    를 포함하는 시간 증폭기 제어 방법.
  31. 시간 증폭기의 두 입력 신호 간의 시간차를 검출하는 단계;
    상기 두 입력 신호 간의 시간차를 기 설정된 한계 시간차와 비교하는 단계; 및
    상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계를 포함하고,
    상기 SR 래치의 전원을 조절하는 단계는:
    상기 SR 래치의 전원 출력단에 연결된 전류 미러의 바이어스 전압을 조절하는 단계를 포함하고,
    상기 전류 미러의 바이어스 전압을 조절하는 단계는:
    상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 바이어스 전압을 감소시키는 단계를 포함하는 시간 증폭기 제어 방법.
  32. 삭제
  33. 삭제
  34. 컴퓨터로 읽을 수 있는 기록매체에 있어서,
    제 27 항 및 제 29 항 내지 제 31 항 중 어느 한 항에 따른 시간 증폭기 제어 방법을 실행하는 프로그램이 기록된 기록매체.
KR1020130043589A 2013-04-19 2013-04-19 시간 증폭기 및 그 제어 방법 KR101506661B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130043589A KR101506661B1 (ko) 2013-04-19 2013-04-19 시간 증폭기 및 그 제어 방법
JP2014086468A JP5911907B2 (ja) 2013-04-19 2014-04-18 時間増幅器及びその制御方法
US14/257,031 US9608612B2 (en) 2013-04-19 2014-04-21 Time amplifier and method for controlling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130043589A KR101506661B1 (ko) 2013-04-19 2013-04-19 시간 증폭기 및 그 제어 방법

Publications (2)

Publication Number Publication Date
KR20140125950A KR20140125950A (ko) 2014-10-30
KR101506661B1 true KR101506661B1 (ko) 2015-03-31

Family

ID=51788751

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130043589A KR101506661B1 (ko) 2013-04-19 2013-04-19 시간 증폭기 및 그 제어 방법

Country Status (3)

Country Link
US (1) US9608612B2 (ko)
JP (1) JP5911907B2 (ko)
KR (1) KR101506661B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101880491B1 (ko) 2017-04-14 2018-07-20 광주과학기술원 저전력 시간 증폭기 및 그의 동작 방법
TWI716975B (zh) * 2019-08-21 2021-01-21 智原科技股份有限公司 時間偵測電路及時間偵測方法
CN111669137B (zh) * 2020-04-27 2022-02-11 上海交通大学 一种自适应可变增益延时放大器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055934A (ko) * 2000-12-29 2002-07-10 박종섭 파이프 래치 회로
KR20090022153A (ko) * 2007-08-29 2009-03-04 한국전자통신연구원 고해상도의 정전용량-시간 변환 회로
KR20110045033A (ko) * 2008-08-01 2011-05-03 가부시키가이샤 어드밴티스트 시간 측정 회로, 시간 측정 방법, 이들을 이용한 시간 디지털 변환기 및 시험 장치
KR20110125348A (ko) * 2010-05-13 2011-11-21 포항공과대학교 산학협력단 위상차 증대기를 이용한 하위-지수 방식의 시간-디지털 변환기

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04175007A (ja) * 1990-11-08 1992-06-23 Sharp Corp コンパレータ回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
JP2001244797A (ja) * 2000-03-02 2001-09-07 Asahi Kasei Microsystems Kk クロックディレイ発生回路
JP3970623B2 (ja) * 2001-02-28 2007-09-05 シャープ株式会社 可変利得増幅器
US20110133772A1 (en) * 2009-12-04 2011-06-09 Uniram Technology Inc. High Performance Low Power Output Drivers
US8143930B2 (en) * 2008-04-21 2012-03-27 Realtek Semiconductor Corp. Method and apparatus for amplifying a time difference
WO2010122597A1 (ja) * 2009-04-21 2010-10-28 富士通株式会社 集積回路の出力ドライバ装置
WO2011018818A1 (ja) * 2009-08-10 2011-02-17 株式会社アドバンテスト 差動型ｓｒフリップフロップおよびそれを用いた試験装置
KR101629970B1 (ko) 2010-04-23 2016-06-13 삼성전자주식회사 타임 투 디지털 컨버터 및 그의 동작 방법
US8476972B2 (en) * 2010-06-11 2013-07-02 Taiwan Semiconductor Manufacturing Co., Ltd Method and apparatus for amplifying a time difference
US20120098580A1 (en) 2010-10-26 2012-04-26 Ping-Ying Wang Timing adjusting circuit
JP2012138793A (ja) * 2010-12-27 2012-07-19 Advantest Corp Ｓｒフリップフロップならびにそれを用いた試験装置
US8542046B2 (en) * 2011-05-04 2013-09-24 Intel Corporation Apparatus, system, and method for voltage swing and duty cycle adjustment
JP5501317B2 (ja) 2011-09-21 2014-05-21 株式会社半導体理工学研究センター 時間差増幅回路
WO2013180701A1 (en) * 2012-05-30 2013-12-05 Intel Corporation Analog-to-digital converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055934A (ko) * 2000-12-29 2002-07-10 박종섭 파이프 래치 회로
KR20090022153A (ko) * 2007-08-29 2009-03-04 한국전자통신연구원 고해상도의 정전용량-시간 변환 회로
KR20110045033A (ko) * 2008-08-01 2011-05-03 가부시키가이샤 어드밴티스트 시간 측정 회로, 시간 측정 방법, 이들을 이용한 시간 디지털 변환기 및 시험 장치
KR20110125348A (ko) * 2010-05-13 2011-11-21 포항공과대학교 산학협력단 위상차 증대기를 이용한 하위-지수 방식의 시간-디지털 변환기

Also Published As

Publication number Publication date
US20140320209A1 (en) 2014-10-30
US9608612B2 (en) 2017-03-28
JP5911907B2 (ja) 2016-04-27
KR20140125950A (ko) 2014-10-30
JP2014211439A (ja) 2014-11-13

Similar Documents

Publication Publication Date Title
JP5411315B2 (ja) スルーレート制御を利用した時間差増幅器及び時間差増幅方法
JP2008306504A (ja) 差動増幅回路及びａ／ｄ変換器
KR101506661B1 (ko) 시간 증폭기 및 그 제어 방법
US9467094B2 (en) Phase-dependent operational amplifiers employing phase-based frequency compensation, and related systems and methods
KR101223481B1 (ko) 오버드라이빙 회로를 포함하는 연산증폭기
JP4773258B2 (ja) 自動スイッチング機能を備えた電力増幅器
JP2015012479A (ja) 電子部品、情報処理装置及び電子部品制御方法
US9582018B1 (en) Automatic gain compression detection and gain control for analog front-end with nonlinear distortion
US9325287B2 (en) Programmable gain amplifier with controlled gain steps
US9467098B2 (en) Slew rate control boost circuits and methods
US20150035598A1 (en) Common-mode feedback differential amplifier
JP2005318517A (ja) 差動増幅器
KR20210149818A (ko) 비교기 저전력 응답
TW201902116A (zh) 反相放大器比較器
US10382024B2 (en) Systems and methods having omnipolar comparators for magnetic switches
TWI716975B (zh) 時間偵測電路及時間偵測方法
JP2008147810A (ja) コンパレータ
JP4117976B2 (ja) サンプルホールド回路
JP5238856B2 (ja) 差動増幅回路及びａ／ｄ変換器
JP5333514B2 (ja) 差動増幅器
JP4213146B2 (ja) 差動増幅器
KR20120140550A (ko) 가변 이득 증폭회로 및 이를 포함하는 수신기
JP5103203B2 (ja) 増幅装置及びこれを用いた音声処理装置
KR101353130B1 (ko) 차동 증폭기
KR102024459B1 (ko) 저잡음 증폭기

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180312

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 5