KR102024459B1 - 저잡음 증폭기 - Google Patents

저잡음 증폭기 Download PDF

Info

Publication number
KR102024459B1
KR102024459B1 KR1020180011477A KR20180011477A KR102024459B1 KR 102024459 B1 KR102024459 B1 KR 102024459B1 KR 1020180011477 A KR1020180011477 A KR 1020180011477A KR 20180011477 A KR20180011477 A KR 20180011477A KR 102024459 B1 KR102024459 B1 KR 102024459B1
Authority
KR
South Korea
Prior art keywords
nmos
pmos
main
auxiliary
signal
Prior art date
Application number
KR1020180011477A
Other languages
English (en)
Other versions
KR20190092096A (ko
Inventor
김태욱
장준영
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020180011477A priority Critical patent/KR102024459B1/ko
Publication of KR20190092096A publication Critical patent/KR20190092096A/ko
Application granted granted Critical
Publication of KR102024459B1 publication Critical patent/KR102024459B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 저잡음 증폭기를 개시한다. 본 발명의 일실시예에 따르면 저잡음 증폭기는 복수의 NMOS 주 트랜지스터를 포함하는 NMOS 주 트랜지스터부, 상기 NMOS 주 트랜지스터부와 상호보완적(complementary)으로 연결되고, 복수의 PMOS 주 트랜지스터를 포함하는 PMOS 주 트랜지스터부, 상기 NMOS 주 트랜지스터부와 병렬로 연결되고, 복수의 NMOS 보조 트랜지스터를 포함하는 NMOS 보조 트랜지스터부, 상기 PMOS 주 트랜지스터부와 병렬로 연결되고, 상기 NMOS 보조 트랜지스터부와 상호보완적(complementary)으로 연결되며, 복수의 PMOS 보조 트랜지스터를 포함하는 PMOS 보조 트랜지스터부 및 상기 NMOS 주 트랜지스터부, 상기 PMOS 주 트랜지스터부, 상기 NMOS 보조 트랜지스터부 및 상기 PMOS 보조 트랜지스터부에 전압을 인가하는 전압 인가부를 포함할 수 있다.

Description

저잡음 증폭기{LOW NOISE AMPLIFIER}
본 발명은 저잡음 증폭기의 선형성을 증가시키는 기술적 사상에 관한 것으로, 복수의 트랜지스터의 MGTR(MultiGate Transmistor) 구조 및 상호보완적 캐스코드(complementary cascode) 구조를 통하여 선형성이 증가된 저잡음 증폭기에 관한 것이다.
일반적으로, 입력 신호를 증폭하여 출력 신호를 증가시키는 증폭기 분야에서 트랜지스터의 출력 저항을 감소시키고 이득을 증가시키기 위하여 캐스코드(cascode) 구조를 이용해왔다.
일반적으로, 증폭기는 신호 증폭 시, 원 신호의 제1 왜곡 신호 및 제2 왜곡 신호를 신호를 왜곡하는 비선형성 요인으로서 생성한다.
예를 들어, 제1 왜곡 신호는 제2 하모닉(harmonic) 성분을 포함하고, 제2 왜곡 신호는 제3 하모닉 성분을 포함한다.
트랜지스터의 선형성(linearity)를 확보하기 위한 대표적인 기술인 MGTR(MultiGate Transistor)은 보조 트랜지스터를 이용하여 주 트랜지스터의 왜곡 신호를 무효화한다.
종래 기술에 따른 MGTR 구조를 이용하는 증폭기는 도 1a에 도시된다.
도 1a를 참고하면, 종래 기술에 따른 MGTR 구조를 이용하는 증폭기(100)는 복수의 NMOS 주 트랜지스터를 포함하는 주 트랜지스터부(110)에서 발생되는 제2 왜곡 신호를 NMOS 보조 트랜지스터(120)를 이용하여 무효화하는 구조를 갖는다.
다만, 종래 기술에 따른 MGTR 구조를 이용하는 증폭기(100)는 입력과 출력 사이의 분리율은 증가하나 제1 왜곡 신호를 무효화하지 못하는 단점이 존재한다.
또한, NMOS 트랜지스터와 PMOS 트랜지스터의 상호보완적(complementary) 구조를 이용하는 증폭기는 상호보완적 구조를 통하여 제1 왜곡 신호를 무효화한다.
종래 기술에 따른 상호보완적 구조를 이용한 증폭기는 도 1b에 도시된다.
도 1b를 참고하면, 종래 기술에 따른 상호보완적 구조를 이용한 증폭기(130)는 NMOS 주 트랜지스터(140) 및 PMOS 주 트랜지스터(150)의 상호보완적 구조에 기초하여 제1 왜곡 신호를 무효화한다.
다만, 상호보완적 구조를 이용한 증폭기(130)는 제2 왜곡 신호를 무효화하지 못하는 단점이 존재한다.
따라서, 증폭기에서 발생되는 모든 비선형적 요인을 무효화하는 증폭기의 구조를 제안하고자 한다.
한국등록특허 제10-1317623호, "전력 증폭기" 한국공개특허 제10-1387975호, "저잡음 증폭기" 한국공개특허 제10-2007-0020794호, "선형성 및 주파수대역이 향상된 증폭회로"
본 발명은 MGTR(MultiGate Transistor) 구조 및 상호보완적(Complementary) 캐스코드(Cascode) 구조를 이용하여 저잡음 증폭기의 선형성을 확보하는 것을 목적으로 한다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 제2 하모닉 성분과 제3 하모닉 성분을 동시에 무효화하는 것을 목적으로 한다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 주파수 파형의 인식율을 증가시키는 것을 목적으로 한다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 저잡음 증폭기의 이득을 증가시키는 것을 목적으로 한다.
본 발명의 일실시예에 따르면 저잡음 증폭기는 복수의 NMOS 주 트랜지스터를 포함하는 NMOS 주 트랜지스터부, 상기 NMOS 주 트랜지스터부와 상호보완적(complementary)으로 연결되고, 복수의 PMOS 주 트랜지스터를 포함하는 PMOS 주 트랜지스터부, 상기 NMOS 주 트랜지스터부와 병렬로 연결되고, 복수의 NMOS 보조 트랜지스터를 포함하는 NMOS 보조 트랜지스터부, 상기 PMOS 주 트랜지스터부와 병렬로 연결되고, 상기 NMOS 보조 트랜지스터부와 상호보완적(complementary)으로 연결되며, 복수의 PMOS 보조 트랜지스터를 포함하는 PMOS 보조 트랜지스터부 및 상기 NMOS 주 트랜지스터부, 상기 PMOS 주 트랜지스터부, 상기 NMOS 보조 트랜지스터부 및 상기 PMOS 보조 트랜지스터부에 전압을 인가하는 전압 인가부를 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 전압 인가부는, 상기 복수의 NMOS 주 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 NMOS 주 트랜지스터부를 턴온하고, 상기 복수의 PMOS 주 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 PMOS 주 트랜지스터부를 턴온하며, 상기 복수의 NMOS 보조 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 NMOS 보조 트랜지스터부를 턴온하고, 상기 복수의 PMOS 보조 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 PMOS 보조 트랜지스터부를 턴온할 수 있다.
본 발명의 일실시예에 따르면 상기 NMOS 주 트랜지스터부와 상기 PMOS 주 트랜지스터부는 상기 전압을 인가받아 트랜스컨덕턴스(transconductance) 소자로서 구동되며, 상기 인가된 전압의 신호를 증폭하고, 상기 신호의 증폭 시 제1 신호, 제2 신호 및 제3 신호를 생성할 수 있다.
본 발명의 일실시예에 따르면 상기 NMOS 주 트랜지스터부 및 상기 PMOS 주 트랜지스터부는 상호보완적(complementary) 연결 구조에 기초하여 상기 제2 신호의 출력 방향과 동일한 방향으로 신호 전류를 출력하여 상기 제2 신호를 무효화할 수 있다.
본 발명의 일실시예에 따르면 상기 상호보완적(complementary) 연결 구조는, 상기 복수의 NMOS 주 트랜지스터 중 어느 하나의 드레인단과 상기 복수의 PMOS 주 트랜지스터 중 어느 하나의 드레인단이 상호 연결될 수 있다.
본 발명의 일실시예에 따르면 상기 NMOS 보조 트랜지스터부는, 상기 NMOS 주 트랜지스터부와의 병렬 연결에 기초하여 상기 NMOS 주 트랜지스터부에서 생성된 제3 신호와 반대 극성의 신호를 생성하여 상기 NMOS 주 트랜지스터부에서 생성된 제3 신호를 무효화하고, 상기 PMOS 보조 트랜지스터부는, 상기 PMOS 주 트랜지스터부와의 병렬 연결에 기초하여 상기 PMOS 주 트랜지스터부에서 생성된 제3 신호와 반대 극성의 신호를 생성하여 상기 PMOS 주 트랜지스터부에서 생성된 제3 신호를 무효화할 수 있다.
본 발명의 일실시예에 따르면 상기 제1 신호는, 상기 증폭된 신호의 원신호에 상응하고, 상기 제2 신호는, 상기 원신호의 제1 왜곡 신호에 상응하며, 상기 제3 신호는, 상기 원신호의 제2 왜곡 신호에 상응할 수 있다.
본 발명의 일실시예에 따르면 상기 복수의 NMOS 보조 트랜지스터 중 상기 전압을 인가받는 NMOS 보조 트랜지스터를 제외한 나머지의 NMOS 보조 트랜지스터는, 상기 복수의 NMOS 주 트랜지스터 중 상기 전압을 인가받는 NMOS 주 트랜지스터를 제외한 나머지의 NMOS 주 트랜지스터와의 병렬 구조에 기초하여 상기 나머지의 NMOS 주 트랜지스터에 의하여 생성되는 제3 신호를 무효화할 수 있다.
본 발명의 일실시예에 따르면 상기 복수의 PMOS 보조 트랜지스터 중 상기 전압을 인가받는 PMOS 보조 트랜지스터를 제외한 나머지의 PMOS 보조 트랜지스터는, 상기 복수의 PMOS 주 트랜지스터 중 상기 전압을 인가받는 PMOS 주 트랜지스터를 제외한 나머지의 PMOS 주 트랜지스터와의 병렬 구조에 기초하여 상기 나머지의 PMOS 주 트랜지스터에 의하여 생성되는 제3 신호를 무효화할 수 있다.
본 발명의 일실시예에 따르면 상기 NMOS 주 트랜지스터부는, 상기 나머지 NMOS 주 트랜지스터를 이용하여 상기 제2 신호의 피드백을 감소시키고, 상기 PMOS 주 트랜지스터부는, 상기 나머지 PMOS 주 트랜지스터를 이용하여 상기 제2 신호의 피드백을 감소시킬 수 있다.
본 발명은 MGTR(MultiGate Transistor) 구조 및 상호보완적(Complementary) 캐스코드(Cascode) 구조를 이용하여 저잡음 증폭기의 선형성을 확보할 수 있다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 제2 하모닉 성분과 제3 하모닉 성분을 동시에 무효화할 수 있다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 주파수 파형의 인식율을 증가시킬 수 있다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 저잡음 증폭기의 이득을 증가시킬 수 있다.
도 1a는 종래 기술에 따른 MGTR 구조를 이용하는 증폭기를 설명하는 도면이다.
도 1b는 종래 기술에 따른 상호보완적(Complementary) 캐스코드(Cascode) 구조를 이용하는 증폭기를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 저잡음 증폭기를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 저잡음 증폭기의 동작 결과를 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 2는 본 발명의 일실시예에 따른 저잡음 증폭기를 설명하는 도면이다.
구체적으로, 도 2는 MGTR(MultiGate Transistor) 구조 및 상호보완적(Complementary) 캐스코드(Cascode) 구조를 이용하는 저잡음 증폭기의 구성 요소를 예시한다.
도 2를 참고하면, 저잡음 증폭기(200)는 NMOS 주 트랜지스터부(210), PMOS 주 트랜지스터부(220), NMOS 보조 트랜지스터부(230), PMOS 보조 트랜지스터부(240) 및 전압 인가부(250)를 포함한다.
본 발명의 NMOS 주 트랜지스터부(210)는 복수의 NMOS 주 트랜지스터를 포함한다.
일례로, 복수의 NMOS 주 트랜지스터는 제1 NMOS 주 트랜지스터(211) 및 제2 NMOS 주 트랜지스터(212)를 포함할 수 있다.
제1 NMOS 주 트랜지스터(211)는 게이트단(gate terminal)을 통하여 전압 인가부(250)로부터 전압을 인가받는다.
제2 NMOS 주 트랜지스터(212)는 출력단과 제1 NMOS 주 트랜지스터(211) 사이에 위치하여 전류 버퍼로 동작한다.
본 발명의 일실시예에 따르면 제2 NMOS 주 트랜지스터(212)는 PMOS 주 트랜지스터부(220)와 상호보완적(complementary) 연결된다.
일례로, NMOS 주 트랜지스터부(210)는 전압 인가부(250)로부터 전압을 인가받아 트랜스컨덕턴스(transconductance) 소자로서 구동된다.
또한, NMOS 주 트랜지스터부(210)는 인가된 전압의 신호를 증폭하고, 제1 신호, 제2 신호 및 제3 신호를 생성한다.
예를 들어, 제1 신호는 증폭된 신호의 원신호에 상응하고, 제2 신호는 원신호의 제1 왜곡 신호에 상응하며, 제3 신호는 제2 왜곡 신호에 상응한다.
여기서, 제1 신호, 제2 신호 및 제3 신호는 NMOS 주 트랜지스터(210)와 PMOS 주 트랜지스터부(220)와의 상호보완적 캐스코드 구조에 기초하여 생성되는 신호이다.
또한, 제1 왜곡 신호는 제2 하모닉(harmonic) 성분을 포함하고, 제2 왜곡 신호는 제3 하모닉 성분을 포함한다.
예를 들어, 제2 하모닉 성분은 원신호의 1차 미분 값에 상응할 수 있고, 제3 하모닉 성분은 원신호의 2차 미분 값에 상응할 수 있다.
즉, NMOS 주 트랜지스터부(210)가 포함하는 제1 NMOS 주 트랜지스터는 전압을 인가받아 제2 NMOS 주 트랜지스터와 함께 인가된 전압을 증폭한다.
이때, NMOS 주 트랜지스터부(210)는 증폭된 전압의 신호와 함께 제2 하모닉 성분과 제3 하모닉 성분을 생성하는데, 제2 하모닉 성분과 제3 하모닉 성분은 저잡음 증폭기(200)의 선형성을 저하한다.
본 발명의 일실시예에 따르면 NMOS 주 트랜지스터부(210)는 상호보완적 연결구조에 기초하여 제2 신호의 출력 방향과 동일한 방향으로 증폭된 신호 전류를 출력하여 제2 신호를 무효화한다.
일례로, NMOS 주 트랜지스터부(210)는 전압 인가부(250)로부터 전압을 인가받는 NMOS 주 트랜지스터를 제외한 나머지 NMOS 주 트랜지스터를 이용하여 제2 신호의 피드백을 감소시킨다.
즉, 제2 NMOS 주 트랜지스터(212)는 제2 신호의 피드백을 감소시킨다.
본 발명의 일실시예에 따르면 PMOS 주 트랜지스터부(220)는 NMOS 주 트랜지스터부(210)와 상호보완적으로 연결되고, 복수의 PMOS 주 트랜지스터를 포함한다.
제1 PMOS 주 트랜지스터(221)는 게이트단을 통하여 전압 인가부(250)로부터 전압을 인가받는다.
제2 PMOS 주 트랜지스터(222)는 출력단과 제1 PMOS 주 트랜지스터(221) 사이에 위치하여 전류 버퍼로 동작한다.
본 발명의 일실시예에 따르면 제2 PMOS 주 트랜지스터(222)는 NMOS 주 트랜지스터부(210)와 상호보완적(complementary) 연결된다.
보다 구체적으로, 제2 PMOS 주 트랜지스터(222)는 제2 NMOS 주 트랜지스터(212)와 드레인단(drain terminal)이 제1 노드(260)에서 상호 연결된다.
일례로, PMOS 주 트랜지스터부(220)는 전압 인가부(250)로부터 전압을 인가받아 트랜스컨덕턴스(transconductance) 소자로서 구동된다.
또한, PMOS 주 트랜지스터부(220)는 인가된 전압의 신호를 증폭하고, 제1 신호, 제2 신호 및 제3 신호를 생성한다.
예를 들어, 제1 신호는 증폭된 신호의 원신호에 상응하고, 제2 신호는 원신호의 제1 왜곡 신호에 상응하며, 제3 신호는 제2 왜곡 신호에 상응한다.
여기서, 제1 신호는 PMOS 주 트랜지스터부(220)와 NMOS 주 트랜지스터(210)의 상호보완적 캐스코드 구조에 기초하여 생성되는 신호이며, 제2 신호와 제3 신호와 함께 생성될 수 있다.
본 발명의 일실시예에 따르면 PMOS 주 트랜지스터부(220)는 상호보완적 연결구조에 기초하여 제2 신호의 출력 방향과 동일한 방향으로 증폭된 신호 전류를 출력하여 제2 신호를 무효화한다.
예를 들어, 상호보완적(complementary) 연결 구조는, 복수의 NMOS 주 트랜지스터 중 어느 하나의 드레인단과 복수의 PMOS 주 트랜지스터 중 어느 하나의 드레인단이 상호 연결되는 구조를 포함한다.
즉, 상호보완적 연결 구조는, 제2 NMOS 주 트랜지스터의 드레인단과 제2 PMOS 주 트랜지스터의 드레인단이 상호 연결되는 구조일 수 있다.
일례로, PMOS 주 트랜지스터부(220)는 전압 인가부(250)로부터 전압을 인가받는 PMOS 주 트랜지스터를 제외한 나머지 PMOS 주 트랜지스터를 이용하여 제2 신호의 피드백을 감소시킨다. 즉, 제2 PMOS 주 트랜지스터(222)는 제2 신호의 피드백을 감소시킨다.
제2 PMOS 주 트랜지스터(222)는 출력단과 제2 PMOS 주 트랜지스터(221) 사이에 위치하여 전류 버퍼로 동작한다.
본 발명의 일실시예에 따르면 NMOS 보조 트랜지스터부(230)는 NMOS 주 트랜지스터부와 병렬로 연결되고, 복수의 NMOS 보조 트랜지스터를 포함한다.
일례로, NMOS 보조 트랜지스터부(230)는 NMOS 주 트랜지스터부(210)와의 병렬 연결 구조를 포함한다.
즉, NMOS 보조 트랜지스터부(230)가 포함하는 복수의 NMOS 보조 트랜지스터 각각은 NMOS 주 트랜지스터부(210)가 포함하는 복수의 NMOS 주 트랜지스터 각각과 병렬 연결된다.
예를 들어, 제1 NMOS 보조 트랜지스터(231)는 제1 NMOS 주 트랜지스터(211)와 병렬 연결되고, 제2 NMOS 보조 트랜지스터(232)는 제2 NMOS 주 트랜지스터(212)와 병렬 연결될 수 있다.
일례로, 복수의 NMOS 보조 트랜지스터 중 전압을 인가받는 NMOS 보조 트랜지스터를 제외한 나머지의 NMOS 보조 트랜지스터는, 복수의 NMOS 주 트랜지스터 중 전압을 인가받는 NMOS 주 트랜지스터를 제외한 나머지의 NMOS 주 트랜지스터와의 병렬 구조에 기초하여 나머지의 NMOS 주 트랜지스터에 의하여 생성되는 제3 신호를 무효화한다.
즉, 제2 NMOS 보조 트랜지스터(232)는 제2 NMOS 주 트랜지스터(212)와의 병렬 구조에 기초하여 제2 NMOS 주 트랜지스터(212)에서 생성되는 제3 신호를 무효화한다.
본 발명의 일실시예에 따르면 NMOS 보조 트랜지스터부(230)는 NMOS 주 트랜지스터부(210)와의 병렬 연결에 기초하여 NMOS 주 트랜지스터부(210)에서 생성된 제3 신호와 반대 극성의 신호를 생성하여 NMOS 주 트랜지스터부(210)에서 생성된 제3 신호를 무효화한다.
본 발명의 일실시예에 따르면 PMOS 보조 트랜지스터부(240)는 PMOS 주 트랜지스터부(220)와 병렬로 연결되고, 복수의 PMOS 보조 트랜지스터를 포함한다.
일례로, PMOS 보조 트랜지스터부(240)는 PMOS 주 트랜지스터부(220)와의 병렬 연결 구조를 포함한다.
즉, PMOS 보조 트랜지스터부(240)가 포함하는 복수의 PMOS 보조 트랜지스터 각각은 PMOS 주 트랜지스터부(220)가 포함하는 복수의 PMOS 주 트랜지스터 각각과 병렬 연결된다.
예를 들어, 제1 PMOS 보조 트랜지스터(241)는 제1 PMOS 주 트랜지스터(221)와 병렬 연결되고, 제2 PMOS 보조 트랜지스터(242)는 제2 PMOS 주 트랜지스터(222)와 병렬 연결될 수 있다.
일례로, 복수의 PMOS 보조 트랜지스터 중 전압을 인가받는 PMOS 보조 트랜지스터를 제외한 나머지의 PMOS 보조 트랜지스터는, 복수의 PMOS 주 트랜지스터 중 전압을 인가받는 PMOS 주 트랜지스터를 제외한 나머지의 PMOS 주 트랜지스터와의 병렬 구조에 기초하여 나머지의 PMOS 주 트랜지스터에 의하여 생성되는 제3 신호를 무효화한다.
즉, 제2 PMOS 보조 트랜지스터(242)는 제2 PMOS 주 트랜지스터(222)와의 병렬 구조에 기초하여 제2 PMOS 주 트랜지스터(222)에서 생성되는 제3 신호를 무효화한다.
본 발명의 일실시예에 따르면 PMOS 보조 트랜지스터부(240)는 PMOS 주 트랜지스터부(220)와의 병렬 연결에 기초하여 PMOS 주 트랜지스터부(220)에서 생성된 제3 신호와 반대 극성의 신호를 생성하여 PMOS 주 트랜지스터부(220)에서 생성된 제3 신호를 무효화한다.
일례로, NMOS 보조 트랜지스터부(230)와 PMOS 보조 트랜지스터부(240)는 상호보완적으로 연결되어, 상호보완적인 캐스코드 구조를 갖는다.
즉, 제2 NMOS 보조 트랜지스터(232)의 드레인단과 제2 PMOS 보조 트랜지스터(242)의 드레인단과 제2 노드(261)에서 상호 연결된다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 제2 하모닉 성분과 제3 하모닉 성분을 동시에 무효화할 수 있다.
본 발명의 일실시예에 따르면 전압 인가부(250)는 NMOS 주 트랜지스터부(210), PMOS 주 트랜지스터부(220), NMOS 보조 트랜지스터부(230) 및 PMOS 보조 트랜지스터부(240)에 전압을 인가한다.
일례로, 전압 인가부(250)는 복수의 NMOS 주 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 NMOS 주 트랜지스터부(210)를 턴온한다.
즉, 전압 인가부(250)는 제1 NMOS 주 트랜지스터(211)의 게이트단을 통하여 전압을 인가한다.
일례로, 전압 인가부(250)는 복수의 PMOS 주 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 PMOS 주 트랜지스터부(220)를 턴온한다.
즉, 전압 인가부(250)는 제1 PMOS 주 트랜지스터(221)의 게이트단을 통하여 전압을 인가한다.
일례로, 전압 인가부(250)는 복수의 NMOS 보조 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 NMOS 보조 트랜지스터부(230)를 턴온한다.
즉, 전압 인가부(250)는 제1 NMOS 보조 트랜지스터(231)의 게이트단을 통하여 전압을 인가한다.
일례로, 전압 인가부(250)는 복수의 PMOS 보조 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 PMOS 보조 트랜지스터부(240)를 턴온한다.
즉, 전압 인가부(250)는 제1 PMOS 보조 트랜지스터(241)의 게이트단을 통하여 전압을 인가한다.
도 3은 본 발명의 일실시예에 따른 저잡음 증폭기의 동작 결과를 설명하는 도면이다.
구체적으로, 도 3은 NMOS 보조 트랜지스터부와 PMOS 보조 트랜지스터부의 구동 여부에 따른 저잡음 증폭기의 동작 결과와 관련된 그래프이다.
도 3을 참고하면, 저잡음 증폭기의 동작 결과를 나타내는 그래프의 가로축은 기준 전압이고, 세로축은 전압을 나타낸다.
그래프는 제1 케이스(301), 제2 케이스(302) 및 제3 케이스(303)를 포함한다.
제1 케이스(301)는 NMOS 보조 트랜지스터부와 PMOS 보조 트랜지스터부가 모두 동작하지 않는 경우를 포함한다.
제2 케이스(302)는 NMOS 보조 트랜지스터부 중 제1 NMOS 보조 트랜지스터와 PMOS 보조 트랜지스터부 중 제1 PMOS 보조 트랜지스터가 턴온된 경우를 포함한다.
제3 케이스(303)은 NMOS 보조 트랜지스터부와 PMOS 보조 트랜지스터부가 모두 동작하는 경우를 포함한다.
즉, 제3 케이스(303)는 제2 케이스(302)에 대비하여 제2 NMOS 보조 트랜지스터와 제2 PMOS 보조 트랜지스터가 추가로 턴온된 경우에 해당한다.
제1 케이스(301), 제2 케이스(302) 및 제3 케이스(303)의 그래프 변화를 살펴보면, 제2 케이스(302)가 제1 케이스(301)에 대비하여 6dB 증가하는 한계성을 나타낸다.
제3 케이스(303)는 NMOS 보조 트랜지스터부와 PMOS 보조 트랜지스터부에서 추가로 보조 트랜지스터들을 이용함에 따라 제1 케이스(301)에 대비하여 15dB의 선형성 증가를 획득한다.
본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 저잡음 증폭기의 선형성을 확보할 수 있다.
또한, 본 발명은 MGTR 구조 및 상호보완적 캐스코드 구조를 이용하여 저잡음 증폭기의 이득을 증가시킬 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장한다.
이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.
저장 장치 및 저장 미디어는, 실행될 때 일 실시 예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시 예들이다.
실시 예들은 본 명세서의 청구항들 중 어느 하나에 청구된 바와 같은 장치 또는 방법을 구현하기 위한 코드를 포함하는 프로그램, 및 그러한 프로그램을 저장하는 기계-판독 가능 저장 매체를 제공한다.
나아가, 그러한 프로그램들은 유선 또는 무선 연결을 통해 전달되는 통신 신호와 같은 어떠한 매체에 의해 전자적으로 전달될 수 있으며, 실시 예들은 동등한 것을 적절히 포함한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
200: 저잡음 증폭기 210: NMOS 주 트랜지스터부
220: PMOS 주 트랜지스터부 230: NMOS 보조 트랜지스터부
240: PMOS 보조 트랜지스터부 250: 전압 인가부

Claims (10)

  1. 복수의 NMOS 주 트랜지스터를 포함하는 NMOS 주 트랜지스터부;
    상기 NMOS 주 트랜지스터부와 상호보완적(complementary)으로 연결되고, 복수의 PMOS 주 트랜지스터를 포함하는 PMOS 주 트랜지스터부;
    상기 NMOS 주 트랜지스터부와 병렬로 연결되고, 복수의 NMOS 보조 트랜지스터를 포함하는 NMOS 보조 트랜지스터부;
    상기 PMOS 주 트랜지스터부와 병렬로 연결되고, 상기 NMOS 보조 트랜지스터부와 상호보완적(complementary)으로 연결되며, 복수의 PMOS 보조 트랜지스터를 포함하는 PMOS 보조 트랜지스터부; 및
    상기 NMOS 주 트랜지스터부, 상기 PMOS 주 트랜지스터부, 상기 NMOS 보조 트랜지스터부 및 상기 PMOS 보조 트랜지스터부에 전압을 인가하는 전압 인가부를 포함하고,
    상기 복수의 NMOS 주 트랜지스터는 제1 NMOS 주 트랜지스터와 제2 NMOS 주 트랜지스터를 포함하고, 상기 제2 NMOS 주 트랜지스터는 출력단과 상기 제1 NMOS 주 트랜지스터 사이에 위치하여 전류 버퍼로 동작하며,
    상기 복수의 NMOS 보조 트랜지스터는 제1 NMOS 보조 트랜지스터와 제2 NMOS 보조 트랜지스터를 포함하고, 상기 전압 인가부는 상기 제1 NMOS 보조 트랜지스터의 게이트단을 통해 전압을 인가하고,
    상기 복수의 PMOS 주 트랜지스터는 제1 PMOS 주 트랜지스터와 제2 PMOS 주 트랜지스터를 포함하며, 상기 제2 PMOS 주 트랜지스터는 상기 출력단과 상기 제1 PMOS 주 트랜지스터 사이에 위치하여 전류 버퍼로 동작하며,
    상기 복수의 PMOS 보조 트랜지스터는 제1 PMOS 보조 트랜지스터와 제2 PMOS 보조 트랜지스터를 포함하며, 상기 전압 인가부는 상기 제1 PMOS 보조 트랜지스터의 게이트단을 통해 전압을 인가하는
    저잡음 증폭기.
  2. 제1항에 있어서,
    상기 전압 인가부는,
    상기 복수의 NMOS 주 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 NMOS 주 트랜지스터부를 턴온하고,
    상기 복수의 PMOS 주 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 PMOS 주 트랜지스터부를 턴온하며,
    상기 복수의 NMOS 보조 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 NMOS 보조 트랜지스터부를 턴온하고,
    상기 복수의 PMOS 보조 트랜지스터 중 어느 하나의 게이트단을 통하여 전압을 인가하여 상기 PMOS 보조 트랜지스터부를 턴온하는
    저잡음 증폭기.
  3. 제2항에 있어서,
    상기 NMOS 주 트랜지스터부와 상기 PMOS 주 트랜지스터부는 상기 전압을 인가받아 트랜스컨덕턴스(transconductance) 소자로서 구동되며, 상기 인가된 전압의 신호를 증폭하고, 상기 신호의 증폭 시 제1 신호, 제2 신호 및 제3 신호를 생성하는
    저잡음 증폭기.
  4. 제3항에 있어서,
    상기 NMOS 주 트랜지스터부 및 상기 PMOS 주 트랜지스터부는 상호보완적(complementary) 연결 구조에 기초하여 상기 제2 신호의 출력 방향과 동일한 방향으로 신호 전류를 출력하여 상기 제2 신호를 무효화하는
    저잡음 증폭기.
  5. 제4항에 있어서,
    상기 상호보완적(complementary) 연결 구조는, 상기 복수의 NMOS 주 트랜지스터 중 어느 하나의 드레인단과 상기 복수의 PMOS 주 트랜지스터 중 어느 하나의 드레인단이 상호 연결되는
    저잡음 증폭기.
  6. 제4항에 있어서,
    상기 NMOS 보조 트랜지스터부는, 상기 NMOS 주 트랜지스터부와의 병렬 연결에 기초하여 상기 NMOS 주 트랜지스터부에서 생성된 제3 신호와 반대 극성의 신호를 생성하여 상기 NMOS 주 트랜지스터부에서 생성된 제3 신호를 무효화하고,
    상기 PMOS 보조 트랜지스터부는, 상기 PMOS 주 트랜지스터부와의 병렬 연결에 기초하여 상기 PMOS 주 트랜지스터부에서 생성된 제3 신호와 반대 극성의 신호를 생성하여 상기 PMOS 주 트랜지스터부에서 생성된 제3 신호를 무효화하는
    저잡음 증폭기.
  7. 제6항에 있어서,
    상기 제1 신호는, 상기 증폭된 신호의 원신호에 상응하고,
    상기 제2 신호는, 상기 원신호의 제1 왜곡 신호에 상응하며,
    상기 제3 신호는, 상기 원신호의 제2 왜곡 신호에 상응하는
    저잡음 증폭기.
  8. 제2항에 있어서,
    상기 복수의 NMOS 보조 트랜지스터 중 상기 전압을 인가받는 NMOS 보조 트랜지스터를 제외한 나머지의 NMOS 보조 트랜지스터는, 상기 복수의 NMOS 주 트랜지스터 중 상기 전압을 인가받는 NMOS 주 트랜지스터를 제외한 나머지의 NMOS 주 트랜지스터와의 병렬 구조에 기초하여 상기 나머지의 NMOS 주 트랜지스터에 의하여 생성되는 제3 신호를 무효화하는
    저잡음 증폭기.
  9. 제8항에 있어서,
    상기 복수의 PMOS 보조 트랜지스터 중 상기 전압을 인가받는 PMOS 보조 트랜지스터를 제외한 나머지의 PMOS 보조 트랜지스터는, 상기 복수의 PMOS 주 트랜지스터 중 상기 전압을 인가받는 PMOS 주 트랜지스터를 제외한 나머지의 PMOS 주 트랜지스터와의 병렬 구조에 기초하여 상기 나머지의 PMOS 주 트랜지스터에 의하여 생성되는 제3 신호를 무효화하는
    저잡음 증폭기.
  10. 제9항에 있어서,
    상기 NMOS 주 트랜지스터부는, 상기 나머지의 NMOS 주 트랜지스터를 이용하여 제2 신호의 피드백을 감소시키고,
    상기 PMOS 주 트랜지스터부는, 상기 나머지의 PMOS 주 트랜지스터를 이용하여 제2 신호의 피드백을 감소시키는
    저잡음 증폭기.
KR1020180011477A 2018-01-30 2018-01-30 저잡음 증폭기 KR102024459B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180011477A KR102024459B1 (ko) 2018-01-30 2018-01-30 저잡음 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180011477A KR102024459B1 (ko) 2018-01-30 2018-01-30 저잡음 증폭기

Publications (2)

Publication Number Publication Date
KR20190092096A KR20190092096A (ko) 2019-08-07
KR102024459B1 true KR102024459B1 (ko) 2019-09-23

Family

ID=67621349

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180011477A KR102024459B1 (ko) 2018-01-30 2018-01-30 저잡음 증폭기

Country Status (1)

Country Link
KR (1) KR102024459B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976776B1 (ko) * 2010-01-29 2010-08-18 주식회사 텔레칩스 저전력 고선형성을 갖는 저잡음 증폭 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813096B1 (ko) 2005-08-17 2008-03-17 인티그런트 테크놀로지즈(주) 선형성이 향상된 증폭회로
KR101317623B1 (ko) 2011-12-09 2013-10-10 연세대학교 산학협력단 전력 증폭기
KR101387975B1 (ko) 2012-12-21 2014-04-24 연세대학교 산학협력단 저잡음 증폭기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976776B1 (ko) * 2010-01-29 2010-08-18 주식회사 텔레칩스 저전력 고선형성을 갖는 저잡음 증폭 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
B.-K. Kim 외, "A Highly Linear 1 GHz 1.3 dB NF CMOS Low-Noise Amplifier With Complementary Transconductance Linearization," IEEE Journal of Solid-State Circuits, vol. 49, no. 6, pp. 1286-1302, 2014. 06*

Also Published As

Publication number Publication date
KR20190092096A (ko) 2019-08-07

Similar Documents

Publication Publication Date Title
KR101367013B1 (ko) 전력 또는 rf 신호를 증폭하기 위한 회로들, 장치들 및 방법들
US7068103B2 (en) Operational transconductance amplifier input driver for class D audio amplifiers
US9225303B1 (en) Method and apparatus for Class AB audio amplifier output stage voltage protection
US20100182086A1 (en) Super source follower output impedance enhancement
JP3347359B2 (ja) 出力緩衝増幅器
US7911280B2 (en) Amplifier stage
JP2012512569A (ja) 増幅器の線形性を改善するための技術
US20100026392A1 (en) Method and apparatus for output amplifier protection
US7259624B2 (en) Low noise AC coupled amplifier with low band-pass corner and low power
US8488808B2 (en) Method of powering down an audio amplifier with timing circuit to power down bias control and amplifying circuits in sequence
US11848696B2 (en) Audio non-linearity cancellation for switches for audio and other applications
US20150071466A1 (en) Read-out for mems capacitive transducers
KR102024459B1 (ko) 저잡음 증폭기
US20090274319A1 (en) Audio amplifier
US8432226B1 (en) Amplifier circuits and methods for cancelling Miller capacitance
JP6376874B2 (ja) 増幅回路
US20180254757A1 (en) Digital pwm modulator
US9276525B2 (en) Adaptive biasing technique for audio circuitry
US9660595B2 (en) Linear amplifier using nonlinear amplifying stage
JP2011254338A (ja) 半導体装置
TW200822537A (en) Input receiver and related method
US6774726B2 (en) Amplifier with a MOS output stage
US10951176B2 (en) Highly linear low noise transconductor
KR20120089410A (ko) 계측 증폭기를 사용한 공통 모드 제거비 향상 장치 및 방법
KR100858312B1 (ko) 저 왜곡 완충기

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180130

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190416

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190910

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190917

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190917

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220916

Start annual number: 4

End annual number: 4