JP5501317B2 - 時間差増幅回路 - Google Patents
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Description
本発明の一実施形態は、高い増幅率を得るために時間差増幅器を多段接続する際に、時間差増幅器間を直列接続(非ねじれ接続)又はねじれ接続のいずれかを選択できるようにすることで、出力の時間差オフセットを低減するものである。
図1を用いて、本発明の一実施形態に係る時間差増幅回路について説明する。尚、本実施形態による時間差増幅回路は、例えば、汎用マイコン、通信用集積回路等、集積回路全般で使用することが可能である。
図2及び図3を用いて、本発明の一実施形態に係る選択回路について説明する。尚、損実施形態の選択回路は、図2及び図3の構成に限定されず、種々変更可能である。
図4及び図5を用いて、本発明の一実施形態に係る時間差増幅器の回路構成について説明する。
図6乃至図12を用いて、本実施形態における多段接続型時間差増幅回路の効果について説明する。
多段接続した時間差増幅器TDAの時間差オフセットは、図9(a)及び(b)のように数学的に表現することができる。
この式(2)から分かるように、従来技術のオフセットβTOTALは、時間差増幅器の段数の増加に伴い増加する。
式(3)から分かるように、本実施形態では、時間差増幅器TDAの段数が増加しても大幅な時間差オフセットの削減が可能である。
Claims (6)
- 複数の時間差増幅器が多段接続された時間差増幅回路であって、
前記複数の時間差増幅器のそれぞれは、2つの入力信号の立ち上がりエッジ時間差を増幅した立ち上がりエッジ時間差を持つ2つの出力信号を出力し、前記2つの入力信号の立ち上がりエッジ時間差がない場合の前記2つの出力信号の立ち上がりエッジ時間差であるオフセットを持ち、
前記複数の時間差増幅器は、第1及び第2の時間差増幅器を含み、
第1の正入力端子、第1の負入力端子、第1の正出力端子及び第1の負出力端子を有する前記第1の時間差増幅器と、
第2の正入力端子、第2の負入力端子、第2の正出力端子及び第2の負出力端子を有し、前記第1の時間差増幅器の出力信号が入力される前記第2の時間差増幅器と、
前記第1の正出力端子と前記第2の正入力端子とを接続する第1の配線と、
前記第1の負出力端子と前記第2の負入力端子とを接続する第2の配線と、
前記第1の正出力端子と前記第2の負入力端子とを接続する第3の配線と、
前記第1の負出力端子と前記第2の正入力端子とを接続する第4の配線と、
第1の選択素子と第2の選択素子とを有し、前記第1の選択素子は前記第2の正入力端子に前記第1の配線又は前記第4の配線を接続させ、前記第2の選択素子は前記第2の負入力端子に前記第2の配線又は前記第3の配線を接続させる選択回路と、
前記複数の時間差増幅器におけるオフセットの特性のテスト結果に基づいて、前記第1の時間差増幅器と前記第2の時間差増幅器とが前記第1の配線及び前記第2の配線で接続される構成と、前記第3の配線及び前記第4の配線で接続される構成とのうち、前記複数の時間差増幅器のトータルのオフセットを低減する構成を選択するように、前記選択回路を制御する制御回路と、
を具備することを特徴とする時間差増幅回路。 - 前記第1及び第2の選択素子は、セレクタでそれぞれ構成される、ことを特徴とする請求項1に記載の時間差増幅回路。
- 前記選択回路を含む複数の選択回路をさらに具備し、
前記複数の選択回路は、前記複数の時間差増幅器間にそれぞれ設けられる、ことを特徴とする請求項1に記載の時間差増幅回路。 - 前記選択回路を含む複数の選択回路をさらに具備し、
前記複数の時間差増幅器間には、前記複数の選択回路のうちの1つの選択回路が設けられる第1の構成と前記複数の選択回路のうちの1つの選択回路が設けられない第2の構成とがある、ことを特徴とする請求項1に記載の時間差増幅回路。 - 前記第1及び第2の構成は、前記複数の時間差増幅器間に交互に存在する、ことを特徴とする請求項4に記載の時間差増幅回路。
- 前記複数の時間差増幅器におけるオフセットの特性のテスト結果に関する情報を記憶し、前記情報に基づいた信号を前記制御回路に供給する記憶回路と、
をさらに具備することを特徴とする請求項1に記載の時間差増幅回路。
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