KR20020055934A - 파이프 래치 회로 - Google Patents

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KR20020055934A KR1020000085194A KR20000085194A KR20020055934A KR 20020055934 A KR20020055934 A KR 20020055934A KR 1020000085194 A KR1020000085194 A KR 1020000085194A KR 20000085194 A KR20000085194 A KR 20000085194A KR 20020055934 A KR20020055934 A KR 20020055934A
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Abstract

본 발명은 파이프 래치 회로에 관한 것으로, 특히 제 1 및 제 2 래치 회로의 출력 신호를 NAND 게이트로 논리 조합하고, 이를 반전시킨 신호와 제 1 제어 신호의 반전 신호를 NAND 게이트로 논리 조합하여 스위칭 수단을 제어함으로써 제 1 제어 신호가 천이되기 이전에 제 2 데이터 신호가 인가되기 때문에 발생하는 오동작을 방지할 수 있는 SRAM의 파이프 래치 회로가 제시된다.

Description

파이프 래치 회로{Pipe latch circuit}
본 발명은 파이프 래치 회로에 관한 것으로, 특히 제 1 및 제 2 래치 회로의 출력 신호를 NAND 게이트로 논리 조합하고, 이를 반전시킨 신호와 제 1 제어 신호의 반전 신호를 NAND 게이트로 논리 조합하여 스위칭 수단을 제어함으로써 제 1 제어 신호가 천이되기 이전에 제 2 데이터 신호가 인가되기 때문에 발생하는 오동작을 방지할 수 있는 SRAM의 파이프 래치 회로에 관한 것이다.
도 1은 종래의 파이프 래치 회로의 일부를 나타낸 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q11) 사이에 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)가 직렬 접속된다. 제 1 PMOS 트랜지스터(P11)는 제 2 데이터 신호(data2)에 의해 구동되며, 제 2 PMOS 트랜지스터(P12)는 제 1 및 제 2 인버터(I11 및 I12)에 의해 지연된 제 1 제어 신호(pcd)에 의해 구동된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 병렬 접속된다. 제 1 NMOS 트랜지스터(N11)는 제 9 인버터(I19)의 출력 신호인 리셋 신호(reset)에 의해 구동되고, 제 2 NMOS 트랜지스터(N12)는 리셋 래치 바 신호(rstlatchb)가 제 3 인버터(I13)에 의해 반전된 신호에 의해 구동된다. 전원 단자(Vcc)와 제 2 노드(Q12) 사이에 제 3 및 제 4 PMOS 트랜지스터(P13 및 P14)가 직렬 접속된다. 제 3 PMOS 트랜지스터(P13)는 제 1 데이터 신호(data1)에 의해 구동되며, 제 4 PMOS 트랜지스터 (P14)는 제 1 및 제 2 인버터(I11 및 I12)에 의해 지연된 제어 신호(pcd)에 의해 구동된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 3 및 제 4 NMOS 트랜지스터(N13 및 N14)가 병렬 접속된다. 제 3 NMOS 트랜지스터(N13)는 제 9 인버터(I19)의 출력 신호인 리셋 신호(reset)에 의해 구동되고, 제 4 NMOS 트랜지스터(N14)는 리셋 래치 바 신호(rstlatchb)가 제 3 인버터(I13)에 의해 반전된 신호에 의해 구동된다. 리셋 신호(reset)는 제 1 인버터(I11)의 출력 신호와 제 1 인버터(I11)의 출력 신호가 제 4 내지 제 8 인버터(I14 내지 I18)에 의해 반전 지연된 신호를 제 1 NAND 게이트(11)가 논리 조합하고, 제 1 NAND 게이트(11)의 출력 신호가 제 9 인버터(I19)에 의해 반전된 신호이다. 제 2 NAND 게이트(13)는 제 1 노드(Q11)의 전위와 제 2 노드(Q12)의 전위가 제 1 래치 회로(12)에 의해 래치된 테이터를 입력하여 논리 조합한다. 제 3 NAND 게이트(15)는 제 2 노드(Q12)의 전위와 제 1 노드(Q11)의 전위가 제 2 래치 회로(14)에 의해 래치된 데이터를 입력하여 논리 조합한다. 전원 단자(Vcc)와 제 1 출력 단자(OUT1) 사이에 제 2 NAND 게이트(13)의 출력 신호에 따라 구동되는 제 5 PMOS 트랜지스터(P15)와 제 10 인버터(I20)의 출력 신호에 따라 구동되는 제 6 PMOS 트랜지스터(P16)가 접속된다. 제 1 출력 단자(OUT1)와 접지 단자(Vss) 사이에 제제 3 노드(Q13)의 전위에 따라 구동되는 5 NMOS 트랜지스터 (N15)와 제 2 노드(Q12)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N16)가 직렬 접속된다. 전원 단자(Vcc)와 제 2 출력 단자(OUT2) 사이에 제 3 NAND 게이트 (15)의 출력 신호에 따라 구동되는 제 7 PMOS 트랜지스터(P17)와 제 10 인버터 (I20)의 출력 신호에 따라 구동되는 제 8 PMOS 트랜지스터(P18)가 직렬 접속된다. 제 2 출력 단자(OUT2)와 접지 단자(Vss) 사이에 제 3 노드(Q13)의 전위에 따라 구동되는 제 7 NMOS 트랜지스터(N17)와 제 1 노드(Q11)의 전위에 따라 구동되는 제 8NMOS 트랜지스터(N18)가 직렬 접속된다. 제 10 인버터(I20)는 제 3 노드(Q13)의 전위를 반전시키고, 제 3 노드(Q13)는 제 2 제어 신호(pcnt)에 의해 그 전위가 결정된다.
파이프 래치 회로는 다수로 래치 회로로 구성된다. 따라서, 제 1 및 제 2 제어 신호(pcd 및 pcnt)는 래치 회로의 수에 따라 그 수가 결정되는데, 예를들어 세개의 래치 회로가 파이프 래치 회로를 구성할 경우 제 1 및 제 2 제어 신호(pcd 및 pcnt)도 각각 세개 필요하다. 도 1은 이중 하나의 래치 회로를 나타낸 것이고, 도 2는 세개의 래치 회로로 구성된 파이프 래치 회로의 동작을 설명하기 위한 타이밍도로서, 이들을 이용하여 종래의 파이프 래치 회로의 구동 방법을 설명하면 다음과 같다.
초기 상태에서 하이 상태로 인가되는 제 1 제어 신호(pcd)가 제 1 인버터 (I11)를 통해 로우 상태로 반전되어 제 1 NAND 게이트(11)에 입력되며, 로우 상태의 제 1 인버터(I11)의 출력 신호는 제 4 내지 제 8 인버터(I14 내지 I18)를 통해 하이 상태로 반전 지연되어 제 1 NAND 게이트(11)에 입력된다. 제 1 NAND 게이트 (11)는 로우 상태의 신호 및 하이 상태의 신호를 입력하고, 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 1 NAND 게이트(11)의 출력 신호는 제 9 인버터(I19)를 통해 로우 상태로 반전되어 제 1 및 제 3 NMOS 트랜지스터(N11 및 N13)를 턴오프시킨다.
제 1 제어 신호(pcd) 로우 상태로 인가되면, 제 1 및 제 2 인버터(I11 및I12)를 통해 지연되어 제 2 및 제 4 PMOS 트랜지스터(P12 및 P14)를 턴온시킨다. 이때, 제 1 데이터 신호(data1)가 로우 상태로 인가되어 제 3 PMOS 트랜지스터 (P13)가 턴온된다. 턴온된 제 3 및 제 4 PMOS 트랜지스터(P13 및 P14)를 통해 전원 전압(Vcc)이 제 2 노드(Q12)로 공급된다. 이에 따라 제 2 노드(Q12)는 전원 전압 (Vcc)의 전위를 유지하게 된다. 또한, 로우 상태로 인가되는 제 1 제어 신호(pcd)가 제 1 인버터(I11)를 통해 하이 상태로 반전되어 제 1 NAND 게이트(11)에 입력되며, 하이 상태의 제 1 인버터(I11)의 출력 신호는 제 4 내지 제 8 인버터(I14 내지 I18)를 통해 로우 상태로 반전 지연되어 제 1 NAND 게이트(11)에 입력된다. 제 1 NAND 게이트(11)는 하이 상태의 신호 및 로우 상태의 신호를 입력하고, 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 1 NAND 게이트(11)의 출력 신호는 제 9 인버터(I19)를 통해 로우 상태로 반전되어 제 1 및 제 3 NMOS 트랜지스터(N11 및 N13)를 턴오프시킨다. 한편, 제 1 제어 신호 (pcd), 제 1 데이터 신호(data1)와 함께 리셋 래치 바 신호(rstlatchb)가 로우 상태로 인가된다. 로우 상태로 인가된 리셋 래치 바 신호(rstlatchb)는 제 3 인버터(I13)를 통해 하이 상태로 반전되고, 이 신호에 의해 제 2 및 제 4 NMOS 트랜지스터(N12 및 N14)를 턴온시킨다. 제 1 데이터 신호(data1)가 하이 상태로 천이된 후 제 2 데이터 신호(data2)가 로우 상태로 입력되는데, 로우 상태로 인가되는 제 2 데이터 신호 (data2)에 의해 제 1 PMOS 트랜지스터(P11)가 턴온된다. 턴온된 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)를 통해 전원 전압(Vcc)이 제 2 노드(Q11)로 공급된다.
이렇게 제 1 데이터 신호(data1)와 제 2 데이터 신호(data2)가 시간차를 두고 입력되기 때문에 제 1 데이터 신호(data1)가 로우 상태로 인가되어 제 2 노드 (Q12)가 하이 상태를 유지하는 동안 제 2 데이터 신호(data2)가 하이 상태로 인가되어 제 1 노드(Q12)는 로우 상태를 유지하게 된다. 하이 상태의 제 2 노드(Q12)의 전위와 로우 상태의 제 1 노드(Q11)의 전위는 제 2 래치 회로(14)를 통해 래치되어 하이 상태로 제 3 NAND 게이트(15)로 입력된다. 제 3 NAND 게이트(15)는 하이 상태의 두 신호를 입력하고, 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력된 제 3 NAND 게이트(15)의 출력 신호에 의해 제 7 PMOS 트랜지스터 (P17)는 턴온된다. 한편, 제 1 데이터 신호(data1)가 하이 상태로 천이되어 제 2 노드(Q12)의 전위가 로우 상태로 천이되는 동안 제 2 데이터 신호(data2)가 로우 상태로 천이되어 제 1 노드(Q11)는 하이 상태로 된다. 하이 상태의 제 1 노드(Q11)의 전위와 로우 상태의 제 2 노드(Q12)의 전위가 제 1 래치 회로(12)에 래치되어 하이 상태로 제 2 NAND 게이트(13)에 입력된다. 제 2 NAND 게이트(13)는 하이 상태의 두 신호를 입력하고 논리 조합하여 로우 상태의 신호를 출력한다. 이에 의해 제 5 PMOS 트랜지스터(P15)가 턴온된다. 한편, 다시 제 1 데이터 신호(data1)가 로우 상태로 천이하고 제 2 데이터 신호(data2)가 하이 상태로 천이되면, 제 2 제어 신호(pcnt)의 짧은 펄스가 하이 상태로 인가된다. 하이 상태의 제 2 제어 신호(pcnt)에 의해 제 5 및 제 7 NMOS 트랜지스터(N15 및 N17)가 턴온된다. 그리고, 하이 상태의 제 2 제어 신호(pcnt)는 제 10 인버터(I20)를 통해 로우 상태로 반전되어 제 6 및 제 8 PMOS 트랜지스터 (P16 및 P18)를 턴온시킨다. 한편, 제 1 노드(Q11)의 전위에 의해 제 8 NMOS 트랜지스터(N18)가 제어되고, 제 2 노드(Q12)의 전위에 의해 제 6 NMOS 트랜지스터(N16)가 구동된다. 따라서, 제 1 및 제 2 출력 단자(OUT1 및 OUT2)를 통해 하이 상태의 신호가 출력된다.
상기와 같이 구성 및 구동되는 파이프 래치 회로는 제 1 제어 신호(pcd)에 의해 다수의 파이프 래치 회로를 순차적으로 구동시켜 데이터를 입력한 후 CAS 신호에 의해 결정되는 제 2 제어 신호(pcnt)에 의해 순차적으로 데이터를 출력한다. 이러한 파이프 래치 회로에서 제 1 제어 신호(pcd)는 데이터가 입력되기 전에 로우 상태로 인가되어 회로를 구동시키고, 데이터가 래치된 후 하이 상태로 인가되어 회로의 구동에 영향을 미치지 않는 것이 목적이다. 이를 위해서 첫번째 제 1 제어 신호(pcd0)의 인에이블을 제외한 모든 제 1 제어 신호(pcd1 및 pcd2)의 인에이블과 디스에이블은 다음과 같이 동작된다. 즉, 특정 제 1 제어 신호(pcd0)의 디스에이블과 다음 제 1 제어 신호(pcd1)의 인에이블은 특정 제 1 제어 신호(pcd0)에 의해 입력된 데이터 신호의 디스에이블에 동기된다. 그런데 데이터 신호의 디스에이블과 제 1 제어 신호(pcd0)의 디스에이블 사이는 일정한 시간이 필요하고, 클럭이 짧아지는 경우는 제 1 제어 신호(pcd0)가 디스에이블되기 전에 제 2 데이터 신호 (data2)가 먼저 입력되는 경우가 발생된다. 이 경우를 도 2의 A로 표시하였다. 이에 의해 파이프 래치 회로가 순차적으로 신호를 출력하지 않고 오동작한다.
본 발명의 목적은 제 1 제어 신호가 디스에이블되기 전에 제 2 데이터 신호가 입력되더라고 오동작하지 않는 파이프 래치 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 제어 신호와 소정의 신호를 논리 조합하기 위한 제 1 논리 수단과, 상기 제 1 논리 수단의 출력 신호 및 제 1 데이터 신호에 따라 제 1 노드에 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 제 1 논리 수단의 출력 신호 및 상기 제 1 데이터 신호와 소정의 시간차를 두고 입력되는 제 2 데이터 신호에 따라 제 2 노드에 전원 전압을 공급하기 위한 제 2 스위칭 수단과, 상기 제 1 노드의 전위를 래치시키기 위한 제 1 래치 수단과, 상기 제 2 노드의 전위를 래치시키기 위한 제 2 래치 수단과, 상기 제 1 노드의 전위와 상기 제 2 래치 수단의 출력 신호를 논리 조합하기 위한 제 2 논리 수단과, 상기 제 2 노드의 전위와 상기 제 1 래치 수단의 출력 신호를 논리 조합하기 위한 제 3 논리 수단과, 상기 제 1 래치 수단의 출력 신호 및 상기 제 2 래치 수단의 출력 신호를 논리 조합하여 상기 제 1 논리 수단으로 입력시키기 위한 제 4 논리 수단과, 상기 제 2 논리 수단의 출력 신호 및 제 2 제어 신호에 따라 전원 전압을 제 1 출력 단자로 공급하기 위한 제 3 스위칭 수단과, 상기 제 3 논리 수단의 출력 신호 및 상기 제 2 제어 신호에 따라 상기 전원 전압을 제 2 출력 단자로 공급하기 위한 제 4 스위칭 수단과, 상기 제 1 노드의 전위 및 상기 제 2 제어 신호에 따라 상기 제 1 출력 단자의 전위를 조절하기 위한 제 5 스위칭 수단과, 상기 제 2 노드의 전위 및 상기 제 2 제어 신호에 따라 상기 제 2 출력 단자의 전위를 조절하기 위한 제 6 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 파이프 래치 회로도.
도 2는 종래의 파이프 래치 회로의 동작 타이밍도.
도 3은 본 발명에 따른 파이프 래치 회로도.
도 4는 본 발명에 따른 파이프 래치 회로의 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11, 13 및 15 : NAND 게이트
12 및 14 : 래치 회로
31, 32, 34, 36 및 37 : NAND 게이트
33 및 35 : 래치 회로
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 파이프 래치 회로의 일부를 나타낸 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 3 노드(Q33) 사이에 제 1 및 제 2 PMOS 트랜지스터(P31 및 P32)가 직렬 접속된다. 제 1 PMOS 트랜지스터(P31)는 제 2 데이터 신호(data2)에 의해 구동되며, 제 2 PMOS 트랜지스터(P32)는 제 1 인버터(I31)에 의해 반전된 제 1 제어 신호(pcd)와 제 2 인버터(I32)의 출력 단자인 제 1 노드(Q31)의 전위를 입력하여 논리 조합하는 제 1 NAND 게이트(31)의 출력 단자인 제 2 노드(Q32)의 전위에 의해 구동된다. 제 3 노드(Q33)와 접지 단자(Vss) 사이에 제 1 및 제 2 NMOS 트랜지스터(N31 및 N32)가 병렬 접속된다. 제 1 NMOS 트랜지스터(N31)는 제 10 인버터(I40)의 출력 신호인 리셋 신호(reset)에 의해 구동되고, 제 2 NMOS 트랜지스터(N32)는 리셋 래치 바 신호(rstlatchb)가 제 3 인버터(I33)에 의해 반전된 신호에 의해 구동된다. 전원 단자(Vcc)와 제 4 노드(Q34) 사이에 제 3 및 제 4 PMOS 트랜지스터(P33 및 P34)가 직렬 접속된다. 제 3 PMOS 트랜지스터(P33)는 제 1 데이터 신호(data1)에 의해 구동되며, 제 4 PMOS 트랜지스터(P34)는 제 1 NAND 게이트(31)의 출력 단자인 제 2 노드(Q32)의 전위에 따라 구동된다. 제 4 노드(Q34)와 접지 단자(Vss) 사이에 제 3 및 제 4 NMOS 트랜지스터(N33 및 N34)가 병렬 접속된다. 제 3 NMOS 트랜지스터(N33)는 제 10 인버터(I40)의 출력 신호인 리셋 신호(reset)에 의해 구동되고, 제 4 NMOS 트랜지스터(N34)는 리셋 래치 바 신호(rstlatchb)가 제3 인버터(I33)에 의해 반전된 신호에 의해 구동된다. 리셋 신호(reset)는 제 4 인버터(I34)의 출력 신호와 제 4 인버터(I34)의 출력 신호가 제 5 내지 제 9 인버터(I35 내지 I39)에 의해 반전 지연된 신호를 제 2 NAND 게이트(32)가 논리 조합하고, 제 2 NAND 게이트(32)의 출력 신호가 제 10 인버터(I40)에 의해 반전된 신호이다. 제 3 NAND 게이트(34)는 제 3 노드(Q33)의 전위와 제 4 노드(Q34)의 전위가 제 1 래치 회로(33)에 의해 래치된 테이터를 입력하여 논리 조합한다. 제 4 NAND 게이트(36)는 제 4 노드(Q34)의 전위와 제 3 노드(Q33)의 전위가 제 2 래치 회로(35)에 의해 래치된 데이터를 입력하여 논리 조합한다. 제 5 NAND 게이트(37)는 제 1 래치 회로(33)의 출력 신호와 제 2 래치 회로(35)의 출력 신호를 논리 조합하여 출력한다. 제 5 NAND 게이트(37)의 출력 신호는 제 2 인버터(I32)를 통해 반전되어 제 1 NAND 게이트(31)에 입력된다. 전원 단자(Vcc)와 제 1 출력 단자(OUT1) 사이에 제 3 NAND 게이트(34)의 출력 신호에 따라 구동되는 제 5 PMOS 트랜지스터(P35)와 제 11 인버터(I41)의 출력 신호에 따라 구동되는 제 6 PMOS 트랜지스터(P36)가 접속된다. 제 1 출력 단자(OUT1)와 접지 단자(Vss) 사이에 제 5 노드(Q35)의 전위에 따라 구동되는 5 NMOS 트랜지스터(N35)와 제 4 노드(Q34)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N46)가 직렬 접속된다. 전원 단자(Vcc)와 제 2 출력 단자(OUT2) 사이에 제 4 NAND 게이트(36)의 출력 신호에 따라 구동되는 제 7 PMOS 트랜지스터(P37)와 제 11 인버터(I41)의 출력 신호에 따라 구동되는 제 8 PMOS 트랜지스터(P38)가 직렬 접속된다. 제 2 출력 단자(OUT2)와 접지 단자(Vss) 사이에 제 5 노드(Q35)의 전위에 따라 구동되는 제 7 NMOS 트랜지스터(N37)와 제 3 노드(Q33)의 전위에 따라 구동되는 제 8 NMOS 트랜지스터(N38)가 직렬 접속된다. 제 11 인버터(I41)는 제 5 노드(Q35)의 전위를 반전시키고, 제 5 노드(Q35)는 제 2 제어 신호(pcnt)에 의해 그 전위가 결정된다.
상기와 같이 구성되는 본 발명에 따른 파이프 래치 회로의 구동 방법을 도 4의 타이밍도를 이용하여 설명하면 다음과 같다.
제 1 제어 신호(pcd)가 로우 상태로 인가되면, 제 1 인버터(I31)를 통해 하이 상태로 반전되고, 이 신호가 제 1 NAND 게이트(31)에 입력된다. 이때, 제 2 인버터(I31)의 출력 단자인 제 1 노드(Q31)의 전위는 초기 하이 상태를 유지하고 있으므로 제 1 NAND 게이트(31)는 하이 상태의 두 신호를 입력하여 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 1 NAND 게이트(31)의 출력 신호에 의해 제 2 및 제 4 PMOS 트랜지스터(P32 및 P34)가 턴온된다. 이때, 제 1 데이터 신호 (data1)가 로우 상태로 인가되어 제 3 PMOS 트랜지스터(P33)가 턴온된다. 턴온된 제 3 및 제 4 PMOS 트랜지스터(P33 및 P34)를 통해 전원 전압(Vcc)이 제 4 노드 (Q34)로 공급된다. 이에 따라 제 4 노드(Q34)는 전원 전압(Vcc)의 전위를 유지하게 된다. 한편, 제 1 제어 신호(pcd), 제 1 데이터 신호(data1)와 함께 리셋 래치 바 신호(rstlatchb)가 로우 상태로 인가된다. 로우 상태로 인가되는 리셋 래치 바 신호(rstlatchb)는 제 3 인버터(I33)를 통해 하이 상태로 반전되고, 이 신호에 의해 제 2 및 제 4 NMOS 트랜지스터(N32 및 N34)가 턴온된다. 제 1 데이터 신호(data1)가 하이 상태로 천이된 후 제 2 데이터 신호(data2)가 로우 상태로 입력되는데, 로우 상태로 인가되는 제 2 데이터 신호(data2)에 의해 제 1 PMOS 트랜지스터(P31)가 턴온된다. 턴온된 제 1 및 제 2 PMOS 트랜지스터(P31 및 P32)를 통해 전원 전압 (Vcc)이 제 3 노드(Q33)로 공급된다.
이렇게 제 1 데이터 신호(data1)와 제 2 데이터 신호(data2)가 시간차를 두고 입력되기 때문에 제 1 데이터 신호(data1)가 로우 상태로 인가되어 제 4 노드 (Q34)가 하이 상태를 유지하는 동안 제 2 데이터 신호(data2)가 하이 상태로 인가되어 제 3 노드(Q33)는 로우 상태를 유지하게 된다. 하이 상태의 제 4 노드(Q34)의 전위와 로우 상태의 제 3 노드(Q33)의 전위는 제 2 래치 회로(35)를 통해 래치되어 하이 상태로 제 4 NAND 게이트(36)로 입력된다. 제 4 NAND 게이트(36)는 하이 상태의 두 신호를 입력하고, 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력된 제 4 NAND 게이트(36)의 출력 신호에 의해 제 7 PMOS 트랜지스터 (P37)는 턴온된다. 한편, 제 1 데이터 신호(data1)가 하이 상태로 천이되어 제 4 노드(Q34)의 전위가 로우 상태로 천이되는 동안 제 2 데이터 신호(data2)가 로우 상태로 천이되어 제 3 노드(Q33)는 하이 상태로 된다. 하이 상태의 제 3 노드(Q33)의 전위와 로우 상태의 제 4 노드(Q34)의 전위가 제 1 래치 회로(33)에 래치되어 하이 상태로 제 3 NAND 게이트(34)에 입력된다. 제 3 NAND 게이트(34)는 하이 상태의 두 신호를 입력하고 논리 조합하여 로우 상태의 신호를 출력한다. 이에 의해 제 5 PMOS 트랜지스터(P35)가 턴온된다.
제 1 래치 회로(33)의 출력 신호와 제 2 래치 회로(35)의 출력 신호는 제 5 NAND 게이트(37)로 입력된다. 이때, 제 1 및 제 2 래치 회로(33 및 34)의 출력 신호는 시간차를 두고 입력되는 제 1 및 제 2 데이터 신호(data1 및 data2)에 의해 하이 상태와 로우 상태를 반복하여 갖게 된다. 따라서, 제 5 NAND 게이트(37)은 하이 상태의 신호를 출력하고, 이 신호가 제 2 인버터(I22)를 통해 로우 상태로 반전되어 제 1 노드(Q31)는 로우 상태를 유지하게 된다. 따라서, 제 1 제어 신호(pcd)가 하이 상태로 반전되어 디스에이블되지 않더라도, 제 1 NAND 게이트(31)가 하이 상태의 신호를 출력하도록 하여 제 2 데이터 신호(data2)가 입력되는 것을 방지한다.
한편, 다시 제 1 데이터 신호(data1)가 로우 상태로 천이하고 제 2 데이터 신호(data2)가 하이 상태로 천이되면, 제 2 제어 신호(pcnt)의 짧은 펄스가 하이 상태로 인가된다. 하이 상태의 제 2 제어 신호(pcnt)에 의해 제 5 및 제 7 NMOS 트랜지스터(N35 및 N37)가 턴온된다. 그리고, 하이 상태의 제 2 제어 신호(pcnt)는 제 11 인버터(I41)를 통해 로우 상태로 반전되어 제 6 및 제 8 PMOS 트랜지스터 (P36 및 P38)를 턴온시킨다. 그리고, 하이 상태로 입력되는 제 2 제어 신호(pcnt)는 제 4 인버터(I34)를 통해 로우 상태로 반전되어 제 2 NAND 게이트(32)로 입력되고, 제 5 내지 제 9 인버터(I35 내지 I39)를 통해 하이 상태로 반전 지연되어 제 2 NAND 게이트(32)로 입력된다. 하이 상태 및 로우 상태의 신호를 입력한 제 2 NAND 게이트(32)는 이들을 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호는 제 10 인버터(I40)를 통해 로우 상태로 반전되어 리셋 신호(reset)가 된다. 한편, 제 3 노드(Q33)의 전위에 의해 제 8 NMOS 트랜지스터(N38)가 제어되고, 제 4 노드(Q34)의 전위에 의해 제 6 NMOS 트랜지스터 (N36)가 제어된다. 따라서, 제 1및 제 2 출력 단자(OUT1 및 OUT2)를 통해 하이 상태의 신호가 출력된다.
상술한 바와 같이 본 발명에 의하면 제 1 및 제 2 래치 회로의 출력 신호를 NAND 게이트로 논리 조합하고, 이를 반전시킨 신호와 제 1 제어 신호의 반전 신호를 NAND 게이트로 논리 조합하여 스위칭 수단을 제어함으로써 제 1 제어 신호가 천이되기 이전에 제 2 데이터 신호가 인가되기 때문에 발생하는 오동작을 방지할 수 있다.

Claims (11)

  1. 제 1 제어 신호와 소정의 신호를 논리 조합하기 위한 제 1 논리 수단과,
    상기 제 1 논리 수단의 출력 신호 및 제 1 데이터 신호에 따라 제 1 노드에 전원 전압을 공급하기 위한 제 1 스위칭 수단과,
    상기 제 1 논리 수단의 출력 신호 및 상기 제 1 데이터 신호와 소정의 시간차를 두고 입력되는 제 2 데이터 신호에 따라 제 2 노드에 전원 전압을 공급하기 위한 제 2 스위칭 수단과,
    상기 제 1 노드의 전위를 래치시키기 위한 제 1 래치 수단과,
    상기 제 2 노드의 전위를 래치시키기 위한 제 2 래치 수단과,
    상기 제 1 노드의 전위와 상기 제 2 래치 수단의 출력 신호를 논리 조합하기 위한 제 2 논리 수단과,
    상기 제 2 노드의 전위와 상기 제 1 래치 수단의 출력 신호를 논리 조합하기 위한 제 3 논리 수단과,
    상기 제 1 래치 수단의 출력 신호 및 상기 제 2 래치 수단의 출력 신호를 논리 조합하여 상기 제 1 논리 수단으로 입력시키기 위한 제 4 논리 수단과,
    상기 제 2 논리 수단의 출력 신호 및 제 2 제어 신호에 따라 전원 전압을 제 1 출력 단자로 공급하기 위한 제 3 스위칭 수단과,
    상기 제 3 논리 수단의 출력 신호 및 상기 제 2 제어 신호에 따라 상기 전원 전압을 제 2 출력 단자로 공급하기 위한 제 4 스위칭 수단과,
    상기 제 1 노드의 전위 및 상기 제 2 제어 신호에 따라 상기 제 1 출력 단자의 전위를 조절하기 위한 제 5 스위칭 수단과,
    상기 제 2 노드의 전위 및 상기 제 2 제어 신호에 따라 상기 제 2 출력 단자의 전위를 조절하기 위한 제 6 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 파이프 래치 회로.
  2. 제 1 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 파이프 래치 회로.
  3. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 데이터 신호에 따라 구동되는 제 1 PMOS 트랜지스터와,
    상기 제 1 논리 수단의 출력 신호 따라 구동되는 제 2 PMOS 트랜지스터가 전원 단자와 상기 제 1 노드 사이에 직렬 접속된 것을 특징으로 하는 파이프 래치 회로.
  4. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 2 데이터 신호에 따라 구동되는 제 1 PMOS 트랜지스터와,
    상기 제 1 논리 수단의 출력 신호 따라 구동되는 제 2 PMOS 트랜지스터가 전원 단자와 상기 제 2 노드 사이에 직렬 접속된 것을 특징으로 하는 파이프 래치 회로.
  5. 제 1 항에 있어서, 상기 제 2 논리 수단은 NAND 게이트인 것을 특징으로 하는 파이프 래치 회로.
  6. 제 1 항에 있어서, 상기 제 3 논리 수단은 NAND 게이트인 것을 특징으로 하는 파이프 래치 회로.
  7. 제 1 항에 있어서, 상기 제 4 논리 수단은 NAND 게이트인 것을 특징으로 하는 파이프 래치 회로.
  8. 제 1 항에 있어서, 상기 제 3 스위칭 수단은 상기 제 2 논리 수단의 출력 신호에 따라 구동되는 제 1 PMOS 트랜지스터와,
    상기 제 2 제어 신호에 따라 구동되는 제 2 PMOS 트랜지스터가 상기 전원 단자와 상기 제 1 출력 단자 사이에 직렬 접속된 것을 특징으로 하는 파이프 래치 회로.
  9. 제 1 항에 있어서, 상기 제 4 스위칭 수단은 상기 제 3 논리 수단의 출력 신호에 따라 구동되는 제 1 PMOS 트랜지스터와,
    상기 제 2 제어 신호에 따라 구동되는 제 2 PMOS 트랜지스터가 상기 전원 단자와 상기 제 2 출력 단자 사이에 직렬 접속된 것을 특징으로 하는 파이프 래치 회로.
  10. 제 1 항에 있어서, 상기 제 5 스위칭 수단은 상기 제 2 제어 신호에 따라 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 1 노드의 전위에 따라 구동되는 제 2 NMOS 트랜지스터가 상기 제 1 출력 단자 및 상기 접지 단자 사이에 직렬 접속된 것을 특징으로 하는 파이프 래치 회로.
  11. 제 1 항에 있어서, 상기 제 6 스위칭 수단은 상기 제 2 제어 신호에 따라 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 2 노드의 전위에 따라 구동되는 제 2 NMOS 트랜지스터가 상기 제 2 출력 단자 및 상기 접지 단자 사이에 직렬 접속된 것을 특징으로 하는 파이프 래치 회로.
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