TW201433089A - 脈衝式閂鎖裝置及其脈衝式閂鎖器的脈衝信號的產生方法 - Google Patents

Abstract

脈衝式閂鎖裝置及脈衝信號的產生方法。脈衝式閂鎖裝置包括脈衝式閂鎖器以及脈衝信號產生器。脈衝式閂鎖器的資料輸入端接收輸入資料，脈衝式閂鎖器依據脈衝信號來閂鎖輸入資料，並透過資料輸出端傳送被閂鎖的輸入資料以作為輸出資料。脈衝信號產生器複製脈衝式閂鎖器的資料輸入端至資料輸出端間的資料傳輸延遲以獲得複製延遲。脈衝信號產生器並接收時脈信號且依據複製延遲來對時脈信號進行處理以產生脈衝信號。

Description

脈衝式閂鎖裝置及其脈衝式閂鎖器的脈衝信號的產生方法

本揭露是有關於一種脈衝式閂鎖裝置，且特別是有關於一種脈衝式閂鎖器的脈衝信號的產生方法。

脈衝式閂鎖裝置也可稱為脈衝式的正反器(pulsed flip-flop)，是一種高速時脈控制的儲存元件。以往，對於脈衝式閂鎖裝置的脈衝的寬度(pulse width)未嚴格要求，導致脈衝式閂鎖裝置的脈衝信號產生器設計標準欠缺。然而，在實際狀態下，脈衝信號產生器所提供的脈衝信號的寬度對於脈衝式閂鎖裝置所接收的操作電壓的電壓大小是相當敏感的，因此，脈衝式閂鎖裝置通常無法在操作電壓是大範圍動態調整的電壓(dynamic voltage scaling)的系統中使用。

一般而言，若是將脈衝信號產生器所產生的脈衝信號的脈寬設計的太寬，則會增加脈衝式閂鎖裝置的維持時間(hold time)而增加維持時間違例機率(hold time violation)；反之，將脈衝信號 產生器所產生的脈衝信號的脈寬設計的太窄，則會增加脈衝式閂鎖裝置的閂鎖延遲時間(delay)，即是增加設定時間違例(setup time violation)機率，和增加錯誤率(error rate)。而設計適當脈寬的脈衝信號，在針對單一操作電壓時較為簡單，然而必須在大範圍的操作電壓下皆保持穩定特性，可能有一定的困難度。因此，針對大範圍操作電壓的脈衝式閂鎖裝置的應用中，如何提供一個最有效率的脈衝信號，為本領域設計者重要的課題。

本揭露提供一種脈衝式閂鎖裝置及其脈衝式閂鎖器的脈衝信號產生方法，可在脈衝式閂鎖裝置應用在廣域的操作電壓下，提供足夠脈寬的脈衝信號。

本揭露的脈衝式閂鎖裝置包括脈衝式閂鎖器以及脈衝信號產生器。脈衝式閂鎖器具有資料輸入端、脈衝信號接收端以及資料輸出端。脈衝式閂鎖器的資料輸入端接收輸入資料，脈衝式閂鎖器依據脈衝信號接收端所接收的脈衝信號來閂鎖輸入資料，並透過資料輸出端傳送被閂鎖的輸入資料以作為輸出資料。脈衝信號產生器耦接脈衝式閂鎖器的脈衝信號接收端。脈衝信號產生器複製脈衝式閂鎖器的資料輸入端至資料輸出端間的資料傳輸延遲以獲得複製延遲。脈衝信號產生器並接收時脈信號且依據複製延遲來對時脈信號進行處理以產生脈衝信號。

本揭露的脈衝式閂鎖器的脈衝信號產生方法，其中的脈 衝式閂鎖器具有資料輸入端以及資料輸出端。脈衝信號產生方法的步驟包括複製脈衝式閂鎖器的資料輸入端至資料輸出端間的資料傳輸延遲以獲得複製延遲，並接收時脈信號，且依據複製延遲來對時脈信號進行處理以產生脈衝信號。

基於上述，本揭露提供的脈衝信號產生器依據複製脈衝式閂鎖器中，資料輸入端至資料輸出端間的電路所造成的資料傳輸延遲來獲得複製延遲，脈衝信號產生器並依據所獲得的複製延遲來配合時脈信號以產生脈衝信號。如此一來，無論在脈衝式閂鎖裝置應用的操作電壓的電壓大小為何，脈衝信號產生器都可以提供具有寬窄適當脈寬的脈衝信號至脈衝式閂鎖器，使脈衝式閂鎖器可以有效的工作。換言之，操作在低工作電壓的脈衝式閂鎖裝置可以被實施，並有效降低功率的消耗。

為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、400、500、600、700、800‧‧‧脈衝式閂鎖裝置

110、410、510、610、710、810‧‧‧脈衝式閂鎖器

111‧‧‧資料傳輸延遲

120、310、320、420、520、620、720、820‧‧‧脈衝信號產生器

210、311、321、421、521、621、721、821‧‧‧延遲複製電路

220、312、322、422、522、622、722、822‧‧‧邏輯運算電路

411、511、611、711、811、8211‧‧‧回授電路

121‧‧‧複製延遲

dCKIN‧‧‧延遲時脈信號

DIT‧‧‧資料輸入端

CKT‧‧‧脈衝信號接收端

DQT‧‧‧資料輸出端

DIN‧‧‧輸入資料

PULSE‧‧‧脈衝信號

PULSEB‧‧‧脈衝信號的反相信號

SET‧‧‧設定信號

SETB‧‧‧設定信號的反相信號

CLR‧‧‧清除信號

CLRB‧‧‧清除信號的反相信號

DOUT‧‧‧輸出資料

CKIN‧‧‧時脈信號

IV1、IV2、IVB1、IV11~IV59、IBUF1、IBUF2、IV2I~IV5I‧‧‧反相器

AND1、AND2‧‧‧及閘

TR11~TR43‧‧‧傳輸閘

NAND1、NAND21~NAND53‧‧‧反及閘

NOR21‧‧‧反或閘

MP1~MP3、MN1~MN3、MP51~MP56、MN51~MN56‧‧‧電晶體

VDD、GND‧‧‧參考電壓

OT、OTA‧‧‧輸出端

S910~S920‧‧‧脈衝信號產生方法的步驟

圖1繪示本揭露一實施例的脈衝式閂鎖裝置100的示意圖。

圖2繪示本揭露實施例的脈衝信號產生器120的實施方式的示意圖。

圖3A以及圖3B分別繪示本揭露不同實施例的脈衝信號產生器的示意圖。

圖4繪示本揭露另一實施例的脈衝式閂鎖裝置400的示意圖。

圖5繪示本揭露又一實施例的脈衝式閂鎖裝置500的示意圖。

圖6繪示本揭露再一實施例的脈衝式閂鎖裝置600的示意圖。

圖7繪示本揭露再一實施例的脈衝式閂鎖裝置700的示意圖。

圖8繪示本揭露再一實施例的脈衝式閂鎖裝置800的示意圖。

圖9繪示本揭露實施例的脈衝式閂鎖器的脈衝信號產生方法的流程圖。

請參照圖1，圖1繪示本揭露一實施例的脈衝式閂鎖裝置100的示意圖。脈衝式閂鎖裝置100包括脈衝式閂鎖器110以及脈衝信號產生器120。脈衝式閂鎖器110具有資料輸入端DIT、脈衝信號接收端CKT以及資料輸出端DQT。脈衝式閂鎖器110的資料輸入端DIT接收輸入資料DIN。脈衝式閂鎖器110依據脈衝信號接收端CKT所接收的脈衝信號PULSE來閂鎖輸入資料DIN。脈衝式閂鎖器110並透過資料輸出端DQT傳送被閂鎖的輸入資料DIN以作為輸出資料DOUT。值得注意的是，脈衝式閂鎖器110的資料輸入端DIT至資料輸出端DQT間具有一個資料傳輸延遲111。這個資料傳輸延遲111可以是因為脈衝式閂鎖器110的資料輸入端DIT至資料輸出端DQT間的電路元件以及電路元件間的導線所共同產生的傳輸延遲所造成，但不限於此。

脈衝信號產生器120耦接至脈衝式閂鎖器110的脈衝信 號接收端CKT。脈衝信號產生器120複製脈衝式閂鎖器110的資料輸入端DIT至資料輸出端DQT間的資料傳輸延遲111來產生複製延遲121。脈衝信號產生器120並接收時脈信號CKIN，且依據複製延遲121來對時脈信號CKIN進行處理以產生脈衝信號PULSE。

在此，依據複製延遲121以及時脈信號CKIN所產生的脈衝信號PULSE的脈衝寬度是與複製延遲121有相關聯的。從概念上來說，脈衝信號PULSE的脈衝寬度可以與複製延遲121的大小成正比。由於複製延遲121是針對資料傳輸延遲111進行複製所獲得的，因此，當資料傳輸延遲111變大時，複製延遲121會隨之變大，並使得脈衝信號PULSE的脈衝寬度也對應增大。相對的，當資料傳輸延遲111變小時，複製延遲121會隨之變小，並使得脈衝信號PULSE的脈衝寬度也對應減小。

具體來說，在脈衝信號產生器120中，可以透過設置與脈衝式閂鎖器110的資料輸入端DIT至資料輸出端DQT間相同的電路來進行資料傳輸延遲111的複製動作。如此一來，當脈衝信號產生器120以及脈衝式閂鎖器110所接受的操作電壓改變時，脈衝式閂鎖器110中提供資料傳輸延遲111的電路與脈衝信號產生器120中提供複製延遲121的電路，其所提供的延遲的改變量是會相近似的(約略是相同的)，也因此，脈衝信號產生器120所產生的脈衝信號PULSE，可以使脈衝式閂鎖器110正常進行資料閂鎖的動作。

以下請參照圖2，圖2繪示本揭露實施例的脈衝信號產生器120的實施方式的示意圖。脈衝信號產生器120包括延遲複製電路210以及邏輯運算電路220。延遲複製電路210接收時脈信號CKIN，另外，延遲複製電路210提供複製延遲，並針對時脈信號CKIN依據複製延遲來進行延遲動作，並據以產生延遲時脈信號dCKIN。邏輯運算電路220則耦接至延遲複製電路210，並依據時脈信號CKIN以及延遲時脈信號dCKIN來執行邏輯運算，並藉以產生脈衝信號PULSE。

具體來說，邏輯運算電路220可以透過偵測延遲時脈信號dCKIN以及時脈信號CKIN間的相位差，並依據所偵測出的相位差來產生脈衝信號PULSE的脈衝寬度。換句話說，當延遲複製電路210所提供複製延遲越大時，表示延遲時脈信號dCKIN以及時脈信號CKIN間的相位差會越大，也表示邏輯運算電路220所產生的脈衝信號PULSE會具有更大的脈衝寬度。相對的，當延遲複製電路210所提供複製延遲越小時，表示延遲時脈信號dCKIN以及時脈信號CKIN間的相位差會越小，也表示邏輯運算電路220所產生的脈衝信號PULSE會具有更小的脈衝寬度。

以下請分別參照圖3A以及圖3B，圖3A以及圖3B分別繪示本揭露不同實施例的脈衝信號產生器的示意圖。在圖3A中，脈衝信號產生器310包括延遲複製電路311以及邏輯運算電路312。邏輯運算電路312則包括及閘AND1以及反相器IV1。反相器IV1串接在延遲複製電路311接收時脈信號CKIN的路徑間， 其中，反相器IV1的輸入端接收時脈信號CKIN，反相器IV1的輸出端耦接至延遲複製電路311。及閘AND1的兩個輸入端則分別接收時脈信號CKIN以及延遲複製電路311所產生的延遲時脈信號dCKIN。及閘AND1針對延遲時脈信號dCKIN以及時脈信號CKIN進行及(AND)的邏輯運算，並在及閘AND1的輸出端產生脈衝信號PULSE。當然，及閘AND1也可以用一個反及閘串接一個反相器來取代，或者，及閘AND1也可以用其他的具有相同邏輯運算效果的一個或多個邏輯閘來取代。

在本揭露其他實施例中，邏輯運算電路312也可以由一個以上的奇數個反相器以及及閘AND1來構成。而這些反相器可以全部串接在延遲複製電路311接收時脈信號CKI的路徑間。

進一步來說明，透過偵測延遲時脈信號dCKIN以及時脈信號CKIN間的相位差來產生脈衝信號PULSE的脈衝寬度，會大於等於脈衝式閂鎖器110的資料傳輸延遲。

在圖3B中，脈衝信號產生器320包括延遲複製電路321以及邏輯運算電路322。邏輯運算電路322則包括及閘AND2以及反相器IV2。反相器IV2的輸入端耦接至延遲複製電路321的輸出端並接收延遲複製電路321所產生的延遲時脈信號dCKIN。反相器IV2的輸出端耦接至及閘AND2的一輸入端。及閘AND2的另一輸入端則接收時脈信號CKIN。及閘AND2針對延遲時脈信號dCKIN以及時脈信號CKIN進行及(AND)的邏輯運算，並在及閘AND2的輸出端產生脈衝信號PULSE。同樣的，及閘AND2也可 以用一個反及閘串接一個反相器來取代，或者，及閘AND2也可以用其他的具有相同邏輯運算效果的一個或多個邏輯閘來取代。

在本揭露其他實施例中，邏輯運算電路322也可以由一個以上的奇數個反相器以及及閘AND1來構成。這些奇數個反相器可以相互串接於及閘AND2接收延遲時脈信號dCKIN的路徑間。

接著請參照圖4，圖4繪示本揭露另一實施例的脈衝式閂鎖裝置400的示意圖。脈衝式閂鎖裝置400包括脈衝式閂鎖器410以及脈衝信號產生器420。脈衝信號產生器420產生脈衝信號PULSE並提供脈衝信號PULSE至脈衝式閂鎖器410。其中，脈衝式閂鎖器410包括反相器IV11、IV12、傳輸閘TR11以及回授電路411。反相器IV11的輸入端耦接資料輸入端DIT以接收輸入資料DIN，反相器IV11的輸出端則耦接至傳輸閘TR11的第一端。傳輸閘TR11的第二端耦接至反相器IV12的輸入端，反相器IV12的輸出端耦接至資料輸出端DQT以產生輸出資料DOUT。傳輸閘TR11的控制端接收脈衝信號PULSE以及脈衝信號PULSE的反相信號PULSEB，並依據脈衝信號PULSE以及脈衝信號PULSE的反相信號PULSEB以導通(turn-on)或關閉(turn-off)。其中，脈衝信號PULSE的反相信號PULSEB是藉由反相器IV18接收脈衝信號PULSE來產生的。在本實施例中，當脈衝信號PULSE為邏輯高準位時(反相信號PULSEB為邏輯低準位)，傳輸閘TR11被導通。當脈衝信號PULSE為邏輯低準位時(反相信號PULSEB為邏輯高準 位)，傳輸閘TR11被關閉。

回授電路411串接在反相器IV12的輸出端以及反相器IV12的輸入端(反相器IV12與傳輸閘TR11相耦接的端點)間。回授電路411包括反相器IVB1。反相器IVB1的輸入端耦接至反相器IV12的輸出端以接收輸出資料DOUT，反相器IVB1的輸出端則耦接至反相器IV12的輸入端。反相器IVB1分別透過電晶體MP1以及MN1來耦接至參考電壓VDD以及參考電壓GND，其中，參考電壓VDD可以是脈衝式閂鎖裝置400的操作電壓，參考電壓GND可以是接地電壓。

電晶體MP1以及MN1作為開關元件，並且，電晶體MP1以及MN1分別受控於脈衝信號PULSE以及脈衝信號PULSE的反相信號PULSEB。電晶體MP1以及MN1會同時被導通或同時被關閉。當電晶體MP1以及MN1同時被導通時，反相器IVB1的輸出端產生輸出資料DOUT的反相至反相器IV12的輸入端。相對的，當電晶體MP1以及MN1同時被關閉時，反相器IVB1的輸出端不提供信號輸出而保持高阻抗的狀態。

脈衝信號產生器420包括延遲複製電路421以及邏輯運算電路422。延遲複製電路421包括反相器IV14及IV15以及傳輸閘TR12。邏輯運算電路422包括反相器IV19、IV16以及反及閘NAND1。在延遲複製電路421中，反相器IV14、傳輸閘TR12以及反相器IV15依序串接，傳輸閘TR12的控制端則共同耦接至反相器IV14的輸入端以確定保持在導通的狀態。值得注意的是， 反相器IV14、傳輸閘TR12以及反相器IV15所構成的電路是與脈衝式閂鎖器410的資料輸入端DIT與資料輸出端DQT間，由反相器IV11、傳輸閘TR11及反相器IV12所構成的電路是相類似的。也就是說，延遲複製電路421所產生的複製延遲與脈衝式閂鎖器410的資料輸入端DIT與資料輸出端DQT間的資料傳輸延遲幾乎是相同的。

此外，在本實施例中，傳輸閘TR11以及TR12可以由具有低臨界電壓的電晶體所構成，可以加速資料傳輸速度。並且，透過僅在傳輸閘TR11以及TR12上使用具有低臨界電壓的電晶體，在提升資料傳輸速度的同時，不會增加過多的漏電電流。因此本實施例透過具有低臨界電壓的電晶體所構成的傳輸閘TR11以及TR12，可在少量漏電下獲得大量速度提昇。

請注意，在本實施例中，延遲複製電路421所產生的複製延遲與脈衝式閂鎖器410的資料輸入端DIT與資料輸出端DQT間的資料傳輸延遲，可以隨著操作電壓VDD的電壓大小變化而動態調整。重點在於，脈衝信號PULSE的脈衝寬度是隨著資料傳輸延遲在動態調整的。也就是說，就算脈衝式閂鎖裝置400工作在所謂的次臨界電壓的狀態，這時次臨界電壓的電路延遲對電壓的敏感程度(sensitivity)已經與高過臨界電壓的電路延遲不同，脈衝信號PULSE還是可以對應備調整到具有合適的脈衝寬度，使脈衝式閂鎖裝置400可以維持正常運作。

請參照圖5，圖5繪示本揭露又一實施例的脈衝式閂鎖裝 置500的示意圖。脈衝式閂鎖裝置500包括脈衝式閂鎖器510以及脈衝信號產生器520。脈衝式閂鎖器510包括反相器IV21、IBUF1及IBUF2、傳輸閘TR21、反及閘NAND21、NAND24以及電晶體MP2及MN2。與前述實施例不相同的，脈衝式閂鎖器510還接收設定信號SET的反相信號SETB以及清除信號CLR的反相信號CLRB。其中，反及閘NAND21的一輸入端耦接至傳輸閘TR21，而反及閘NAND21的另一輸入端則接收設定信號SET的反相信號SETB。而反及閘NAND24的一輸入端耦接至反及閘NAND21的輸出端，而反及閘NAND24的另一輸入端則接收清除信號CLR的反相信號CLRB。當設定信號SET以及清除信號CLR都未被致能(enable)，也就是都為邏輯低準位的情況下，反及閘NAND21及NAND24的功能等同反相器，且此時的脈衝式閂鎖器510的電路與前述實施例的脈衝式閂鎖器410是具有相同電路架構的。

值得注意的是，脈衝式閂鎖器510相較於脈衝式閂鎖器410更包括做為輸出緩衝器的反相器IBUF1以及IBUF2，反相器IBUF1以及IBUF2相互串連，並可用以提供輸出資料DOUT的扇出(fan out)能力。

另外，在當設定信號SET為邏輯高準位的情況下，設定信號SET的反相信號SETB為邏輯低準位，並使輸出資料DOUT被設定為邏輯高準位。而在當清除信號CLR為邏輯高準位的情況下，清除信號CLR的反相信號CLRB為邏輯低準位，並使反及閘NAND24的輸出為邏輯高準位。如此一來，輸出資料DOUT就會 被清除而等於邏輯低準位。

脈衝信號產生器520包括延遲複製電路521以及邏輯運算電路522。延遲複製電路521包括反相器IV23、傳輸閘TR22以及反及閘NAND22，延遲複製電路521的電路架構與脈衝式閂鎖器510中的反相器IV21、傳輸閘TR21以及反及閘NAND21相仿，差異在於傳輸閘TR21的控制端接收脈衝信號PULSE以及脈衝信號PULSE的反相信號PULSEB，傳輸閘TR22的控制端額則同耦接至反相器IV23的輸入端。其中，反相信號PULSEB是由反相器IV2I依據脈衝信號PULSE而產生。

反相器IV23與傳輸閘TR22相互串接，而傳輸閘TR22並耦接至反及閘NAND22的一輸入端，反及閘NAND22的另一輸入端接收參考電壓VDD。在此請注意，由於對應脈衝式閂鎖器510連接在回授電路511兩端的邏輯閘是反及閘NAND21，為複製脈衝式閂鎖器510中的資料傳輸延遲，遲複製電路521在相對應的位置建構反及閘NAND22，以更準確的複製資料傳輸延遲以獲得複製延遲。

邏輯電路522包括反相器IV28、反或閘NOR25、反及閘NAND23以及反相器IV29。其中，本實施例中的邏輯電路522建構反或閘NOR25以接收設定信號SET以及清除信號CLR，當設定信號SET以及清除信號CLR至少其中之一被致能時(等於邏輯高準位)，反或閘NOR25輸出邏輯低準位信號，並透過反及閘NAND23遮罩脈衝信號PULSE的產生。

請參照圖6，圖6繪示本揭露再一實施例的脈衝式閂鎖裝置600的示意圖。脈衝式閂鎖裝置600包括脈衝式閂鎖器610以及脈衝信號產生器620。脈衝式閂鎖器610包括反相器IV31、IV32、IBUF1及IBUF2、傳輸閘TR31以及回授電路611。回授電路611包括電晶體MP3、MN3以及反及閘NAND34。脈衝信號產生器620則包括延遲複製電路621以及邏輯運算電路622。延遲複製電路621則包括反相器IV33、傳輸閘TR32以及反相器IV34。邏輯運算電路622則包括反及閘NAND33、反相器IV38以及IV39。

反相器IV3I接收脈衝信號PULSE產生脈衝信號PULSE的反相信號PULSEB。

與圖5的實施例不相同的地方是，圖6實施例僅接收清除信號CLR而未接受設定信號SET，因此圖5的及閘NAND21被取代成圖6的反向器IV32、圖6的延遲複製電路621因此使用反向器IV34用以複製反向器IV32的延遲，並將清除信號CLR的反向信號CLRB直接輸入圖6的反向器NAND33(對比圖5的反向器NAND23)。同理，本揭露的脈衝式閂鎖裝置也可以僅接收設定信號SET而不需要接收清除信號CLR，例如將圖5的實施例中關於清除信號CLR的反及閘NAND24取代成反向器，並將設定信號SET的反向信號SETB輸入反及閘NAND23中。因為實施構造與圖5類似，在此恕不贅述其功能。

請參照圖7，圖7繪示本揭露再一實施例的脈衝式閂鎖裝置700的示意圖。脈衝式閂鎖裝置700包括脈衝式閂鎖器710以 及脈衝信號產生器720。脈衝式閂鎖器710包括反相器IV41、IV42、IBUF1及IBUF2、傳輸閘TR41以及回授電路711。回授電路711包括反相器IV43以及傳輸閘TR43。脈衝信號產生器720則包括延遲複製電路721以及邏輯運算電路722。延遲複製電路721則包括反相器IV44、傳輸閘TR42以及反相器IV45。邏輯運算電路722則包括反及閘NAND43、反相器IV46以及IV48。

本實施例的回授電路711是透過反相器IV43以及傳輸閘TR43來構成的，其中，反相器IV43的輸入端耦接至反相器IV42的輸出端，而反相器IV43的輸出端耦接至傳輸閘TR43的第一端，傳輸閘TR43的第二端則耦接至反相器IV42的輸入端。傳輸閘TR43的控制端接收脈衝信號PULSE以及脈衝信號PULSE的反相信號PULSEB。傳輸閘TR43依據脈衝信號PULSE以及反相信號PULSEB而導通或關閉。在本實施例中，脈衝信號PULSE為邏輯低準位時，傳輸閘TR43導通，相對的，在當脈衝信號PULSE為邏輯高準位時，傳輸閘TR43被關閉。並且，在當傳輸閘TR43被導通時，反相器IV43的輸出端所產生的信號可被傳送至反相器IV42的輸入端，而在當傳輸閘TR43被關閉時，反相器IV43的輸出端所產生的信號被傳輸閘TR43遮斷而不會被傳送至反相器IV42的輸入端。

反相信號PULSEB為反相器IV4I依據脈衝信號PULSE所產生。

請參照圖8，圖8繪示本揭露再一實施例的脈衝式閂鎖裝 置800的示意圖。脈衝式閂鎖裝置800包括脈衝式閂鎖器810以及脈衝信號產生器820。脈衝式閂鎖器810包括由電晶體MP53、MP54、MN53、MN54所形成的反相器、反相器IV52、IV53以及回授電路811。其中，電晶體MP53、MP54為P型電晶體，電晶體MN53、MN54為N型電晶體。電晶體MP53的第一端耦接至參考電壓VDD，電晶體MP53的第二端耦接至電晶體MP54的第一端。電晶體MP53的控制端耦接至反相器IV5I接收脈衝信號PULSE的反相信號PULSEB。電晶體MP54的第二端與電晶體MN53的第一端耦接，並作為電晶體MP53、MP54、MN53、MN54所形成的反相器的輸出端OT。電晶體MP54以及MN53的控制端共同接收輸入資料DIN。電晶體MN53的第二端耦接至電晶體MN54的第一端，電晶體MN54的第二端耦接至參考電壓GND。電晶體MN54的控制端則接收脈衝信號PULSE。

電晶體MP53、MP54、MN53、MN54所形成的三態(tri-state)反相器可以依據脈衝信號PULSE及其反相信號PULSEB來決定是否將輸入資料DIN的反相傳送至輸出端OT。在本實施例中，脈衝信號PULSE為邏輯高準位時，電晶體MP53、MP54、MN53、MN54所形成的三態反相器可將輸入資料DIN的反相傳送至輸出端OT。相對的，當脈衝信號PULSE為邏輯低準位時，電晶體MP53、MP54、MN53、MN54所形成的三態反相器輸出高阻抗，不會影響輸出端OT所在的電壓值。

反相器IV52及IV53的輸入端共同耦接至輸出端OT，反 相器IV52的輸出端產生輸出資料DOUT，反相器IV53的輸出端耦接至回授電路811。回授電路811是一個三態反向器，包括電晶體MP56、MN56以及反相器IV56。反相器IV56透過電晶體MP56耦接參考電壓VDD，反相器IV56並透過電晶體MN56耦接參考電壓GND。電晶體MP56的控制端接收脈衝信號PULSE，電晶體MN56接收脈衝信號PULSE的反相信號PULSEB。

脈衝信號產生器820包括延遲複製電路821以及邏輯運算電路822。延遲複製電路821包括電晶體MP51、MP52、MN51及MN52所構成的反相器、反相器IV54、IV55以及回授電路8211。其中，電晶體MP51、MP52為P型電晶體，電晶體MN51、MN52為N型電晶體。電晶體MP51的第一端耦接至參考電壓VDD，電晶體MP51的第二端耦接至電晶體MP52的第一端。電晶體MP51的控制端耦接至反相器IV58。電晶體MP52的第二端與電晶體MN51的第一端耦接，並作為電晶體MP51、MP52、MN51、MN52所形成的反相器的輸出端OTA。電晶體MP51、MP52、MN51及MN52的控制端並相互耦接。電晶體MN51的第二端耦接至電晶體MN52的第一端，電晶體MN52的第二端耦接至參考電壓GND。

反相器IV54的輸入端耦接至輸出端OTA，而反相器IV54的輸出端耦接至邏輯運算電路822。反相器IV55的輸入端耦接至輸出端OTA，而反相器IV55的輸出端則浮接。另外，回授電路8211包括電晶體MP55、MN55以及反相器IV57。其中，反相器IV57的輸入端耦接至參考電壓GND，反相器IV57的輸出端耦接 至輸出端OTA。反相器IV57透過電晶體MP55耦接至參考電壓VDD，並透過電晶體MN55耦接至參考電壓GND。此外，電晶體MP55的控制端與第一端共同耦接至參考電壓VDD，而電晶體MN55的控制端則耦接至電晶體MP55的控制端以接收參考電壓VDD。也就是說，電晶體MP55保持被關閉的狀態，而電晶體MN55則保持被導通的狀態。又由於反相器IV57的輸入端耦接至參考電壓GND，因此，反相器IV57的輸出端保持在高阻抗的狀態。

延遲複製電路821中的回授電路8211是提供延遲複製電路821可以更完整的複製脈衝式閂鎖器810中的資料傳輸延遲，包含資料傳輸中漏電流和寄生電容對傳輸延遲的影響，以獲得更準確的複製延遲。

邏輯運算電路822包括反及閘NAND53以及反相器IV58及IV59。邏輯運算電路822與前述多個實施例中的邏輯運算電路的運作方式相同，在此恕不多贅述。

以下請參照圖9，圖9繪示本揭露實施例的脈衝式閂鎖器的脈衝信號產生方法的流程圖。其中，脈衝式閂鎖器具有資料輸入端以及資料輸出端，脈衝信號產生方法的步驟包括：在步驟S910中，複製脈衝式閂鎖器的資料輸入端至資料輸出端間的資料傳輸延遲以獲得複製延遲；接著，在步驟S920中，接收時脈信號，依據複製延遲來對時脈信號進行邏輯運算以產生脈衝信號。

關於上述的脈衝信號產生方法的步驟的實施細節，在前述多個關於脈衝式閂鎖裝置的實施例及相關實施方式都有詳細的 介紹，以下恕不多贅述。

綜上所述，本揭露提供利用脈衝信號產生器來複製脈衝式閂鎖器的資料輸入端至資料輸出端間的資料傳輸延遲來獲得複製延遲。並依據複製延遲來針對時脈信號進行處理以產生脈衝信號。如此一來，脈衝信號的脈衝寬度可以依據脈衝式閂鎖裝置的製程條件、製程參數以及脈衝式閂鎖裝置所接收的操作電壓的大小來適應性的進行調整。因此，本揭露提供的脈衝式閂鎖裝置可應用在大範圍的操作電壓上，而在低操作電壓的應用上，本揭露的脈衝式閂鎖裝置可有效的運作，並有效的節省能源的消耗。

100‧‧‧脈衝式閂鎖裝置

110‧‧‧脈衝式閂鎖器

111‧‧‧資料傳輸延遲

120‧‧‧脈衝信號產生器

121‧‧‧複製延遲

DIT‧‧‧資料輸入端

CKT‧‧‧脈衝信號接收端

DQT‧‧‧資料輸出端

DIN‧‧‧輸入資料

PULSE‧‧‧脈衝信號

DOUT‧‧‧輸出資料

CKIN‧‧‧時脈信號

Claims (18)

1. 一種脈衝式閂鎖裝置，包括：一脈衝式閂鎖器，具有一資料輸入端、一脈衝信號接收端以及一資料輸出端，該資料輸入端接收一輸入資料，該脈衝式閂鎖器依據該脈衝信號接收端所接收的一脈衝信號來閂鎖該輸入資料，並透過該資料輸出端傳送被閂鎖的該輸入資料以作為一輸出資料；以及一脈衝信號產生器，耦接該脈衝式閂鎖器的該脈衝信號接收端，該脈衝信號產生器複製該資料輸入端至該資料輸出端間的一資料傳輸延遲以獲得一複製延遲，該脈衝信號產生器接收一時脈信號並依據該複製延遲來對該時脈信號進行處理以產生該脈衝信號。
2. 如申請專利範圍第1項所述的脈衝式閂鎖裝置，其中該脈衝信號產生器包括：一延遲複製電路，接收該時脈信號並提供該複製延遲，依據該複製延遲來延遲該時脈信號以產生一延遲時脈信號；以及一邏輯運算電路，耦接該延遲複製電路，依據該延遲時脈信號以及該時脈信號來產生該脈衝信號。
3. 如申請專利範圍第2項所述的脈衝式閂鎖裝置，其中該脈衝式閂鎖器包括：一第一反相器，具有輸入端以及輸出端，該第一反相器的輸入端接收該輸入資料； 一第一傳輸閘，具有第一端、第二端以及控制端，該第一傳輸閘的第一端耦接至該第一反相器的輸出端，該第一傳輸閘的控制端接收該脈衝信號；以及一第二反相器，具有輸入端以及輸出端，該第二反相器的輸入端耦接至該第一傳輸閘的第二端，該第二反相器的輸出端耦接至該資料輸出端；以及一回授電路，串接在該資料輸出端與該第一傳輸閘的第二端間，該回授電路接收並依據該脈衝信號來決定是否回傳該輸出資料至該第一傳輸閘的第二端。
4. 如申請專利範圍第3項所述的脈衝式閂鎖裝置，其中該延遲複製電路包括：一第三反相器，具有輸入端以及輸出端，該第三反相器的輸入端接收該時脈信號；一第二傳輸閘，具有第一端、第二端以及控制端，該第二傳輸閘的第一端耦接至該第三反相器的輸出端，該傳輸閘的控制端接收該時脈信號；以及一第四反相器，具有輸入端以及輸出端，該第四反相器的輸入端耦接至該第二傳輸閘的第二端，該第四反相器的輸出端耦接至該邏輯運算電路。
5. 如申請專利範圍第4項所述的脈衝式閂鎖裝置，其中該第一傳輸閘以及該第二傳輸閘由具有低臨界電壓的電晶體所構成。
6. 如申請專利範圍第3項所述的脈衝式閂鎖裝置，其中該回 授電路包括：一第一三態反相器，具有輸入端、輸出端以及控制端，該第一三態反相器的輸入端接收該輸出資料，該第一三態反相器的輸出端耦接至該第二反相器的輸入端，該第一三態反相器的控制端接收該脈衝信號，該第一三態反相器依據該脈衝信號以決定是否輸出該輸出資料的反相至該第二反相器的輸入端。
7. 如申請專利範圍第3項所述的脈衝式閂鎖裝置，其中該回授電路包括：一第三反相器，具有輸入端以及輸出端，該第三反相器的輸入端接收該輸出資料；以及一第二傳輸閘，具有第一端、第二端以及控制端，該第二傳輸閘的第一端耦接至該第三反相器的輸出端，該第二傳輸閘的第二端耦接至該第二反相器的輸入端，該第二傳輸閘的控制端接收該脈衝信號。
8. 如申請專利範圍第2項所述的脈衝式閂鎖裝置，其中該邏輯運算電路包括：N個反相器，具有輸入端以及輸出端，該些反相器相互串接，該些反相器的第一個的輸入端接收該延遲時脈信號，其中N為奇數；以及一及閘，其第一輸入端接收該時脈信號，該及閘的第二輸入端耦接至該些反相器的最後一個的輸出端，該及閘的輸出端產生該脈衝信號。
9. 如申請專利範圍第2項所述的脈衝式閂鎖裝置，其中該邏輯運算電路包括：N個反相器，具有輸入端以及輸出端，該些反相器相互串接在該延遲複製電路接收該時脈信號的路徑間，其中，該些反相器的第一個的輸入端接收該時脈信號，該些反相器的最後一個的輸出端耦接至該延遲複製電路，其中N為奇數；以及一及閘，其第一輸入端接收該時脈信號，該及閘的第二輸入端接收該延遲時脈信號，該及閘的輸出端產生該脈衝信號。
10. 如申請專利範圍第2項所述的脈衝式閂鎖裝置，其中該脈衝式閂鎖器包括：一三態反相器，具有輸入端、輸出端以及控制端，該三態反相器的控制端接收該脈衝信號，該三態反相器的輸入端接收該輸入資料，該三態反相器依據該脈衝信號以決定是否傳送反相的該輸入資料至該三態反相器的輸出端；一第一反相器，具有輸入端以及輸出端，該第一反相器的輸入端耦接至該三態反相器的輸出端，該第二反相器的輸出端產生該輸出資料；一第二反相器，具有輸入端以及輸出端，該第二反相器的輸入端耦接至該三態反相器的輸出端；以及一第一回授電路，串接在該三態反相器的輸出端與該第二反相器的輸出端間，接收並依據該脈衝信號以決定是否回傳該第二反相器的輸出端上的信號的反相信號至該三態反相器的輸出端。
11. 如申請專利範圍第10項所述的脈衝式閂鎖裝置，其中該三態反相器包括：一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體的第一端耦接至一第一參考電壓，該第一電晶體的控制端接收該脈衝信號的反相信號；一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體的第一端耦接至該第一電晶體的第二端，該第二電晶體的控制端接收該輸入資料，該第二電晶體的第二端為該三態反相器的輸出端；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第二電晶體的第二端，該第三電晶體的控制端接收該輸入資料；以及一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該第三電晶體的第二端，該第四電晶體的控制端接收該脈衝信號，該第四電晶體的第二端接至一第二參考電壓，其中，該第一及第二電晶體的型態相同，該第三及第四電晶體的型態相同，而該第一及第三電晶體的型態互補。
12. 如申請專利範圍第10項所述的脈衝式閂鎖裝置，其中該第一回授電路包括：一第三反相器，具有輸入端、輸出端以及控制端，該第三反相器的輸入端耦接該第二反相器的輸出端，該第三反相器的輸出 端耦接至該三態反相器的輸出端，該三態反相器的控制端接收該脈衝信號，該三態反相器依據該脈衝信號以決定是否輸出該第二反相器的輸出端的信號的反相至該三態反相器的輸出端。
13. 如申請專利範圍第10項所述的脈衝式閂鎖裝置，其中該延遲複製電路包括：一第三反相器，具有輸入端、輸出端以及控制端，該第四反相器的控制端及輸入端共同接收該時脈信號，該第三反相器傳送反相的該時脈信號至該第三反相器的輸出端；一第四反相器，具有輸入端以及輸出端，該第四反相器的輸入端耦接至該第三反相器的輸出端，該第四反相器的輸出端產生該延遲時脈信號；一第五反相器，具有輸入端以及輸出端，該第五反相器的輸入端耦接至該第三反相器的輸出端，該第五反相器的輸出端浮接；以及一第二回授電路，耦接至該第三反相器的輸出端。
14. 如申請專利範圍第13項所述的脈衝式閂鎖裝置，其中該第三反相器包括：一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體的第一端耦接至一第一參考電壓，該第一電晶體的控制端接收該時脈信號的反相信號；一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體的第一端耦接至該第一電晶體的第二端，該第二電晶體的控 制端耦接該第一電晶體的控制端，該第二電晶體的第二端為該第三反相器的輸出端；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第二電晶體的第二端，該第三電晶體的控制端耦接該第一電晶體的控制端；以及一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該第三電晶體的第二端，該第四電晶體的控制端耦接該第一電晶體的控制端，該第四電晶體的第二端接至一第二參考電壓，其中，該第一及第二電晶體的型態相同，該第三及第四電晶體的型態相同，而該第一及第三電晶體的型態互補。
15. 如申請專利範圍第13項所述的脈衝式閂鎖裝置，其中該第二回授電路包括：一第六反相器，具有輸入端、輸出端以及控制端，該第六反相器的輸入端耦接至一第二參考電壓，該第六反相器的輸出端耦接至該第四反相器的輸出端，該第六反相器的控制端耦接至一第一參考電壓，其中該第六反相器的輸出端呈現高阻抗的狀態。
16. 如申請專利範圍第1項所述的脈衝式閂鎖裝置，其中該脈衝信號產生器更包括接收一清除信號及/或一設定信號，並依據該清除信號及/或該設定信號來設定該脈衝信號的邏輯準位，該脈衝式閂鎖器更包括接收該清除信號及/或該設定信號，該脈衝式閂鎖器並依據該清除信號以清除該輸出資料或依據該設定信號來設 定該輸出資料。
17. 一種脈衝式閂鎖器的脈衝信號產生方法，其中該脈衝式閂鎖器具有一資料輸入端以及一資料輸出端，包括：複製該脈衝式閂鎖器的該資料輸入端至該資料輸出端間的一資料傳輸延遲以獲得一複製延遲；以及接收一時脈信號，依據該複製延遲來對該時脈信號進行處理以產生該脈衝信號。
18. 如申請專利範圍第17項所述的脈衝信號產生方法，其中依據該複製延遲來對該時脈信號進行處理以產生該脈衝信號的步驟包括：依據該複製延遲來延遲該時脈信號以產生一延遲時脈信號；以及針對該延遲時脈信號以及該時脈信號來進行邏輯運算以產生該脈衝信號。