CN105591643A

CN105591643A - 具输出缓冲器的集成电路及控制输出缓冲器的方法

Info

Publication number: CN105591643A
Application number: CN201410565848.9A
Authority: CN
Inventors: 庄育盟; 洪俊雄; 张坤龙; 陈耕晖
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2014-08-13
Filing date: 2014-10-22
Publication date: 2016-05-18
Anticipated expiration: 2034-10-22
Also published as: US20160049925A1; CN105591643B; TWI572138B; TW201607245A; US9444462B2

Abstract

本发明公开了一种具输出缓冲器的集成电路及控制输出缓冲器的方法。该集成电路包括输出缓冲器以及控制电路。输出缓冲器具有讯号输入、讯号输出以及一控制输入组。输出缓冲器具有输出缓冲延迟以及响应施加至控制输入组的控制讯号的可调驱动强度。或者，输出缓冲延迟为可变的。控制电路连接至输出缓冲器的控制输入组。控制电路利用第一及第二时间讯号以产生控制讯号，并且可包括第一延迟电路以及第二延迟电路，第一延迟电路产生具有第一延迟的第一频率讯号，第二延迟电路产生具有关联于输出缓冲延迟的第二延迟的第二频率讯号。

Description

具输出缓冲器的集成电路及控制输出缓冲器的方法

技术领域

本发明是有关于数字电路，且特别是有关于数字电路的输出缓冲器，尤其是具输出缓冲器的集成电路及控制输出缓冲器的方法。

背景技术

集成电路中的输出缓冲器可以用来在低电流电平接收内部数据，并且在较高电流电平将其呈现至外部负载。输出缓冲器的输出时间会随工艺电压温度(Processcorners，Voltages，andTemperatures，PVT)变化。因PVT条件而导致的输出时间变化会减少数据有效窗(datavalidwindow)。当操作速度越高，减少的数据有效窗越有可能影响性能甚至是集成电路的可靠度。

一种已知的输出缓冲器被描述在美国专利号8,643,404名为「输出缓冲驱动强度的自我校准(Self-CalibrationofOutputBufferDrivingStrength)」的文件中。在此‘404专利文件中，输出驱动强度反复地改变，任何反复改变的结果会产生「较强」或「较弱」的驱动强度。若初始驱动强度很远，则接近理想驱动强度可能需要多次迭代。

因此有需要提供一种本质上对PVT条件不敏感的输出缓冲器，以针对集成电路的高速操作提供可靠的性能，并对于一致的输出缓冲时间延迟有良好的结果，以较少次的迭代方法以达到理想的输出缓冲时间延迟。

发明内容

本发明的一方面是一包括输出缓冲器、多个序列电路以及控制电路的集成电路。

输出缓冲器具有输出缓冲延迟、讯号输入以及讯号输出，输出缓冲器具有可变数量的多个输出驱动器，这些输出驱动器响应于输出驱动器控制讯号而开启。

多个序列电路接收第一时间讯号及第二时间讯号作为输入，第一时间讯号及第二时间讯号的相对时间决定这些输出驱动器的可变数量。在一实施例中，第一时间讯号产生自第一延迟电路。在一实施例中，第二时间讯号产生具有关联于该输出缓冲延迟的第二延迟。输出驱动器的可变数量取决于传递第二时间讯号直到接收第一时间讯号的序列电路的数量。

控制电路执行活动：(1)利用第一延迟电路以产生具有第一延迟的第一时间讯号，(2)利用第二延迟电路以产生具有关联于输出缓冲延迟的第二延迟的第二时间讯号，(3)利用这些序列电路产生这些输出驱动器控制讯号，以及(4)响应于输出驱动器控制讯号使可变数量的这些输出驱动器开启。

本发明的另一方面是一包括输出缓冲器、多个序列电路、多个延迟电路以及控制电路的集成电路。

输出缓冲器具有输出缓冲延迟、讯号输入以及讯号输出，以及接收输出驱动器控制讯号的控制讯号输入。

这些序列电路接收第一时间讯号及第二时间讯号作为输入，第一时间讯号产生自第一延迟电路，第二时间讯号产生具有第二延迟，第二延迟关联于输出缓冲延迟。

这些延迟电路产生决定输出缓冲延迟的可变延迟，可变延迟取决于传递第二时间讯号直到接收第一时间讯号的这些序列电路的数量。

控制电路执行活动：(1)利用第一延迟电路以产生具有第一延迟的第一时间讯号，(2)利用第二延迟电路以产生具有关联于输出缓冲延迟的第二延迟的第二时间讯号，(3)利用这些序列电路产生输出驱动器控制讯号，以及(4)使输出驱动器控制讯号历经可变延迟以到达输出缓冲器。

本发明的另一方面是用以控制输出缓冲器的方法，其中输出缓冲器具有输出缓冲延迟。该方法包括：

产生具有第一延迟的第一时间讯号；

产生具有关联于输出缓冲延迟的第二延迟的第二时间讯号；以及

响应于当第一时间讯号被多个序列电路接受时被第一时间讯号传输的这些序列电路的序列电路的数量，调整在输出缓冲器中多个输出驱动器中开启的输出驱动器的可变数量。

本发明的另一方面是用以控制输出缓冲器的方法，其中该出缓冲器具有输出缓冲延迟。该方法包括：

产生具有第一延迟的第一时间讯号；

产生具有关联于该输出缓冲延迟的第二延迟的第二时间讯号；

响应于当第一时间讯号被多个序列电路接受时被第一时间讯号传输的这些序列电路的序列电路的数量，调整多个延迟电路的可变延迟；以及

使输出驱动器控制讯号历经可变延迟以到达输出缓冲器。

在本发明的不同实施例，多个延迟电路中的延迟电路包括串联的反相器。

在本发明的不同实施例，输出缓冲延迟取决于多个延迟电路所产生的可变延迟。

在本发明的不同实施例，多个序列电路中的序列电路包括正反器以及组合逻辑。

在本发明的不同实施例，第一延迟电路响应参考讯号以产生具有第一延迟的第一时间讯号，第一延迟实质上对工艺、电压以及温度(Process，VoltageandTemperature，PVT)条件至少其中之一不敏感。第二延迟电路在其输入上响应参考讯号以在其输出上产生具有第二延迟的该第二时间讯号，第二延迟关联于源自PVT条件至少其中之一对输出缓冲延迟的改变。

在本发明的不同实施例，多个输出驱动器为并联，输出缓冲延迟通过这些输出驱动器的可变数量是变多或变少而被缩短或延长。

在本发明的不同实施例，输出驱动器被分成多个输出驱动器群组，序列电路中相同的序列电路驱动器控制这些输出驱动器群组里相同群组中不同的输出驱动器。在本发明的又一实施例，序列电路被分成多个序列电路群组，这些序列电路群组的相同群组中不同的序列电路控制这些输出驱动器群组的相同群组。

在本发明的不同实施例，序列电路被分成多个序列电路群组，这些序列电路群组里相同群组中的不同序列电路控制这些输出驱动器群组中相同的输出驱动器。

在本发明的不同实施例，序列电路被分成多个序列电路群组，这些延迟电路响应这些序列电路群组里相同群组中不同的序列电路产生相同延迟。

在本发明的不同实施例，序列电路被分成多个序列电路群组，可变延迟为相同值，相同值通过输出驱动讯号而产生，输出驱动讯号产生自这些序列电路群组里相同群组中不同的序列电路。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A为输出缓冲器的设计的一例。

图1B绘示关联于图1A中输出缓冲器的波形。

图2为在不同条件下变化的缓冲延迟图。

图3A为包括输出缓冲器的集成电路的方块图的一例，输出缓冲器具有由速度计量电路所控制的输出延迟。

图3B绘示具有控制讯号来控制不同数量被「开启」的输出驱动器的输出缓冲器。

图3C绘示具有历经至少一可变延迟的控制讯号的输出缓冲器。

图4为图3A集成电路中的速度计量电路的方块图。

图5为用于图4中的延迟仿真电路的方块图。

图6至图9为使用于图4中的参考延迟电路的部分电路图。

图10为图4的速度计量电路中一例序列电路的电路图。

图11为来自延迟仿真电路以及理想参考延迟电路的讯号的延迟图。

图12为针对不同PVT情况来自延迟仿真电路、参考延迟电路以及多个开启的输出驱动器的讯号的延迟图。

图13为显示新输出缓冲器的改良的延迟图。

图14为图4中速度计量电路的讯号轨线图。

图15为图14的速度计量电路的方块图，其具有组成群组的序列电路。

图16绘示图3B的输出缓冲器，其具有安排成群组的输出驱动器。

图17为针对图16的输出缓冲器的控制讯号电路的一例。

图18为针对图16的输出缓冲器的可变延迟电路的一例，其响应图17的控制讯号电路。

图19为集成电路的一例的芯片图。

【符号说明】

120：PMOS晶体管

140：NMOS晶体管

160：输出缓冲器

180：电容

200：集成电路

220：第二晶体管

240：第一晶体管

260：输出缓冲器

261：输出缓冲器

262：输出缓冲器

280：电容

300：速度计量电路

310：延迟电路

402：延迟仿真电路

404：参考延迟电路

406：序列电路N

408：序列电路N-1

410：序列电路1

510：延迟仿真电路

522：第二缩小电路

524：第一缩小电路

526：缩小电路

528：电容

602：P型晶体管ma1

604：P型晶体管ma2

606：N型晶体管ma3

608：N型晶体管ma4

702：N型晶体管mb1

704：N型晶体管mb2

802：P型晶体管mc1

804：P型晶体管mc2

806：N型晶体管mc3

808：N型晶体管mc4

902：P型晶体管md1

904：N型晶体管md2

906：N型晶体管md3

908：电容capd1

1002：SR闩锁器

1004：NAND栅

1006：反相器

1008：反相器

1010：反相器

1020：存储器阵列

1040：走线

1080：走线端

1090：圆圈

1502：群组M

1504：群组M-1

1506：群组1

1602：输出驱动器群组控制讯号电路

1604：输出驱动器群组

1606：输出驱动器群组

1608：输出驱动器群组

1702：NOR栅

1704：反相器

1706：反相器

1708：NOR栅

1710：NOR栅

1712：反相器

1714：反相器

1716：NOR栅

1718：反相器

1720：反相器

1802：来自群组的CTRL讯号

1804：延迟电路M

1806：延迟电路M1

1808：延迟电路1

1810：三态缓冲器

1812：三态缓冲器

1814：三态缓冲器

1816：输出缓冲器

SLOW、FAST、TYP：输出驱动器群组控制讯号

SLOW_B、FAST_B、TYP_B：互补讯号

inp：输入

ra1：电阻

vbias1-4：讯号

EN_1-EN_N：讯号

EN_x、EN_x_B：输出

CTRL：控制讯号

IN、OUT、STOP、SET：端口

Tdat、Tvalid：数据有效窗

Tinvalid：数据有效窗减少量

V1-V3：供电电压

T1-T3：温度

VCC：固定参考电压

GND：第一固定参考电压

具体实施方式

本技术实施例的详细说明参照图式而被提出。较佳实施例被说明以阐明本技术，但非用以对权利要求项所定义的范围作限制。具有通常知识者可理解以下说明有多种均等变化。

图1A为输出缓冲器160的设计的一例。输出缓冲器160包括串接的NMOS晶体管140以及PMOS晶体管120。NMOS晶体管140具有控制端、漏极端以及连接至接地电位的源极端。PMOS晶体管120具有控制端、漏极端以及连接至固定参考电压VCC的源极端。输入讯号IN并联地耦接至晶体管120、140两者的控制端。输出讯号OUT1耦接至晶体管120、140两者的漏极端。电容180代表对外部缓冲器160的外部负载。

图1B绘示关联于图1A中输出缓冲器160的波形。波形是针对输入讯号IN以及输出讯号OUT1呈现。Tdat为输入讯号IN的数据有效窗。在一定的PVT条件下，输出缓冲器160可提供针对输出讯号OUT1提供和输入讯号IN的数据有效窗相同的数据有效窗Tdat。然而，在其他PVT条件下，工艺、电压、温度条件至少有一者改变，输出缓冲器160的驱动强度可能会减少/增加，输出讯号OUT1中的脉冲边缘的上升及下降可能会延长/加速，因而使输出讯号OUT1的数据有效窗从Tdat减少至Tvalid。因为对于每个脉冲而言，其上升边缘减少Tinvalid且其下降边缘减少Tvalid，故Tvalid较Tdat窄了两倍Tinvalid的量。

图2为在不同条件下变化的缓冲延迟图。缓冲延迟是在不同的供电电压V1、V2、V3以及不同的温度T1、T2、T3的组合下量测，V1大于V2，V2大于V3。T3大于T2，T2大于T1。

图3A为包括输出缓冲器的集成电路200的方块图的一例，输出缓冲器具有由速度计量电路所控制的输出延迟。此例的集成电路200包括输出缓冲器260以及速度计量电路300。输出缓冲器260包括讯号输入、讯号输出以及控制输入组。输出缓冲器260具有响应施加至控制输入组的控制讯号CTRL的可调输出缓冲延迟。输入讯号IN耦接至输出缓冲器206的讯号输入。输出讯号OUT耦接至输出缓冲器260的讯号输出。电容280耦接至输出缓冲器260的讯号输出，代表对外部缓冲器260的外部电容性负载。

输出缓冲器260的输出缓冲延迟是可调的。图3B以及图3C呈现图3A的输出缓冲器的不同实施例。

图3B绘示具有控制讯号来控制不同数量被「开启(on)」的输出驱动器的输出缓冲器。来自速度计量电路的控制讯号CTRL致能(enable)或失能(disable)所选的输出驱动器以调整输出缓冲器260的驱动强度，并转而调整输出缓冲延迟。当被开启的输出驱动器越多，输出缓冲延迟越短。当被开启的输出驱动器越少，输出缓冲延迟越长。输入讯号IN被提供至多个并联的输出驱动器。关于控制讯号CTRL如何选择输出驱动器的进一步说明搭配图4提出。

输出缓冲器261包括多个输出驱动器。输出缓冲器261中的各输出驱动器包括第一晶体管240以及第二晶体管220。在一输出缓冲器中的第一晶体管240具有电性耦接至第一固定参考电压的第一导电端、电性耦接至输出缓冲器261的输出端的第二导电端以及电性耦接至缓冲器261的输入端的控制端。第一晶体管240具有第一通道型式，在一实施例中，第一晶体管240包括NMOS(N通道金属氧化物半导体)晶体管。

在一输出缓冲器中的第二晶体管220具有电性耦接至固定参考电压VCC的第一导电端、电性耦接至输出缓冲器261的输出端的第二导电端以及电性耦接至缓冲器261的输入端的控制端。第二晶体管具有和第一通道形式相反的第二通道型式，在一实施例中，第二晶体管240包括PMOS(P通道金属氧化物半导体)晶体管。

驱动强度的分辨率以及输出缓冲延迟的分辨率取决于各输出缓冲器262中的输出驱动器数量。较高数量的输出驱动器对应至较高的分辨率。当具有四个输出驱动器，输出缓冲器261具有四阶的驱动强度以及输出缓冲延迟。假设驱动器大小相同，当具有十六个输出驱动器，输出缓冲器261具有十六阶的驱动强度以及输出缓冲延迟。在其它实施例中，驱动器尺寸可以不同，例如包括1x驱动器、2x驱动器、4x驱动器以及8x驱动器，且译码电路可以用来选择驱动器的组合，最有效率地调整整体驱动强度并因此调整输出缓冲延迟。又，在其它实施例中，驱动器可具有可使用模拟控制讯号来调整的强度，使得整体输出缓冲延迟可使用模拟控制讯号来调整。

来自速度计量电路的至少一控制讯号CTRL致能或失能一或多个所选未群组(ungrouped)的输出驱动器或是群组的输出驱动器。控制讯号经由延迟电路310而历经可变延迟。随后于延迟电路30的处理，历经可变延迟的控制讯号被提供至至少一输出驱动器或输出驱动器群组。关于控制讯号CTRL如何被延迟的进一步说明搭配图18提出。

不同于图3B中的输出缓冲器261，图3C中的输出缓冲器262可包括一个未群组的输出驱动器或是一个输出驱动器群组，而非多个输出驱动器或是多个输出驱动器群组。输出驱动器群组可被控制为一个单元，使得在同一个群组中的输出驱动器可被共同地开启或关闭。

在另一实施例中，图3B与图3C的特征被结合，使历经延迟电路中可变延迟的控制讯号控制多个未群组的输出驱动器或是多个输出驱动器群组。

图4为图3A集成电路中的速度计量电路的方块图。

go讯号同时被传递至延迟仿真电路402以及参考延迟电路404。时间讯号伴随许多延迟产生，此些延迟在延迟仿真电路402以及参考延迟电路404之间并不相同。延迟仿真电路402产生tclqv_mimi时间讯号，其跟随着与输出缓冲延迟相关的一延迟。延迟仿真电路的一例示于图5。参考延迟电路404产生stop时间讯号，其跟随着实质上对PVT条件不敏感的一延迟。参考延迟电路的一例示于图6至图9。

tclqv_mimic时间讯号由多个序列电路接受，包括序列电路N406、序列电路N-1408以及序列电路1410。tclqv_mimic时间讯号经由多个序列电路中各序列电路的IN端及OUT端依序地被传递，直到多个序列电路自参考延迟电路404接收stop时间讯号。可变数量的序列电路被传递tclqv_mimic时间讯号，直到多个序列电路在并联至参考延迟电路404的STOP端接收到来自参考延迟电路404的stop时间讯号。序列电路的可变数量为tclqv_mimic讯号与停止讯号间差异的指针。

当各序列电路被传递tclqv_mimic时间讯号，各个被传递的序列讯号产生EN_#讯号(或者失能讯号)。例如，当tclqv_mimic时间讯号传递于序列电路N406，序列电路N406产生EN_N讯号。当tclqv_mimic时间讯号传递于序列电路N-1408，序列电路N408产生EN_N-1讯号。当tclqv_mimic时间讯号传递于序列电路1410，序列电路1410产生EN_1讯号。

不同的EN_#讯号指示对应的输出驱动器是否为关闭。当较多的序列电路被依序地传递tclqv_mimic时间讯号直到多个序列电路接收stop时间讯号，较多的对应输出驱动器是被关闭。

图5为用于图4中的延迟仿真电路的方块图。

位于延迟仿真电路510之内的输出缓冲器260的缩小(scaled-down)电路526包括输出缓冲器260的第一晶体管240的第一缩小电路524，以及输出缓冲器260的第二晶体管220的第二缩小电路522。

第一缩小电路524具有电性耦接至第一固定参考电压GND的第一导电端、电性耦接至延迟仿真电路510的输出端的第二导电端以及电性耦接至延迟仿真电路510的输入端的控制端。第二缩小电路522具有电性耦接至第二固定参考电压VCC2的第一导电端、电性耦接至延迟仿真电路510的输出端的第二导电端以及电性耦接至延迟仿真电路510的输入端的控制端。为方便设计，第二固定参考电压VCC2可以和用于输出缓冲器260的固定参考电压VCC相同(图3A)。或者，假设延迟仿真电路510可仿真输出缓冲器260(图3A)的行为，第二固定参考电压VCC2可以不同于用于输出缓冲器260的固定参考电压VCC。

延迟仿真电路510中的第一缩小电路524以及第二缩小电路522包括缩小NMOS晶体管以及缩小PMOS晶体管，其分别模拟输出缓冲器260中的第一晶体管240以及第二晶体管220。

延迟仿真电路510也包括耦接至延迟仿真电路510的电容528。电容528具有缩减自在输出缓冲器260的输出端的电容性负载的电容值，如电容280所呈现(图3A)，以及具有放大的电阻值使得缩小电路526的RC延迟仿真输出缓冲器260的RC延迟。

图6至图9为使用于图4中的参考延迟电路的部分电路图。

图6中的电路补偿温度变化使得由参考延迟电路产生的stop时间讯号实质上对温度不敏感。

P型晶体管ma1602以及ma2604具有耦接至供电参考电压的源极，且栅极和漏极皆耦接至产生vbias1的输出节点。N型晶体管ma3606以及ma4608具有皆耦接至产生vbias1的输出节点的栅极和漏极。N型晶体管ma3606具有透过电阻ra1耦接至接地参考电压的源极。N型晶体管ma4608具有耦接至接地参考电压的源极。来自输出节点的讯号vbias1补偿由参考延迟电路所产生的stop时间讯号的温度变化。

图7中的电路补偿供电电压变化使得由参考延迟电路产生的stop时间讯号实质上对供电电压不敏感。

N型晶体管mb1702以及mb2704在供电参考电压以及接地参考电压之间以串联耦接。N型晶体管mb1702以及mb2704为二极管连接(diodeconnected)，其栅极与漏极耦接在一起。产生vbias2的输出节点耦接至n型晶体管mb1702的源极以及n型晶体管mb2704的漏极。供电参考电压耦接至n型晶体管mb1702的漏极。接地参考电压耦接至n型晶体管mb2704的源极。来自输出节点的讯号vbias2补偿由参考延迟电路所产生的stop时间讯号的供电电压变化。

图8中的电路增加补偿工艺角落(processcorner)变化使得由参考延迟电路产生的stop时间讯号实质上对工艺角落不敏感。

P型晶体管mc1802以及mc2804具有耦接至供电参考电压的源极，且栅极和漏极皆耦接至产生vbias4的输出节点。P型晶体管mc1802具有耦接至来自图6的vbias1的栅极。P型晶体管mc2804具有耦接至来自图7的vbias2的栅极。N型晶体管mc3806以及mc4808具有一起耦接至产生vbias2的输出节点的漏极以及耦接至接地参考电压的源极。N型晶体管mc3806具有耦接至来自固定电压，像是带隙参考(bandgapreference)，的vbias3的栅极。N型晶体管mc4808为二极管连接，其栅极与漏极耦接在一起。来自输出节点的讯号vbias4补偿由参考延迟电路所产生的stop时间讯号的温度变化、供电电压变化以及工艺角落变化。

图9中的电路产生实质上对温度变化、供电电压变化以及工艺角落变化不敏感的stop时间讯号。

P型晶体管md1902以及N型晶体管md2904、md3906在供电参考电压以及接地参考电压之间以串联耦接。P型晶体管md1902以及n型晶体管md2904耦接在一起如同反相器(inverter)。P型晶体管md1902以及N型晶体管md2904具有一起耦接至输入节点的栅极以接收输入inp像是图4的go讯号，并具有一起耦接至输出节点的漏极以产生输出像是图4的停止讯号。N型晶体管md3906具有耦接至来自图8的vbias4的栅极、耦接至接地电压参考的源极以及耦接至n型晶体管md2904源极的漏极。电容capd1908耦接至输出节点。stop时间讯号实质上对温度变化、供电电压变化以及工艺角落变化不敏感。

图10为图4的速度计量电路中一例序列电路的电路图。

NAND栅1004接受输入像是图4中的stop时间讯号以及IN讯号。stop时间讯号是接收自与其它序列电路并联在一起的参考延迟电路。IN讯号是接收自前一序列电路的OUT讯号。序列电路中的第一序列电路的IN讯号是来自图4的延迟仿真电路的tclqv_mimic讯号。

反相器1010具有耦接至NAND栅1004的输出的输入以及产生OUT讯号的输出。若IN讯号在stop时间讯号从高电平改变至低电平之前提升至高电平，OUT讯号为高电平；这对应至tclqv_mimic讯号传递序列电路以及被传递的序列电路透过EN_x输出或EN_x_B输出关闭对应的输出驱动器。若IN讯号在stop时间讯号从高电平改变至低电平之后提升至高电平，OUT讯号为低电平；这对应至任何序列电路透过EN_x输出或EN_x_B输出使对应的输出驱动器维持在开启状态。SR闩锁器1002具有接收SET讯号的S输入以及接收OUT讯号的R输入。反相器1006具有耦接至SR闩锁器1002的Q输出的输出以及产生EN_x_B讯号的输出。反相器1008具有耦接至SR闩锁器1002的QB输出的输入以及产生EN_x讯号的输出。此输出的迹线例子示于图14。

在其它实施例中，序列电路为电路的串行，使前一序列电路的输出耦接至其后的序列电路的输入。不同的序列电路彼此可分享相同的部件，像是相同的组合逻辑及/或相同相同的状态逻辑像是正反器(flip-flops)。

tclqv_mimic时间讯号是产生自图4的延迟仿真电路。tclqv_mimic时间讯号仿真对变化的供电电压及/或变化的温度及/或变化的工艺的依从性(dependency)。因此，tclqv_mimic时间讯号实质上随着变化的供电电压及/或变化的温度及/或变化的工艺而改变。

相较之下，stop时间讯号补偿变化的供电电压、变化的温度以及变化的工艺。因此，即便变化供电电压、变化温度以及变化工艺，stop时间讯号实质上保持定值。

值t_gap指示tclqv_mimic讯号与时间停止讯号间变化的差异。图3A、图4中的速度计量电路量测t_gap以维持输出缓冲延迟，即便温度、供电电压及/或工艺角落有变化，输出缓冲延迟实质上仍为定值。

tclqv_mimic时间讯号和stop时间讯号搭配图12作讨论。对应至图右侧纵轴上的数量指示开启的输出驱动器的数量。

若tclqv_mimic讯号具有相对高的值，模拟缓冲延迟相对长，使得输出缓冲器预期相对慢，除非经过校正。因此，速度计量电路的量测将开启相对多的输出驱动器以将实际输出缓冲延迟减少至一更加可重复的值，尽管温度、供电电压及/或工艺角落有变化。

若tclqv_mimic讯号具有相对低的值，模拟缓冲延迟相对短，使得输出缓冲器预期相对快，除非经过校正。因此，速度计量电路的量测将开启相对少的输出驱动器以将实际输出缓冲延迟增加至一更加可重复的值，尽管温度、供电电压及/或工艺角落有变化。

图13为显示新输出缓冲器的改良的延迟图。

针对不具此处所揭露的速度计量电路的旧设计，输出缓冲延迟在温度以及供电电压变化下具有宽2.5纳秒的范围。

相较之下，在具有此处所揭露的速度计量电路的一实施例中，输出缓冲延迟在温度以及供电电压变化下具有宽0.8纳秒的范围。

图14为图4中速度计量电路的讯号轨线图。

一开始，go讯号被送至图4中的延迟仿真电路以及参考延迟电路。响应于go讯号，延迟仿真电路在一关联于输出缓冲延迟的延迟之后产生tclqv_mimic时间讯号。

tclqv_mimic时间讯号接着传递多个序列电路。当序列电路10被传递，序列电路10产生EN10失能讯号。当序列电路09被传递，序列电路09产生EN09失能讯号。当序列电路08被传递，序列电路08产生EN08失能讯号。当序列电路07被传递，序列电路07产生EN07失能讯号。

响应于go讯号，参考延迟电路在一实质上对PVT条件至少其中之一不敏感的延迟之后产生stop时间讯号。stop时间讯号被多个序列电路并行地接收。响应于stop时间讯号，不会有进一步的失能讯号被多个序列电路产生。剩下的序列电路06至01继续分别产生EN_#讯号，从EN06到EN01。因此，对应于序列电路10至07的输出驱动器为关闭，对应于序列电路06至01的输出驱动器为开启。

多个序列电路被群组成M个群组。在此例子中，群组M包括序列电路N406以及序列电路N-1408，群组11506包括序列电路1410，中间的任何一群组像是群组M-11504包括肾一中间序列电路。群组化有减少布局(layout)面积以及将来自个别序列电路的大量控制讯号的电流消耗减少至来自群组序列电路的较小数量控制讯号的电流消耗优点。减少颗粒度(granularity)的输出缓冲延迟为群组化的代价。

在图16的输出缓冲器中，输出驱动器被群组成输出驱动器群组1604、1606以及1608。在一例子中，输出驱动器群组1604开启或关闭取决于第15中来自群组M的控制讯号，输出驱动器群组1606开启或关闭取决于第15中来自群组M-1的控制讯号，输出驱动器群组1608开启或关闭取决于第15中来自群组1的控制讯号。特定输出驱动器群组中的输出驱动器数量可以只有一个输出驱动器或是多个输出驱动器。不同输出驱动器群组间的输出驱动器数量可以相同或是不同。输出驱动器群组控制讯号电路1602处理来自图15中个别序列电路的控制讯号，使得单一输出驱动器群组控制讯号由序列电路的单一群组产生，并同时使一输出驱动器群组开启。

在一替代实施例中，多个输出驱动器群组被一次开启，以组合其个别的驱动强度。

如配合图17讨论，输出驱动器群组1604、1606以及1608各自的开启或关闭取决于对应的SLOW、TYP以及FAST输出驱动器群组控制讯号。由FAST输出驱动器群组控制讯号所控制的输出驱动器群组具有最少数量的输出驱动器、最小的输出驱动器或是一些少量及较小的组合。由SLOW输出驱动器群组控制讯号所控制的输出驱动器群组具有最大数量的输出驱动器、最大的输出驱动器或是一些最大数量及最大的组合。由TYP输出驱动器群组控制讯号所控制的输出驱动器群组具有中等数量的输出驱动器、中间尺寸的输出驱动器或是一些中等数量及中等尺寸的组合。

图17为针对图16的输出缓冲器的控制讯号电路的一例。此输出驱动器群组控制讯号电路处理来自图15中个别序列电路的控制讯号，使得单一输出驱动器群组控制讯号由序列电路的单一群组产生，并同时使一输出驱动器群组开启。

NOR栅1702接收来自图15中群组M1502的序列电路的讯号EN07、EN08、EN09、EN10作为输入。反相器1704具有耦接至NOR栅1702的输出的输入，并具有产生SLOW输出驱动器群组控制讯号的输出。反相器1706具有耦接至反相器1704的输出的输入，并具有产生SLOW的互补SLOW_B的输出。

只要EN07、EN08、EN09、EN10至少其中之一为高电平，SLOW输出驱动器群组控制讯号为高电平。当EN07、EN08、EN09、EN10皆为低电平，SLOW输出驱动器群组控制讯号为低电平且SLOW_B为高电平。故直到群组M1502中的最后一序列电路被传递tclqv_mimic讯号，SLOW输出驱动器群组控制讯号为高电平。在群组M1502中的最后一序列电路被传递tclqv_mimic讯号之后，SLOW输出驱动器群组控制讯号为低电平。

NOR栅1708接收来自图15中群组M-11504的序列电路的讯号EN04、EN05、EN06作为输入。NOR栅1710接收NOR栅1708的输出以及SLOW输出驱动器群组控制讯号作为输入。反相器1712具有耦接至NOR栅1708的输出的输入，并具有产生TYP的互补TYP_B的输出。反相器1714具有耦接至反相器1712的输出的输入，并具有产生TYP输出驱动器群组控制讯号的输出。

当SLOW输出驱动器群组控制讯号为高电平，TYP输出驱动器群组控制讯号为低电平。在此实施例中，单一输出驱动器群组控制讯号为高电平。若SLOW输出驱动器群组控制讯号为转为低电平，则只要EN04、EN05、EN06至少其中之一为高电平，TYP输出驱动器群组控制讯号为高电平。当EN04、EN05、EN06皆为低电平，TYP输出驱动器群组控制讯号为低电平且TYP_B为高电平。故在图15中的群组M1502被传递tclqv_mimic讯号之后，TYP输出驱动器群组控制讯号为高电平直到群组M-11504中的最后一序列电路被传递tclqv_mimic讯号。在群组M-11504中的最后一序列电路被传递tclqv_mimic讯号之后，TYP输出驱动器群组控制讯号为低电平。

NOR栅1716接收SLOW输出驱动器群组控制讯号以及TYP输出驱动器群组控制讯号作为输入。反相器1718具有耦接至NOR栅1716的输出的输入，并具有产生FAST的互补FAST_B的输出。反相器1720具有耦接至反相器1718的输出的输入，并具有产生FAST输出驱动器群组控制讯号的输出。

当SLOW输出驱动器群组控制讯号为高电平，或是TYP输出驱动器群组控制讯号为高电平，FAST输出驱动器群组控制讯号为低电平。在TYP输出驱动器群组控制讯号转为低电平之后(到那时SLOW输出驱动器群组控制讯号已经转为低电平)，FAST输出驱动器群组控制讯号转为高电平。在此实施例中，单一输出驱动器群组控制讯号为高电平。来自最后序列电路EN03、EN02、EN01的输入并非必要，因为在所有其它输出驱动器关闭之后，FAST输出驱动器群组为最后剩下的输出驱动器群组。

因此，SLOW输出驱动器群组控制讯号、TYP输出驱动器群组控制讯号以及FAST输出驱动器群组控制讯号其中之一为高电平。在图16中，各输出驱动器群组由对应的SLOW、TYP以及FAST输出驱动器群组控制讯号其中之一所控制。

其它实施例具有大于3个输出驱动器群组以及大于3个输出驱动器群组控制讯号。

在另一实施例中，图18中的各三态反相器(tri-stateinverters)由对应的SLOW、TYP以及FAST输出驱动器群组控制讯号其中之一所控制。

讯号IN被多个延迟电路接收，其在一实施例中为一串行的延迟电路，包括延迟电路M1804、延迟电路M11806以及延迟电路11808。例示的延迟电路为延迟单元，像是多个反相器。三态缓冲器1810具有耦接至延迟电路M1804以及延迟电路M-11806的延迟电路串行间的输入。三态缓冲器1812具有耦接至延迟电路M-11804之后的延迟电路串行的输入。三态缓冲器1814具有耦接至延迟电路11808之后的延迟电路串行的输入。三态缓冲器1810、1812以及1814的输出耦接至输出缓冲器1816。因此，IN讯号传递可变数量的延迟电路并历经可变的延迟以到达输出缓冲器1816，其取决于传递IN讯号的特定三态缓冲器。

在图18的实施例中，图15中不同的序列电路群组产生历经不同延迟量的控制讯号。三态缓冲器1810、1812以及1814由来自1802的SLOW、TYP以及FAST输出驱动器群组控制讯号其中之一对应者所控制，如在图17中所讨论。FAST输出驱动器群组控制讯号被三态缓冲器1814所接收。TYP输出驱动器群组控制讯号被三态缓冲器1812所接收。SLOW输出驱动器群组控制讯号被三态缓冲器1810所接收。

IN讯号传递最大数量的延迟电路以到达三态缓冲器1814。故在三态缓冲器1814被FAST输出驱动器群组控制讯号致能的情况下，IN讯号在被三态缓冲器1814接收之前历经最大量的延迟，并且接着被输出缓冲器1816所接收。

IN讯号传递最大数量的延迟电路以到达三态缓冲器1810。故在三态缓冲器1810被SLOW输出驱动器群组控制讯号致能的情况下，IN讯号在被三态缓冲器1810接收之前历经最大量的延迟，并且接着被输出缓冲器1816所接收。

IN讯号传递最大数量的延迟电路以到达三态缓冲器1812。故在三态缓冲器1812被TYP输出驱动器群组控制讯号致能的情况下，IN讯号在被三态缓冲器1812接收之前历经最大量的延迟，并且接着被输出缓冲器1816所接收。

若tclqv_mimic讯号具有相对高的值，模拟的缓冲延迟是相对地长，使得输出缓冲器预期相对慢速，除非经过校正。因此，速度计量电路的量测将导致短的可变延迟，故延迟的组合将导致实际输出缓冲延迟具有更加可重复的值，尽管温度、供电电压及/或工艺角落有变化。

若tclqv_mimic讯号具有相对低的值，模拟的缓冲延迟是相对地短，使得输出缓冲器预期相对快速，除非经过校正。因此，速度计量电路的量测将导致较长的可变延迟，故延迟的组合将导致实际输出缓冲延迟具有更加可重复的值，尽管温度、供电电压及/或工艺角落有变化。

若tclqv_mimic讯号具有中间值，速度计量电路的量测将导致中间量的可变延迟，故延迟的组合将导致实际输出缓冲延迟具有更加可重复的值，尽管温度、供电电压及/或工艺角落有变化。

图19为集成电路200的一例的芯片图。集成电路200包括用于连接至集成电路200的电路关闭的走线端，其中输出缓冲器的输出连接至走线端。走线端可包括用于打线连接(wirebounding)至IC封装的焊垫(pad)、用于倒装芯片接合(flipchipbonding)的「凸块(bump)」、用于堆栈IC的直通硅晶穿孔(throughsiliconvia)接点以及其它用于连接至输出缓冲器的输出的芯片外通讯的端点。在此例中集成电路200包括经由走线1040耦接至输出缓冲器260的存储器阵列1020。在其它例子中，集成电路可包括处理器、逻辑电路、模拟电路等等，其独立设置或与其它IC组件组合。圆圈1090绘示输出缓冲器260的输出被连接至走线端1080。

集成电路200包括多个包括输出缓冲器260的输出缓冲器。输出缓冲器具有可响应于控制讯号CTRL调整的输出缓冲延迟。控制讯号CTRL是由控制电路300产生以控制多个输出缓冲器。由一控制电路300所产生的控制讯号CTRL可被施加至多个输出缓冲器中多于一个的输出缓冲器的控制输入组。如图2A所示，一控制电路300被耦接至输出缓冲器260。一般而言，一控制电路300可耦接至一或多个输出缓冲器260。再者，集成电路200可包括多个控制电路，每一控制电路被耦接至一或多个输出缓冲器。耦接至控制电路的输出缓冲器的数量可以和耦接至其它控制电路的输出缓冲器的数量不同。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种集成电路，包括：

一输出缓冲器，具有一输出缓冲延迟、一讯号输入以及一讯号输出，该输出缓冲器具有多个可变数量的输出驱动器，这些输出驱动器响应于多个输出驱动器控制讯号而开启；

多个序列电路，接收第一时间讯号及第二时间讯号作为输入，其中该第一时间讯号及该第二时间讯号的相对时间决定这些输出驱动器的该可变数量；以及

一控制电路，利用一第一电路以产生具有一第一延迟的该第一时间讯号，利用一第二电路以产生具有关联于该输出缓冲延迟的一第二延迟的该第二时间讯号，利用这些序列电路产生这些输出驱动器控制讯号，以及响应于该输出驱动器控制讯号使该可变数量的这些输出驱动器开启。

2.根据权利要求1所述的集成电路，其中这些输出驱动器的该可变数量取决于传递该第二时间讯号直到接收该第一时间讯号的这些序列电路的一数量。

3.根据权利要求1所述的集成电路，其中

该第一电路响应一参考讯号以产生具有该第一延迟的该第一时间讯号，其中该第一延迟对工艺、电压以及温度(Process，VoltageandTemperature，PVT)条件至少其中之一不敏感；以及

该第二电路在其输入上回应该参考讯号以在其输出上产生具有该第二延迟的该第二时间讯号，其中该第二延迟关联于源自该PVT条件至少其中之一对该输出缓冲延迟的改变。

4.根据权利要求1所述的集成电路，其中这些输出驱动器为并联，该输出缓冲延迟通过这些输出驱动器的该可变数量是变多或变少而被缩短或延长。

5.根据权利要求1所述的集成电路，其中这些输出驱动器被分成多个输出驱动器群组，这些序列电路中相同的序列电路驱动器控制这些输出驱动器群组中相同群组里不同的输出驱动器。

6.根据权利要求5所述的集成电路，其中这些序列电路被分成多个序列电路群组，这些序列电路群组里相同群组中的不同序列电路控制这些输出驱动器群组中的该相同群组。

7.根据权利要求1所述的集成电路，其中这些序列电路被分成多个序列电路群组，这些序列电路群组里相同群组中不同的序列电路控制这些输出驱动器群组中相同的输出驱动器。

8.一集成电路，包括：

一输出缓冲器，具有一输出缓冲延迟、一讯号输入以及一讯号输出，以及接收一输出驱动器控制讯号的一控制讯号输入；

多个序列电路，接收第一时间讯号及第二时间讯号作为输入，该第一时间讯号产生自一第一延迟电路，该第二时间讯号产生具有一第二延迟，该第二延迟关联于该输出缓冲延迟；

多个延迟电路，产生决定该输出缓冲延迟的一可变延迟，该可变数量取决于传递该第二时间讯号直到接收该第一时间讯号的这些序列电路的一数量；以及

一控制电路：利用该第一延迟电路以产生具有一第一延迟的该第一时间讯号，利用一第二电路以产生具有关联于该输出缓冲延迟的该第二延迟的该第二时间讯号，利用这些序列电路产生该输出驱动器控制讯号，以及使该输出驱动器控制讯号历经该可变延迟以到达该输出缓冲器。

9.根据权利要求8所述的集成电路，其中

该第一电路响应一参考讯号以产生具有该第一延迟的该第一时间讯号，其中该第一延迟实质上对工艺、电压以及温度(Process，VoltageandTemperature，PVT)条件至少其中之一不敏感；以及

该第二电路响应该参考讯号以产生具有该第二延迟的该第二时间讯号，其中该第二延迟关联于源自该PVT条件至少其中之一对该输出缓冲延迟的改变。

10.根据权利要求8所述的集成电路，其中这些序列电路被分成多个序列电路群组，这些延迟电路响应这些序列电路群组里相同群组中不同的序列电路而产生相同的延迟。

11.根据权利要求8所述的集成电路，其中这些序列电路被分成多个序列电路群组，该可变延迟为一相同值，该相同值通过输出驱动讯号而产生，该输出驱动讯号产生自这些序列电路群组里相同群组中不同的序列电路。

12.一种用以控制一输出缓冲器的方法，其中该输出缓冲器具有一输出缓冲延迟，该方法包括：

产生具有一第一延迟的一第一时间讯号；

产生具有关联于该输出缓冲延迟的一第二延迟的一第二时间讯号；以及

响应于当该第一时间讯号被多个序列电路接受时被该第一时间讯号传输的这些序列电路的序列电路的数量，调整在该输出缓冲器中多个输出驱动器中开启的输出驱动器的一可变数量。

13.根据权利要求12所述的方法，其中

利用一参考延迟电路响应一参考讯号以产生该第一时间讯号，其中该第一延迟对工艺、电压以及温度(Process，VoltageandTemperature，PVT)条件至少其中之一不敏感；以及

利用一延迟仿真电路响应该参考讯号以产生该第二时间讯号，其中该第二延迟关联于源自该PVT条件至少其中之一对该输出缓冲延迟的改变。

14.根据权利要求12所述的方法，其中该输出缓冲器包括多个输出驱动器，这些输出驱动器为并联，该输出缓冲延迟通过这些输出驱动器的该可变数量是变多或变少而被缩短或延长。

15.根据权利要求12所述的方法，其中这些输出驱动器被分成多个输出驱动器群组，这些序列电路中相同的序列电路驱动器控制这些输出驱动器群组里相同群组中不同的输出驱动器。

16.根据权利要求15所述的方法，其中这些序列电路被分成多个序列电路群组，这些序列电路群组里相同群组中不同的序列电路控制这些输出驱动器群组中的该相同群组。