KR20070055149A - 반도체 메모리 소자의 저전압용 코어 전압 발생장치 - Google Patents

반도체 메모리 소자의 저전압용 코어 전압 발생장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 저전압 코어 전압 발생 장치에 관한 것으로, 반도체 메모리 장치가 동작하는 경우, 차동 증폭부에서 출력되는 전위를 구동 신호로 변환하고, 구동 신호에 응답하여 전원 전압을 코어 전압으로 출력하는 코어 전압 발생기를 구비함으로써, 저전압 반도체 메모리 장치에서 안정적인 코어 전압을 발생할 수 있고, 구동 능력을 개선하며 전력 소모를 개선할 수 있는 반도체 메모리 소자의 저전압 코어 전압 발생 장치를 개시한다.
저전압, 코어 전압, 차동증폭기

Description

반도체 메모리 소자의 저전압용 코어 전압 발생장치{Core voltage generator for low voltage of semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 장치의 코어 전압 발생회로를 설명하기 위한 회로도이다.
도 2는 특정한 크기의 코어 전압 드라이버 구동 능력을 Vdd=1.8V와 Vdd=1.5V 일때로 나누어 비교한 그래프이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 코어 전압 발생 회로를 설명하기 위한 회로도이다.
도 4는 도 3의 동작 결과를 설명하기 위한 그래프이다.
< 도면의 주요 부분에 대한 설명>
100 : 전압 발생기 200 : 차동 증폭기
300 : 구동신호부 400 : 코어 전압 생성부
본 발명은 반도체 메모리 소자의 코어 전압 발생 장치에 관한 것으로, 특히 저전압 반도체 메모리 소자의 안정적인 코어 전압 발생 장치에 관한 것이다.
반도체 메모리 장치에 있어 외부에서 인가되는 전압(Vcc)은 메모리 장치의 고속화, 저전력화가 진행되어 감에 따라 점점 낮아지고 있다. 이로 인하여 메모리 장치의 동작시 사용되는 전류의 양을 줄일 수 있지만, 안정적인 내부 전압(internal voltage)을 얻는 데는 많은 어려움이 있다.
내부 전압 중 코어 전압(Vcore)은 디램의 셀(cell)의 데이터를 증폭시키는데 사용되는 전압으로 디램이 동작하는 동안 코어 전압(Vcore)이안정적인 전위를 갖는 것이 매우 중요하다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 코어 전압 발생 회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 코어 전압 발생 회로는 기준 전압(Vref)과 분배된 코어 전압을 비교하는 차동증폭부(11)와, 차동증폭부(11)를 인에이블 시키는 스위치부(12)와, 코어 전압을 보강하는 풀업부(13), 및 코어 전압을 분배하여 차동 증폭부(11)로 출력하는 분배부(14)를 포함한다.
차동 증폭부(11)는 전원 전압(Vdd)과 노드(A) 사이에 연결되고 게이트에 노드(B)의 전위가 인가되는 제 1 PMOS 트랜지스터(P1)와, 전원 전압(Vdd)과 노드(B) 사이에 연결되고 게이트에 노드(B)의 전위가 인가되는 제 2 PMOS 트랜지스터(P2)와, 노드(A)와 노드(C) 사이에 연결되고 게이트에 기준 전압(Vref)이 연결되는 제 1 NMOS 트랜지스터(N1)와, 노드(B)와 노드(C) 사이에 연결되고 게이트에 분배전압 (Vcore/2)이 인가되는 제 2 NMOS 트랜지스터(N2)를 포함한다.
스위치부(12)는 차동증폭부(11)의 노드(C)와 접지 전원(Vss) 사이에 연결되고 인에이블 신호(En)가 게이트에 인가되는 제 3 NMOS 트랜지스터(N3)를 포함한다.
풀업부(13)는 전원 전압(Vdd)과 노드(D) 사이에 연결되고 노드(A)의 전위가 게이트에 인가되는 제 3 PMOS 트랜지스터(P3)를 포함한다.
분배부(14)는 노드(D)와 노드(E) 사이에 연결되고 노드(E)의 전위가 게이트에 연결되는 다이오드 연결 구조의 제 4 PMOS 트랜지스터(P4)와, 노드(E)와 접지 전원(Vss) 사이에 연결되고 접지 전원(Vss)이 게이트에 연결되는 다이오드 연결 구조의 제 5 PMOS 트랜지스터(P5)를 포함한다.
상술한 바와 같이 구성된 코어 전압 발생 회로의 동작을 설명하면 다음과 같다.
먼저, 인에이블 신호(En)가 스위치부(12)에 인가되어 접지 전원(Vss)과 차동증폭부(11)의 노드(C)가 연결된다. 또한, 노드(B)의 전위에 따라 제 1 PMOS 트랜지스터(P1)를 통해 흐르는 전원 전압(Vdd)과 노드(A) 사이의 전류량이 조절되고, 제 2 PMOS 트랜지스터(P2)를 통해 흐르는 전원 전압(Vdd)과 노드(B) 사이의 전류량이 조절된다. 코어 전압(Vcore)은 다이어드 연결된 제 4 PMOS 트랜지스터(P4)와 제 5 PMOS 트랜지스터(P5)에 의해 분배되어 분배된 전압이 노드(E)를 출력단으로 하여 차동증폭부(11)에 출력된다. 이때 제 4 PMOS 트랜지스터(P4)와 제 5 PMOS 트랜지스터(P5)가 같은 사이즈의 트랜지스터라고 가정하면, 분배전압은 코어 전압(Vcore)의 절반이 된다. 분배 전압(Vcore/2)은 차동증폭부(11)의 제 2 NMOS 트랜지스터(N2)에 인가되고, 기준 전압(Vref)은 제 1 NMOS 트랜지스터(N1)에 인가된다. 이때 기준 전압(Vref)의 전위가 분배 전압(Vcore/2)의 전위보다 높으면, 상대적으로 노드(A)의 전위가 노드(B)의 전위보다 낮아지게 되고, 낮아진 노드(A)의 전위에 의해 풀업부(13)의 제 3 PMOS 트랜지스터(P3)에 의해 노드(D)에 인가되는 전원 전압(Vdd)의 전류량이 많아지게 되어 코어 전압(Vcore)이 상승하게 된다.
상승된 코어 전압(Vcore)에 의하여 분배 전압(Vcore/2)의 전위가 기준 전압(Vref)의 전위보다 높아지면, 노드(A)의 전위보다 노드(B)의 전위가 낮아져 차동증폭부(11)에 공급되는 전원 전압(Vdd)의 전류량이 많아 지게 되어 노드(A)의 전위가 상승하게 된다. 이로 인하여 풀업부(13)의 제 3 PMOS 트랜지스터(P3)를 통해 노드(D)에 인가되는 전원 전압(Vdd)의 전류량이 줄어들게 된다.
일반적으로 코어 전압은 전원 전압보다 약간 낮은 전위를 가지고 있다. 예를 들어, 전원 전압이 1.8V인 제품에서는 1.6V의 코어 전압을 사용하고 있다. 전원 전압이 코어 전압보다 낮은 경우에는 코어 전압이 전원 전압과 같은 값을 가지고, 전원 전압이 코어 전압보다 높아지면 코어 전압은 더이상 증가하지 않고 일정한 값을 유지하게 된다. 따라서, 이론적으로 전원 전압이 코어 전압보다 높거나 같은 영역에서는 원하는 코어 전압 전위를 얻는데 어려움이 없다. 실제 디램이 동작하지 않는 경우(standby)에는 전원 전압의 값이 코어 전압보다 높거나 같은 영역에서는 안정적인 코어 전압을 얻을 수 있다. 또한, 전원 전압이 코어 전압보다 낮은 경우에도 코어 전압이 전원 전압과 같은 값을 유지하게 된다. 하지만 전원 전압이 낮아질수록 코어 전압을 구동하는 풀업부의 PMOS 트랜지스터의 Vds의 감소로 풀업부의 구 동 능력(drivability)이 정상적인 전원 전압 동작 영역에 비하여 크게 떨어지게 된다.
도 2는 특정한 크기의 코어 전압 드라이버 구동 능력을 Vdd=1.8V와 Vdd=1.5V 일때로 나누어 비교한 그래프이다.
도 2를 참조하면, 구동 능력은 일정한 크기의 전류를 코어 전압에서 계속 빼주면서 Vdd=1.8V에서는 코어 전압이 1.55V, Vdd=1.5V에서는 코어 전압이 1.45V로 떨어질때, 코어 전압에서 빼준 전류의 크기를 나타낸다. 1.55V와 1.45V는 정상적인 코어 전압에서 0.05V 떨어진 전압이다. 즉, 저전압으로 가면 풀업부의 구동 등력이 1/5 가까이 떨어지게 된다. 따라서 전원 전압이 낮은 영역에서 디램이 동작을 하게 되면 코어 전압의 소모 전류에 비하여 풀업부의 구동 능력이 떨어지기 때문에 안정적인 코어 전압을 얻기가 힘들어 진다. 또한 이로 인하여 디램의 셀의 데이터가 충분히 증폭되지 않아 디램이 동작하기 않게 되는 경우가 발생할 수 있다.
따라서, 본 발명은 반도체 메모리 장치가 저전압 영역에서 동작하는 경우, 차동 증폭부에서 출력되는 신호를 구동 신호로 변환하고, 구동 신호에 응답하여 전원 전압을 코어 전압으로 출력하는 코어 전압 발생기를 구비함으로써, 저전압 반도체 메모리 장치에서 안정적인 코어 전압을 발생할 수 있고, 구동 능력을 개선하며 전력 소모를 개선할 수 있는 반도체 메모리 소자의 저전압용 코어 전압 발생장치를 제공하는 데 있다.
반도체 메모리 소자의 저전압용 코어 전압 발생장치는 전원 전압의 전위와 접지 전원 사이의 전위를 갖는 제 1 전압을 출력하는 전압 발생기, 상기 제 1 전압과 일정한 제 2 전압을 차동 비교하여 출력 전위를 생성하는 차동 증폭기, 상기 차동 증폭기의 출력을 논리 신호로 변환하여 구동 신호를 생성하는 구동신호부, 및 상기 구동 신호에 응답하여 전원 전압을 코어 전압으로 출력하는 코어 전압 생성부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 코어 전압 발생 장치를 설명하기 위한 소자의 회로도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 소자의 저전압용 코어 전압 발생 장치는 전원 전압(Vdd)의 전위와 접지 전원(Vss) 사이의 전위를 갖는 제 1 전압(a)을 출력하는 전압 발생기(100)와, 제 1 전압과 일정한 전위를 갖는 제 2 전압(cs)을 비교하는 차동증폭기(200)와, 차동 증폭기(200)의 출력신호를 구동신호(drvb)로 변환하는 구동신호부(300), 및 구동 신호에 응답하여 코어 전압을 생성하 는 코어전압 생성부(400)를 포함한다.
전압 발생기(100)는 전원 전압(Vdd)과 접지 전원(Vss) 사이에 직렬 연결된 저항(R1)과 저항(R2)을 포함한다. 저항(R1)과 저항(R2) 사이의 노드(NA)는 저항(R1)과 저항(R2)의 저항값에 비례하여 분배된 전압을 제 1 전압(a)으로 하여 차동 증폭기(200)에 출력한다.
차동 증폭기(200)는 전원 전압(Vdd)을 공급하는 커런트 미러 구조의 전원 공급부(210) 및 제 1 전압(a)과 일정한 전위를 갖는 내부 제어 신호(cs)를 차동 입력하는 차동 입력부(220)를 포함한다. 이를 좀더 상세히 설명하면, 다음과 같다.
전원 공급부(210)는 전원 전압(Vdd)과 노드(NB) 사이에 연결되고 게이트에 노드(NB)의 전위가 인가되는 제 1 PMOS 트랜지스터(P11)와, 전원 전압(Vdd)과 노드(NC) 사이에 연결되고 게이트에 노드(NB)의 전위가 인가되는 제 2 PMOS 트랜지스터(P12)를 구비한다. 즉, 제 1 PMOS 트랜지스터(P11)와 제 2 PMOS 트랜지스터(P12)는 커런트 미러 구조로 연결된다.
차동 입력부(220)는 노드(NB)와 노드(ND) 사이에 연결되고 게이트에 제 1 전압이 인가되는 제 1 NMOS 트랜지스터(N11)와 노드(NC)와 노드(ND) 사이에 연결되고 게이트에 제 2 전압이 인가되는 제 2 NMOS 트랜지스터(N12)를 구비한다.
스위치부(230)는 접지 전원(Vss)과 차동 증폭기(200)의 노드(ND) 사이에 연결되고 게이트에 인에이블 신호(En)가 인가되는 제 3 NMOS 트랜지스터(N13)를 구비한다.
구동신호부(300)는 차동 증폭기(200)의 노드(NC)와 코어전압 생성부(400) 사 이에 직렬 연결된 제 1 인버터(IN1) 및 제 2 인버터(IN2)를 구비한다.
코어전압 생성부(400)는 전원 전압(Vdd)에 소스가 연결되고 드레인을 출력단으로 하며 구동신호부(300)에서 출력된 구동 신호(drvb)가 게이트에 인가되는 제 3 PMOS 트랜지스터(P13)를 구비한다.
상술한 바와 같이 구성된 본 발명에 따른 반도체 메모리 소자의 코어 전압 발생 장치의 동작을 설명하면 다음과 같다.
먼저, 스위치부(230)에 인에이블 신호(En)가 하이 레벨로 인가되어 제 3 NMOS 트랜지스터(N13)가 턴온된다. 따라서 차동증폭기(200)의 노드(ND)와 접지 전원(Vss)이 연결되어 차동증폭기(200)는 인에이블 상태가 된다. 또한, 전원 공급부(210)의 노드(NB)의 초기 전위에 따라 제 1 PMOS 트랜지스터(P11)를 통해 전원 전압(Vdd)과 노드(NB) 사이에 흐르는 전류량이 제어된다. 또한, 노드(NB)의 초기 전위에 따라 제 2 PMOS 트랜지스터(P12)를 통해 전원 전압(Vdd)과 노드(NC) 사이에 흐르는 전류량이 제어된다. 제 1 PMOS 트랜지스터(P11)와 제 2 PMOS 트랜지스터(P12)를 같은 사이즈의 트랜지스터로 가정하면, 노드(NB)와 노드(NC)의 전위는 같게 된다.
전압 발생기(100)의 저항(R1)과 저항(R2)의 저항값에 비례하여 전원 전압(Vdd)이 분배된다. 분배된 전압을 제 1 전압(a)으로 하여 노드(NA)를 통해 출력된다.
차동 입력부(220)의 제 1 NMOS 트랜지스터(N11)의 게이트에 제 1 전압(a)이 인가되어 노드(NB)와 노드(ND) 사이에 흐르는 전류량을 조절하게 된다. 또한, 제 2 NMOS 트랜지스터(N12)의 게이트에 제 2 전압(cs)이 인가되어 노드(NC)와 노드(ND) 사이에 흐르는 전류량을 조절하게 된다. 제 2 전압(cs)은 전원 전압(Vdd)과 접지 전원(Vss) 사이의 전위 레벨을 갖는 전압으로 전원 전압(Vdd)과 관계없이 일정한 전위를 갖는 전압이다.
이때, 제 1 전압(a)과 제 2 전압(cs)을 비교하였을 때, 제 1 전압(a)의 전위가 제 2 전압(cs)의 전위보다 낮은 경우를 전원 전압(Vdd)의 전위가 원하는 특정 전위보다 낮은 것으로 판단하게 된다. 이때의 동작을 살펴보면, 제 1 전압(a)의 전위가 제 2 전압(cs)의 전위보다 낮으므로 노드(NB)와 노드(ND) 사이에 흐르는 전류량이 노드(NC)와 노드(ND) 사이에 흐르는 전류량보다 적고, 이로 인하여 상대적으로 노드(NC)의 전위(b)가 노드(NB)의 전위보다 낮게 된다. 낮은 전위의 노드(NC) 구동신호부(300)의 인버터들(IN1 및 IN2)을 거쳐 로우 레벨(=Vss)의 구동 신호(drvb)로 출력된다.
로우 레벨(=Vss)의 구동 신호(drvb)는 코어전압 생성부(400)의 제 3 PMOS 트랜지스터를 턴온시켜 전원 전압(Vdd)을 코어 전압(Vcore)으로 출력한다.
만약, 전원 전압(Vdd)이 상승하여 제 1 기준 전압(a)과 제 2 기준 전압(cs)의 전위가 같아지면, 노드(NC)의 전위가 상승하여 구동신호부(300)의 인버터들(IN1 및 IN2)을 거쳐 하이 레벨의 구동 신호(drvb)로 출력된다. 하이 레벨의 구동 신호(drvb)는 코어전압 생성부(400)의 제 3 PMOS 트랜지스터를 턴오프시켜 구동을 멈추게 된다.
코어전압 생성부(400)의 구동 여부는 제 1 전압(a)와 제 2 전압(cs)의 전위 값이 같아지는 시점을 기준으로 결정되기 때문에 전압 발생기(100)의 저항(R1)과 저항(R2)의 저항값 비를 조절하여 코어전압 생성부(400)가 동작하는 전원 전압(Vdd) 영역을 바꾸어 줄 수 있다. 코어전압 생성부(400)를 구동하는 게이트 레벨(gate level)인 구동 신호(drvb)는 구동신호부(300)의 인버터들(IN1 및 IN2)을 통하여 노드(NC)의 전위를 전원 전압(Vdd)과 접지 전원(Vss) 사이를 풀 스윙(full swing)하므로, 코어전압 생성부(400)의 구동 능력이 극대화된다. 따라서, 본 발명에 따른 저전압용 코어 전압 발생 장치는 크기에 비하여 필요 구동 능력을 만족하게 되어 디램의 면적 증가에 미치는 영향이 작게 된다. 또한, 디램이 동작하는 경우에만 구동되어 전력 소모량이 작다.
도 4는 본 발명에 따른 반도체 메모리 소자의 저전압용 코어 전압 발생 장치의 동작 결과를 설명하기 위한 그래프이다.
도 3과 도 4를 참조하여 설명하면 다음과 같다.
전원 전압(Vdd)이 1.6V일 때, 제 2 전압(cs)을 0.8V로 하고 저항(R1)과 저항(R2)을 값을 같게 하여, 제 1 전압(a) 제 2 전압(cs)을 0.8V로 같게 하였다. 따라서 전원 전압(Vdd)이 1.6V보다 낮을 때 구동 신호(drvb)의 값이 로우 레벨(=Vss)이 되어 코어전압 생성부(400)가 구동되어 전원 전압(Vdd)을 코어 전압(Vcore)으로 출력된다. 도 3의 코어 전압 생성부(400)의 동작 영역은 도 4의 필드'A'(fild A)로 나타나 있다. 전원 전압(Vdd)이 1.6V 이하인 필드'A'(fild A)영역에서 구동 신호(drvb)는 0V의 접지 전원(Vss) 레벨로 출력되는 것을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 반도체 메모리 장치가 동작하는 경우, 차동증폭부에서 출력되는 신호를 구동 신호로 변환하여, 구동 신호에 의하여 전원 전압을 코어 전압으로 출력하는 코어전압 생성부를 구비함으로써, 저전압 반도체 메모리 장치에서 안정적인 코어 전압을 발생할 수 있고, 구동 능력을 개선하며 전력 소모를 개선할 수 있다.

Claims (7)

  1. 전원 전압의 전위와 접지 전원 사이의 전위를 갖는 제 1 전압을 출력하는 전압 발생기;
    상기 제 1 전압과 일정한 제 2 전압을 비교하여 출력 전압을 생성하는 차동 증폭기;
    상기 차동 증폭기의 출력 전압을 논리 신호로 변환하여 구동 신호를 생성하는 구동신호부;
    상기 구동 신호에 응답하여 전원 전압을 코어 전압으로 출력하는 코어 전압 생성부를 포함하는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
  2. 제 1 항에 있어서,
    상기 차동 증폭기는 인에이블 신호에 응답하여 구동되는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
  3. 제 1 항에 있어서,
    상기 전압 발생기는 전원 전압과 접지 전원 사이에 직렬로 연결된 다수의 저항을 포함하며,
    상기 전원 전압을 상기 다수의 저항의 저항값 비에 의해 분배된 전압을 상기 제 1 전압으로 출력하는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
  4. 제 1 항에 있어서,
    상기 차동 증폭기는 공급 전원을 인가받기 위한 커런트 미러 구조의 전원 공급부; 및
    상기 제 1 전압과 상기 제 2 전압을 차동 입력받기 위한 차동 입력부를 포함하는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
  5. 제 1 항에 있어서,
    상기 구동신호부는 상기 차동 증폭기의 출력을 상기 논리 신호로 변환하는 짝수개의 인버터들을 포함하는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
  6. 제 1 항에 있어서,
    상기 코어전압 생성부는 상기 구동 신호에 응답하여 전원 전압을 코어 전압으로 출력하는 트랜지스터를 포함하는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
  7. 제 1 항에 있어서,
    상기 제 1 전압의 전위가 상기 제 2 전압의 전위보다 높으면 상기 코어 전압 생성부는 디스에이블되고, 상기 제 1 전압의 전위가 상기 제 2 전압의 전위보다 낮으면 상기 코어 전압 생성부는 인에이블되는 반도체 메모리 장치의 저전압용 코어 전압 발생장치.
KR1020050113545A 2005-11-25 2005-11-25 반도체 메모리 소자의 저전압용 코어 전압 발생장치 KR20070055149A (ko)

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KR1020050113545A KR20070055149A (ko) 2005-11-25 2005-11-25 반도체 메모리 소자의 저전압용 코어 전압 발생장치

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* Cited by examiner, † Cited by third party
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KR100902057B1 (ko) * 2007-12-28 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 드라이버

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