JPH03143017A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPH03143017A JPH03143017A JP1281047A JP28104789A JPH03143017A JP H03143017 A JPH03143017 A JP H03143017A JP 1281047 A JP1281047 A JP 1281047A JP 28104789 A JP28104789 A JP 28104789A JP H03143017 A JPH03143017 A JP H03143017A
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- nmos
- pmos
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ論理回路に関する。
従来のＣＭＯ３論理回路は、第３図に示すように、カス
ケード接続されたＰＭＯ８出力トランジスタ１５とＮＭ
Ｏ８出力トランジスタ１６との各ゲートを、入力端子１
２を有するインバータ１４で同時に駆動するようにして
おり、出力トランジスタ１５および１６は、出力端子１
３の先に大きな電流が供給できるようにトランジスタサ
イズを大きくし、インバータ１４は高集積化、高速化の
為にトランジスタサイズを小さくしている。
ケード接続されたＰＭＯ８出力トランジスタ１５とＮＭ
Ｏ８出力トランジスタ１６との各ゲートを、入力端子１
２を有するインバータ１４で同時に駆動するようにして
おり、出力トランジスタ１５および１６は、出力端子１
３の先に大きな電流が供給できるようにトランジスタサ
イズを大きくし、インバータ１４は高集積化、高速化の
為にトランジスタサイズを小さくしている。
前述した従来のＣＭＯＳ論理回路は、インバータ１４に
より、ＰＭＯ８出力トランジスタとＮＭＯ８出力トラン
ジスタとを、スイッチング時に同時に駆動するようにな
っているので、その時２つのトランジスタ１５．１６が
同時にオン状態になる時間が生じ、かつ２つの出力トラ
ンジスタ１５゜１６のサイズが大きいことにより、スイ
ッチング時に電源供給端子１７から接地端子１８へ向け
て大きな貫通電流が流れ、接地端子１８の配線にノイズ
が生じ回路の誤動作をまねいたり、ＣＭＯＳ論理回路自
身の消費電力が増大するという欠点がある。
より、ＰＭＯ８出力トランジスタとＮＭＯ８出力トラン
ジスタとを、スイッチング時に同時に駆動するようにな
っているので、その時２つのトランジスタ１５．１６が
同時にオン状態になる時間が生じ、かつ２つの出力トラ
ンジスタ１５゜１６のサイズが大きいことにより、スイ
ッチング時に電源供給端子１７から接地端子１８へ向け
て大きな貫通電流が流れ、接地端子１８の配線にノイズ
が生じ回路の誤動作をまねいたり、ＣＭＯＳ論理回路自
身の消費電力が増大するという欠点がある。
本発明の目的は、前記欠点が解決され、−時的に大きな
貫通電流が流れないようにし、もって配線ノイズによる
誤動作や消費電力の増大等を抑制したＣＭＯＳ論理回路
を提供することにある。
貫通電流が流れないようにし、もって配線ノイズによる
誤動作や消費電力の増大等を抑制したＣＭＯＳ論理回路
を提供することにある。
本発明のＣＭＯＳ論理回路の構成は、カスケード接続さ
れたＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタを出力部分に備え、前記ＰチャネルＭＯＳ
トランジスタと入力端子との間にＭＯＳトランジスタか
らなる第１の回路を設け、前記ＮチャネルＭＯＳトラン
ジスタと前記入力端子との間にＭＯＳトランジスタから
なる第２の回路を設け、前記第１．第２の回路は、前記
Ｐ、ＮチャネルＭＯＳトランジスタが互いに同時動作し
ないで所定時間遅れて反転動作するように一方のトラン
ジスタを遅らせる機能を備えていることを特徴とする。
れたＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタを出力部分に備え、前記ＰチャネルＭＯＳ
トランジスタと入力端子との間にＭＯＳトランジスタか
らなる第１の回路を設け、前記ＮチャネルＭＯＳトラン
ジスタと前記入力端子との間にＭＯＳトランジスタから
なる第２の回路を設け、前記第１．第２の回路は、前記
Ｐ、ＮチャネルＭＯＳトランジスタが互いに同時動作し
ないで所定時間遅れて反転動作するように一方のトラン
ジスタを遅らせる機能を備えていることを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のＣＭＯＳ論理回路の回路図
、第２図は第１図の本実施例に入力信号■、を入力した
時の動作を示す波形図である。
、第２図は第１図の本実施例に入力信号■、を入力した
時の動作を示す波形図である。
第１図、第２図において、本実施例のＣＭＯＳ論理回路
は、入力端子１と、出力端子２と、インバータ３と、Ｐ
ＭＯＳトランジスタ４，５．７と、ＮＭＯＳトランジス
タロ、８．９と、ＰＭＯ８出力トランジスタ１０と、Ｎ
ＭＯＳ出力トランジスタ１１とを備えている。即ち、本
実施例のＣＭＯＳ論理回路は、２個のＰＭＯＳトランジ
スタ４゜５からなる第１のＰＭＯＳトランジスタと第１
のＮＭＯＳトランジスタロとのソース同士及び・ドレイ
ン同士を共通に接続し、その共通に接続したドレインを
第１のＰＭＯ８及び第１ＯＮＭＯＳトランジスタロのゲ
ートに接続した第１のトランジスタベアと、第２のＰＭ
ＯＳトランジスタフと２個のＮＭＯＳトランジスタ８，
９からなる第２のＮＭＯＳトランジスタとのソース同士
及びドレイン同士を共通に接続し、かつその共通に接続
したドレインを第２のＰＭＯ８及び第２ＯＮＭＯＳトラ
ンジスタのゲートに接続した第２のトランジスタベアと
、第３のＰＭＯＳトランジスタ１０と第３のＮＭＯＳト
ランジスタ１１のドレイン同士を共通に接続し、かつ第
３のＰＭＯＳトランジスタ１０のソースを電源供給端子
２０の高電位側へ接続し、第３ＯＮＭＯＳトランジスタ
１０のソースを電源供給端子２１の低電位側に接続した
第３のトランジスタベアな有し、第１のトランジスタベ
アの共通なソースを第３のＰＭＯＳトランジスタ１０の
ゲートに接続し、第２のトランジスタベアの共通なソー
スを第３のＮＭＯＳトランジスタ１１のゲートに接続し
、第１及び第２のトランジスタベアの共通に接続したド
レイン同士を接続して、インバータ３を介して入力端子
１とし、第３のトランジスタベアの共通なドレインを出
力端子２とし、第１のＰＭＯＳトランジスタのオン抵抗
値を、第２のＰＭＯＳトランジスタのオン抵抗値よりも
大キ＜シ、かつ第２のＮＭＯＳトランジスタのオン抵抗
値を第１のＮＭＯＳトランジスタのオン抵抗値よりも大
きくしたことを特徴とする。
は、入力端子１と、出力端子２と、インバータ３と、Ｐ
ＭＯＳトランジスタ４，５．７と、ＮＭＯＳトランジス
タロ、８．９と、ＰＭＯ８出力トランジスタ１０と、Ｎ
ＭＯＳ出力トランジスタ１１とを備えている。即ち、本
実施例のＣＭＯＳ論理回路は、２個のＰＭＯＳトランジ
スタ４゜５からなる第１のＰＭＯＳトランジスタと第１
のＮＭＯＳトランジスタロとのソース同士及び・ドレイ
ン同士を共通に接続し、その共通に接続したドレインを
第１のＰＭＯ８及び第１ＯＮＭＯＳトランジスタロのゲ
ートに接続した第１のトランジスタベアと、第２のＰＭ
ＯＳトランジスタフと２個のＮＭＯＳトランジスタ８，
９からなる第２のＮＭＯＳトランジスタとのソース同士
及びドレイン同士を共通に接続し、かつその共通に接続
したドレインを第２のＰＭＯ８及び第２ＯＮＭＯＳトラ
ンジスタのゲートに接続した第２のトランジスタベアと
、第３のＰＭＯＳトランジスタ１０と第３のＮＭＯＳト
ランジスタ１１のドレイン同士を共通に接続し、かつ第
３のＰＭＯＳトランジスタ１０のソースを電源供給端子
２０の高電位側へ接続し、第３ＯＮＭＯＳトランジスタ
１０のソースを電源供給端子２１の低電位側に接続した
第３のトランジスタベアな有し、第１のトランジスタベ
アの共通なソースを第３のＰＭＯＳトランジスタ１０の
ゲートに接続し、第２のトランジスタベアの共通なソー
スを第３のＮＭＯＳトランジスタ１１のゲートに接続し
、第１及び第２のトランジスタベアの共通に接続したド
レイン同士を接続して、インバータ３を介して入力端子
１とし、第３のトランジスタベアの共通なドレインを出
力端子２とし、第１のＰＭＯＳトランジスタのオン抵抗
値を、第２のＰＭＯＳトランジスタのオン抵抗値よりも
大キ＜シ、かつ第２のＮＭＯＳトランジスタのオン抵抗
値を第１のＮＭＯＳトランジスタのオン抵抗値よりも大
きくしたことを特徴とする。
ここで、入力信号Ｖ ＋ ＋出力信号Ｖ０は各々ＣＭＯ
Ｓ論理回路に対する信号、入力信号Ｖ、、Ｖ２は各々Ｐ
ＭＯ３及びＮＭＯＳ出力トランジスタ１０゜１１への入
力信号、閾値電圧ＶＴＰ、 ＶＴ工は各々ＰＭＯ３及び
ＮＭＯＳトランジスタ４，５，７；６．８．９の閾値電
圧、閾値電圧■アＰ’ ＊ ｖ、、は各々ＰＭＯ８及び
ＮＭＯＳ出力トランジスタ１Ｏ１１の閾値電圧、時刻ｔ
１．ｔ４は各々ＮＭＯ３出カトツカトランジスタオン及
びオフする時刻、時刻ｔｚ、ｔ３は各々ＰＭＯ３出力ト
ランジスタがオン及びオフする時刻を示す。
Ｓ論理回路に対する信号、入力信号Ｖ、、Ｖ２は各々Ｐ
ＭＯ３及びＮＭＯＳ出力トランジスタ１０゜１１への入
力信号、閾値電圧ＶＴＰ、 ＶＴ工は各々ＰＭＯ３及び
ＮＭＯＳトランジスタ４，５，７；６．８．９の閾値電
圧、閾値電圧■アＰ’ ＊ ｖ、、は各々ＰＭＯ８及び
ＮＭＯＳ出力トランジスタ１Ｏ１１の閾値電圧、時刻ｔ
１．ｔ４は各々ＮＭＯ３出カトツカトランジスタオン及
びオフする時刻、時刻ｔｚ、ｔ３は各々ＰＭＯ３出力ト
ランジスタがオン及びオフする時刻を示す。
第１図に於いて、入力端子ｌに入力信号ｖ１が入力され
ると、入力信号■１はインバータ３により信号が反転し
て、ＰＭＯ８及びＮＭＯＳトランジスタ４，５，６，７
，８．９に入力される。入力信号■、の立上り時に於い
て、インバータ３の出力が高（Ｈｉｇｈ）レベルから低
（Ｌｏｗ）レベルに変化する為、ＰＭＯＳトランジスタ
４，５．７は導通状態となり、ＮＭＯＳトランジスタロ
、８．９は非導通状態となる。この時、第２図に示すよ
うに、各々のトランジスタペアの出力電圧Ｖ、、Ｖ２は
、（ｖ、、−Ｉ ＶＴ、 ｌ） ルヘルカラ（ＧＮＤ＋
ｌ ＶＴＰ ｌ ）のレベルに変化するが、出力電圧
ｖ１の変化は２ＭＯＳトランジスタ４，５で起こるのに
対し、出力電圧■２の変化はＰＭＯＳトランジスタフで
起こる為、出力電圧■、の高０１ｉｇｈ）から低（Ｌｏ
ｗ）への変化時間は、出力電圧Ｖ２のそれに比べ長くな
る。これにより、カスケード接続された２ＭＯ８，ＮＭ
Ｏ８出力トランジスタ１０．１１は、はじめに時刻ｔ１
でＮＭＯ８出力トランジスタ１１がオフし、次に時刻ｔ
２でＰＭＯ３出力トランジスタ１０がオフすることにな
り、２ＭＯ８及びＮＭＯ８の両出力トランジスタ１０．
１１が同時にオン状態になる時間が烈くなる。
ると、入力信号■１はインバータ３により信号が反転し
て、ＰＭＯ８及びＮＭＯＳトランジスタ４，５，６，７
，８．９に入力される。入力信号■、の立上り時に於い
て、インバータ３の出力が高（Ｈｉｇｈ）レベルから低
（Ｌｏｗ）レベルに変化する為、ＰＭＯＳトランジスタ
４，５．７は導通状態となり、ＮＭＯＳトランジスタロ
、８．９は非導通状態となる。この時、第２図に示すよ
うに、各々のトランジスタペアの出力電圧Ｖ、、Ｖ２は
、（ｖ、、−Ｉ ＶＴ、 ｌ） ルヘルカラ（ＧＮＤ＋
ｌ ＶＴＰ ｌ ）のレベルに変化するが、出力電圧
ｖ１の変化は２ＭＯＳトランジスタ４，５で起こるのに
対し、出力電圧■２の変化はＰＭＯＳトランジスタフで
起こる為、出力電圧■、の高０１ｉｇｈ）から低（Ｌｏ
ｗ）への変化時間は、出力電圧Ｖ２のそれに比べ長くな
る。これにより、カスケード接続された２ＭＯ８，ＮＭ
Ｏ８出力トランジスタ１０．１１は、はじめに時刻ｔ１
でＮＭＯ８出力トランジスタ１１がオフし、次に時刻ｔ
２でＰＭＯ３出力トランジスタ１０がオフすることにな
り、２ＭＯ８及びＮＭＯ８の両出力トランジスタ１０．
１１が同時にオン状態になる時間が烈くなる。
次に入力信号の立下り時に於いて説明する。インバータ
３の出力が、ＬｏｗレベルからＨｉｇｈレヘルに変化す
る為、２ＭＯＳトランジスタ４゜５．６は非導通状態と
なり、ＮＭＯＳトランジスタロ、８．９は導通状態とな
る。この時、第２図に示すように、トランジスタペアの
出力電圧■■２ハ、（ＧＮ Ｄ ＋ ｌ Ｖｔｐ ｌ
）のレベルから（Ｖ ｏ。
３の出力が、ＬｏｗレベルからＨｉｇｈレヘルに変化す
る為、２ＭＯＳトランジスタ４゜５．６は非導通状態と
なり、ＮＭＯＳトランジスタロ、８．９は導通状態とな
る。この時、第２図に示すように、トランジスタペアの
出力電圧■■２ハ、（ＧＮ Ｄ ＋ ｌ Ｖｔｐ ｌ
）のレベルから（Ｖ ｏ。
ＶＴＮ Ｉ ）のレベルに変化するが、出力電圧Ｖ１の
変化は、ＮＭＯＳトランジスタ８，９で起こるのに対し
、出力電圧Ｖ２の変化は、ＮＭＯＳトランジスタフで起
こる為、出力電圧ｖ２のＬｏｗがらＨｉ ｇｈの変化時
間は、出力電圧■１のそれに比べ長くなる。これにより
、カスケード接続されたＰＭＯ３，ＮＭＯ３出力トラン
ジスタ１０．１１は、時刻ｔ３でＰＭＯ８出力トランジ
スタ１０がオフし、時刻ｔ４でＮＭＯ８出力トランジス
タ１１がオンすることになり、前述同様の結果が得られ
る。
変化は、ＮＭＯＳトランジスタ８，９で起こるのに対し
、出力電圧Ｖ２の変化は、ＮＭＯＳトランジスタフで起
こる為、出力電圧ｖ２のＬｏｗがらＨｉ ｇｈの変化時
間は、出力電圧■１のそれに比べ長くなる。これにより
、カスケード接続されたＰＭＯ３，ＮＭＯ３出力トラン
ジスタ１０．１１は、時刻ｔ３でＰＭＯ８出力トランジ
スタ１０がオフし、時刻ｔ４でＮＭＯ８出力トランジス
タ１１がオンすることになり、前述同様の結果が得られ
る。
このように、入力信号ｖ１の立上り、立下りによるＣＭ
ＯＳ論理回路のスイッチング動作に於いて、２つの出力
トランジスタが同時にオン状態となる時間が烈い為、そ
の時に電源供給端子から接地端子へ向けて貫通電流が流
れず、消費電力な小さくするという効果が得られる。
ＯＳ論理回路のスイッチング動作に於いて、２つの出力
トランジスタが同時にオン状態となる時間が烈い為、そ
の時に電源供給端子から接地端子へ向けて貫通電流が流
れず、消費電力な小さくするという効果が得られる。
尚、本実施例では、ＰＭＯＳトランジスタ４及び５を第
１図のように接続することにより、ＰＭＯＳトランジス
タフに対して、等価的にオン抵抗値を大きくしている。
１図のように接続することにより、ＰＭＯＳトランジス
タフに対して、等価的にオン抵抗値を大きくしている。
また、ＮＭＯＳトランジスタロ、８，９の関係も同様で
ある。
ある。
本実施例のＣＭＯＳ論理回路は、スイッチング時にＰＭ
Ｏ８出力トランジスタとＮＭＯ８出力トランジスタとを
別々に駆動することにより、２つの出力トランジスタが
同時にオン状態となる時間を熊くすため、その時に電源
供給端子から接地端子へ向けて大きな貫通電流が流れず
、またＣＭＯＳ論理回路自身の消費電力も少なくなる。
Ｏ８出力トランジスタとＮＭＯ８出力トランジスタとを
別々に駆動することにより、２つの出力トランジスタが
同時にオン状態となる時間を熊くすため、その時に電源
供給端子から接地端子へ向けて大きな貫通電流が流れず
、またＣＭＯＳ論理回路自身の消費電力も少なくなる。
以上説明したように、本発明のＣＭＯＳ論理回路によれ
ば、スイッチング時にＰＭＯ３出力トランジスタとＮＭ
Ｏ８出力トランジスタとを別々に駆動することにより、
２つの出力トランジスタが同時にオン状態となる時間を
熊＜シ、その時に電源供給端子から接地端子へ向けて大
きな貫通電流が流れず、またＣＭＯＳ論理回路自身の消
費電力を少なくする効果がある。
ば、スイッチング時にＰＭＯ３出力トランジスタとＮＭ
Ｏ８出力トランジスタとを別々に駆動することにより、
２つの出力トランジスタが同時にオン状態となる時間を
熊＜シ、その時に電源供給端子から接地端子へ向けて大
きな貫通電流が流れず、またＣＭＯＳ論理回路自身の消
費電力を少なくする効果がある。
第１図は本発明の一実施例のＣＭＯＳ論理回路の回路図
、第２図は第１図の本実施例に入力信号を入力した時の
動作を示す波形図、第３図は従来のＣＭＯＳ論理回路の
回路図である。 １．１２・・・・・・入力端子、２，１３・・・・・・
出力端子、３．１４・・・・・・インバータ、４，５．
７・・・・・・ＰＭＯＳトランジスタ、６，８．９・・
・・・・ＮＭＯＳトランジスタ、１０．１５・・・・・
・ＰＭＯ３出力トランジスタ、１１．１６・・・・・・
ＮＭＯＳトランジスタ、ｖｌ・・・・・ＣＭＯ３論理回
路への入力信号、ｖｏ・・・・・・ＣＭＯＳ論理回路か
らの出力信号、Ｖｌ・・・・・・ＰＭＯ８出力トランジ
スタへの入力信号、■２・・・・・・ＮＭＯ３出力トラ
ンジスタへの入力信号、■１．・・・・・・ＰＭＯＳト
ランジスタの閾値電圧、ＶＴ８・・・・・・ＮＭＯＳト
ランジスタの閾値電圧、Ｖ７ｐ’・・・・・・ＰＭＯ３
出力トランジスタの閾値電圧、ＶＴＮ’・・・・・・Ｎ
ＭＯ８出カトランジスタの閾値電圧、ｔｌ・・・・・・
ＮＭＯ８出カトツカトランジスタする時刻、ｉ２・・・
・・・２ＭＯ８出力トランジスタがオンする時刻、ｔ、
・・・・・・２ＭＯ８出力トランジスタがオフする時刻
、ｔ４・・・・・・ＮＭＯ８出力トランジスタがオンす
る時刻。
、第２図は第１図の本実施例に入力信号を入力した時の
動作を示す波形図、第３図は従来のＣＭＯＳ論理回路の
回路図である。 １．１２・・・・・・入力端子、２，１３・・・・・・
出力端子、３．１４・・・・・・インバータ、４，５．
７・・・・・・ＰＭＯＳトランジスタ、６，８．９・・
・・・・ＮＭＯＳトランジスタ、１０．１５・・・・・
・ＰＭＯ３出力トランジスタ、１１．１６・・・・・・
ＮＭＯＳトランジスタ、ｖｌ・・・・・ＣＭＯ３論理回
路への入力信号、ｖｏ・・・・・・ＣＭＯＳ論理回路か
らの出力信号、Ｖｌ・・・・・・ＰＭＯ８出力トランジ
スタへの入力信号、■２・・・・・・ＮＭＯ３出力トラ
ンジスタへの入力信号、■１．・・・・・・ＰＭＯＳト
ランジスタの閾値電圧、ＶＴ８・・・・・・ＮＭＯＳト
ランジスタの閾値電圧、Ｖ７ｐ’・・・・・・ＰＭＯ３
出力トランジスタの閾値電圧、ＶＴＮ’・・・・・・Ｎ
ＭＯ８出カトランジスタの閾値電圧、ｔｌ・・・・・・
ＮＭＯ８出カトツカトランジスタする時刻、ｉ２・・・
・・・２ＭＯ８出力トランジスタがオンする時刻、ｔ、
・・・・・・２ＭＯ８出力トランジスタがオフする時刻
、ｔ４・・・・・・ＮＭＯ８出力トランジスタがオンす
る時刻。
Claims (1)
- カスケード接続されたＰチャネルＭＯＳトランジスタ、
ＮチャネルＭＯＳトランジスタを出力部分に備え、前記
ＰチャネルＭＯＳトランジスタと入力端子との間にＭＯ
Ｓトランジスタからなる第１の回路を設け、前記Ｎチャ
ネルＭＯＳトランジスタと前記入力端子との間にＭＯＳ
トランジスタからなる第２の回路を設け、前記第１、第
２の回路は、前記Ｐ、ＮチャネルＭＯＳトランジスタが
互いに同時動作しないで所定時間遅れて反転動作するよ
うに一方のトランジスタを遅らせる機能を備えているこ
とを特徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281047A JPH03143017A (ja) | 1989-10-27 | 1989-10-27 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281047A JPH03143017A (ja) | 1989-10-27 | 1989-10-27 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03143017A true JPH03143017A (ja) | 1991-06-18 |
Family
ID=17633563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281047A Pending JPH03143017A (ja) | 1989-10-27 | 1989-10-27 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03143017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
-
1989
- 1989-10-27 JP JP1281047A patent/JPH03143017A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
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