JP5032928B2 - インバータ回路 - Google Patents

Description

本発明は、インバータ回路に係り、特に、貫通電流の低減等を図ったものに関する。

従来、ロジック回路等において、ファンアウト数が多い場合や、出力インピーダンスを低下させたい場合など、また、ドライブ能力の向上が必要な場合などには、サイズの大きいインバータ素子をバッファとして出力段に追加することが一般的である。
このようなサイズの大きなインバータを用いる場合には、貫通電流が増加するという欠点を招くため、その回避策が種々提案されている（例えば、特許文献１等参照）。

図８には、特許文献１に開示された貫通電流の低減を図ったインバータ回路が示されており、以下、同図を参照しつつ、この従来回路について説明する。
このインバータ回路は、ＰチャンネルＭＯＳトランジスタＭ１（以下「Ｍ１」と称する）とＮチャンネルＭＯＳトランジスタＭ２（以下「Ｍ２」と称する）により、いわゆるトーテムポール出力段が構成されると共に、Ｍ１の前段に、インバータ素子ｉｎｖ２が、Ｍ２の前段に、インバータ素子ｉｎｖ３が、それぞれ接続され、これら２つのインバータ素子ｉｎｖ２，ｉｎｖ３の入力段に、入力信号が入力されるようになっている。
そして、インバータ素子ｉｎｖ２の閾値電圧Ｖｔｈ２と、インバータ素子ｉｎｖ３の閾値電圧Ｖｔｈ３は、異なる値に設定されており、Ｍ１とＭ２が同時に導通状態となることを回避し、貫通電流の低減が図られるものとなっている。
特開平６−１２０７８９号公報（第３−４頁、図１−図３）

しかしながら、上記従来回路にあっては、２つのインバータ素子の閾値電圧をずらした分だけ、信号の切り替わるタイミングに遅延が生じてしまい、特に、信号の切り替わりタイミングが回路動作に大きな影響を与えるような回路には、不向きであるという欠点がある。
また、２つの閾値電圧Ｖｔｈ２とＶｔｈ３は、入力信号のピーク値、換言すれば、大凡電源電圧の中央値Ｖｃに対して、それぞれ等しい電圧だけずれた値に設定されなければ（図９（Ａ）参照）、出力信号のデューティ比が、入力信号と異なっていしまうという不都合を招く（図９（Ｂ）参照）。

本発明は、上記実状に鑑みてなされたもので、貫通電流の発生を回避すると共に、入力信号に対する出力信号の遅延やデューティ比の変化を招くことのないインバータ回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るインバータ回路は、ＰチャンネルＭＯＳ型トランジスタと、ＮチャンネルＭＯＳ型トランジスタが直列接続されてなる終段回路を有し、外部から印加される入力信号を論理判定して出力するよう構成されてなるインバータ回路であって、
前記入力信号を論理反転して出力する入力段回路と、
外部から入力される複数の電圧信号を、前記終段回路を構成するＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲート電圧として、外部から入力される切替制御信号に基づいて選択して前記ＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲートへそれぞれ印加するゲート電圧切替回路と、
前記入力信号及び前記入力段回路の出力信号に基づいて前記終段回路のＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲート電圧を生成、出力すると共に、前記ゲート電圧切替回路の動作を制御する切替制御信号を生成、出力するゲート電圧制御回路と、を具備してなり、
前記入力段回路は、前記入力信号が第１の閾値電圧を超えた際に、論理値Ｌｏｗに相当する信号を出力する一方、前記入力信号が前記第１の閾値電圧を下回った際に、論理値Ｈｉｇｈに相当する信号を出力するよう構成されてなり、
前記ゲート電圧制御回路は、前記入力信号に対して、第２の閾値電圧＞第１の閾値電圧＞第３の閾値電圧の相対関係を満たすよう第２及び第３の閾値電圧が設定され、前記入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルへ立ち上がる場合にあって、前記第３の閾値電圧を超えた際に、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなる一方、前記入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルへ立ち下がる場合にあって、前記第２の閾値電圧を下回った際に、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなるゲート電圧を生成、出力すると共に、
前記ゲート電圧切替回路に対して、前記入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルへ立ち上がる場合にあって、当該入力信号が第２の閾値電圧を超えるまでの間、前記ＰチャンネルＭＯＳ型トランジスタのゲートに、前記入力段回路の出力信号を、前記ＮチャンネルＭＯＳ型トランジスタのゲートに、前記ゲート電圧を、それぞれ印加せしめる一方、前記入力信号が第２の閾値電圧を超えた後は、当該入力信号が第３の閾値電圧を下回るまでの間、前記ＰチャンネルＭＯＳ型トランジスタのゲートに、前記ゲート電圧を、前記ＮチャンネルＭＯＳ型トランジスタのゲートに、前記入力段回路の出力信号を、それぞれ印加せしめる切替制御号を出力するよう構成されてなるものである。
また、上記本発明の目的を達成するため、本発明に係るインバータ回路は、ＰチャンネルＭＯＳ型トランジスタと、ＮチャンネルＭＯＳ型トランジスタが直列接続されてなる終段回路を有し、外部から印加される入力信号を論理判定して出力するよう構成されてなるインバータ回路であって、
前記入力信号を論理反転して出力する入力段回路と、
外部から入力される複数の電圧信号を、前記終段回路を構成するＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲート電圧として、外部から入力される切替制御信号に基づいて選択して前記ＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲートへそれぞれ印加するゲート電圧切替回路と、
前記入力段回路の出力信号に基づいてゲート電圧切替回路の動作を制御する切替制御信号を生成、出力するゲート電圧制御回路と、を具備してなり、
前記入力段回路は、前記入力信号を論理反転して出力するインバータ素子であって、第１の閾値電圧が設定された第１のインバータ素子、第２の閾値電圧が設定された第２のインバータ素子及び第３の閾値電圧が設定された第３のインバータ素子を有し、これら第１乃至第３の閾値電圧は、第３の閾値電圧＜第１の閾値電圧＜第２の閾値電圧を満たすよう設定されてなり、
前記ゲート電圧制御回路は、前記ゲート電圧切替回路に対して、前記入力段回路の第１乃至第３のインバータ素子の出力信号のいずれもが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなるまでの間、前記ゲート電圧制御回路に対して、前記入力段回路の第１のインバータ素子の出力信号を前記終段回路のＰチャンネルＭＯＳ型トランジスタのゲートへ、第３のインバータ素子の出力信号を前記終段回路のＮチャンネルＭＯＳ型トランジスタのゲートへ、それぞれ印加せしめる一方、前記入力段回路の第１乃至第３のインバータ素子の出力信号のいずれもが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなった際には、前記入力段回路の第２のインバータ素子の出力信号を前記終段回路のＰチャンネルＭＯＳ型トランジスタのゲートへ、前記入力段回路の第１のインバータ素子の出力信号を前記終段回路のＮチャンネルＭＯＳ型トランジスタのゲートへ、それぞれ印加せしめ、さらに、前記入力段回路の第１乃至第３のインバータ素子の出力信号のいずれもが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなった際には、前記入力段回路の第１のインバータ素子の出力信号を前記終段回路のＰチャンネルＭＯＳ型トランジスタのゲートへ、第３のインバータ素子の出力信号を前記終段回路のＮチャンネルＭＯＳ型トランジスタのゲートへ、それぞれ印加せしめる切替制御信号を出力するよう構成されてなるものも好適である。
上記構成において、前記ゲート電圧制御回路は、３入力ＮＡＮＤ素子と、３入力ＯＲ素子と、ＲＳラッチを具備してなり、
前記入力段回路の第１乃至第３のインバータ素子の各出力は、前記３入力ＮＡＮＤ素子の入力段及び前記３入力ＯＲ素子の入力段に、それぞれ印加され、
前記３入力ＮＡＮＤ素子の出力は、前記ＲＳラッチの負論理入力のＳ入力端子へ、また、前記３入力ＯＲ素子の出力は、前記ＲＳラッチの負論理入力のＲ入力端子へ、それぞれ印加されるよう構成されると共に、
前記ＲＳラッチのＱ出力が切替制御信号として出力可能に構成されてなるものが好適である。

本発明によれば、入力信号の変化を３種類の閾値によって区別し、その結果に基づいて終段回路を構成する２つのトランジスタが同時に導通状態とならないようにゲート電圧を印加し、しかも、出力信号のほぼ中央値付近で、レベル変化が生ずるように構成したので、終段回路の２つのトランジスタにおける貫通電流の発生を確実に回避すると共に、入力信号に対する出力信号の遅延やデューティ比の変化を招くことのないインバータ回路を提供することができるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるインバータ回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるインバータ回路は、ＰチャンネルＭＯＳトランジスタ（図１においては「Ｍ１」と表記）１とＮチャンネルＭＯＳトランジスタ（図１においては「Ｍ２」と表記）２とを具備してなる終段回路１０１と、終段回路１０１のＰチャンネルＭＯＳトランジスタ（以下「出力ＰＭＯＳトランジスタ」と称する）１とＮチャンネルＭＯＳトランジスタ（以下「出力ＮＭＯＳトランジスタ」と称する）２のそれぞれのゲートへのゲート電圧の印加を切り替えるゲート電圧切替回路１０２と、入力信号の反転を行う入力段回路１０４と、入力信号及び入力段回路１０４の出力信号に基づいてゲート電圧を生成、出力するゲート電圧制御回路（図１においては「ＣＯＮＴ」と表記）１０３とに大別されて構成されたものとなっている。

終段回路１０１は、従来回路と基本的に同一の構成で、出力ＰＭＯＳトランジスタ１と出力ＮＭＯＳトランジスタ２がいわゆるトーテムポールに接続、換言すれば、直列接続されて構成されたものとなっている。
すなわち、出力ＰＭＯＳトランジスタ１と出力ＮＭＯＳトランジスタ２は、ドレインが相互に接続されると共に出力端子３２に接続される一方、出力ＰＭＯＳトランジスタ１のソースには、図示されない電源から所定の電源電圧Ｖｃｃが印加されるようになっており、また、出力ＮＭＯＳトランジスタ２のソースは、所定電位、例えば、グランドに接続されることによってグランド電位とされている。
そして、出力ＰＭＯＳトランジスタ１と出力ＮＭＯＳトランジスタ２のそれぞれのゲートは、次述するゲート電圧切替回路１０２に接続されている。

ゲート電圧切替回路１０２は、第１のスイッチ素子（図１においては「ＳＷ１」と表記）３及び第２のスイッチ素子（図１においては「ＳＷ２」と表記）４を有して構成されたものとなっている。
これら第１及び第２のスイッチ素子３，４は、例えば、半導体素子、より具体的には、トランジスタ等を用いてなるものが好適であり、後述するゲート電圧制御回路１０３から出力される制御電圧Ｖｃｎｔに応じて、その開閉が制御されるものとなっている。
第１及び第２のスイッチ素子３，４の構成は、基本的に同一であるので、以下の第１のスイッチ素子３の構成の説明を以て、第２のスイッチ素子４の構成の説明に代えることとする。なお、第１のスイッチ素子３の説明において、その構成要素の符号の後には、対応する第２のスイッチ素子４の構成要素の符号を括弧書きで記述するものとする。

第１のスイッチ素子３は、後述するように外部の回路に接続される第１及び第２の回路接点３ａ（４ａ），３ｂ（４ｂ）と、後述するゲート電圧制御回路１０３から出力される切替制御電圧Ｖｃｎｔに応じて、第１又は第２の回路接点３ａ（４ａ），３ｂ（４ｂ）のいずれか一方に接続される切替接点３ｃ（４ｃ）とを有したものとなっている。
そして、第１のスイッチ素子３の切替接点３ｃは、出力ＰＭＯＳトランジスタ１のゲートに、第２のスイッチ素子４の切替接点４ｃは、出力ＮＭＯＳトランジスタ２のゲートに、それぞれ接続されたものとなっている。
なお、図１においては、第１の回路接点３ａ，４ａは、共に「Ｈ」と、また、第２の回路接点３ｂ，４ｂは、共に「Ｌ」と、それぞれ表記されている。

一方、第１のスイッチ素子３の第１の回路接点３ａと、第２のスイッチ素子４の第２の回路接点４ｂには、後述するゲート電圧制御回路１０３のゲート制御電圧Ｖｇａｔｅが印加されるようになっている。
また、第１のスイッチ素子３の第２の回路接点３ｂと、第２のスイッチ素子４の第１の回路接点４ａは、共にインバータ素子５の出力段に接続されたものとなっている。

本発明の実施の形態における入力段回路１０４は、入力信号を論理反転するインバータ素子５を用いて構成されたものとなっている。
インバータ素子５は、公知・周知の構成を有してなるもので、その入力段には、入力端子３１を介して入力信号が印加されるようになっている一方、出力段は、先に説明したようにゲート電圧切替回路１０２に接続されると共に、次述するゲート電圧制御回路１０３の入力段に接続されている。

ゲート電圧制御回路１０３は、その入力段に、上述のようにインバータ素子５の出力信号が入力されると共に、入力端子３１を介して入力信号が印加されるようになっている。そして、後述するようなタイミングで、出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２のゲートへ印加されるゲート制御電圧Ｖｇａｔｅと、第１及び第２のスイッチ素子３，４の動作制御のための切替制御電圧Ｖｃｎｔを生成、出力するようになっている。

次に、図２に示された波形図を参照しつつ、上記構成における動作について説明する。
まず、入力信号（図２（Ａ））が論理値Ｌｏｗに相当するレベルにある場合、ゲート電圧制御回路１０３には、その入力信号と共に、インバータ素子５を介して論理値Ｈｉｇｈに相当するレベルの信号が入力される。かかる状態において、ゲート電圧制御回路１０３は、ゲート制御電圧Ｖｇａｔｅとして論理値Ｈｉｇｈに相当するレベルの信号を出力すると共に、第１及び第２のスイッチ素子３，４に対して、その切替接点３ｃ，４ｃが共に第２の回路接点３ｂ，４ｂ側に接続されるべく切替制御電圧Ｖｃｎｔを所定のレベルで出力する（図２（Ｄ）参照）。

したがって、入力信号が論理値Ｌｏｗに相当するレベルにある場合、出力ＰＭＯＳトランジスタ１のゲートには、インバータ素子５の出力電圧Ｖｉｎｖ１、すなわち、論理値Ｈｉｇｈに相当する電圧が印加される（図２（Ｃ）参照）一方、出力ＮＭＯＳトランジスタ２のゲートには、論理値Ｈｉｇｈに相当するレベルのゲート制御電圧Ｖｇａｔｅが印加されることとなる（図２（Ｂ）参照）。
その結果、出力ＰＭＯＳトランジスタ１は、非導通状態（ＯＦＦ）、出力ＮＭＯＳトランジスタ２は、導通状態（ＯＮ）となり（図２（Ｅ）及び図２（Ｆ）参照）、出力電圧outputは、論理値Ｌｏｗに相当するレベルとなる（図２（Ｇ）参照）。

次いで、入力信号が論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルへ向かって上昇してゆき、入力信号がインバータ素子５の第１の閾値電圧Ｖｔｈ１より低い状態にあって、論理値Ｌｏｗに相当するレベルからやや上昇し、所定の電圧（第３の閾値電圧）となると、ゲート電圧制御回路１０３によりゲート制御電圧Ｖｇａｔｅが論理値Ｌｏｗに相当するレベルとされる（図２（Ｂ）参照）。その結果、出力ＮＭＯＳトランジスタ２がＯＦＦとなる（図２（Ｆ）参照）。

入力信号のレベルがさらに上昇し、インバータ素子５の閾値電圧Ｖｔｈ１に達すると、インバータ素子５の出力Ｖｉｎｖ１が論理値Ｌｏｗに相当するレベルとなり、それが出力ＰＭＯＳトランジスタ１のゲート電圧Ｖｇ１となるため、出力ＰＭＯＳトランジスタ１はＯＮとなり、出力電圧outputは、論理値Ｈｉｇｈに相当するレベルに立ち上がることとなる（図２（Ｃ）、図２（Ｅ）及び図２（Ｇ）参照）。
なお、入力信号が論理値Ｌｏｗに相当するレベルから徐々に上昇し始めて、第３の閾値電圧を超えて、ゲート電圧制御回路１０３によりゲート制御電圧Ｖｇａｔｅが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなった時点から、上述のように出力電圧outputが論理値Ｈｉｇｈに相当するレベルとなるまでの間（図２（Ｇ）において網掛けが施された部分）は、出力レベルが不定状態（フローティング）となる区間である。

さらに入力信号のレベルがインバータ素子５の閾値電圧Ｖｔｈ１を超えて上昇し、論理値Ｈｉｇｈに相当するレベルより若干低い所定の電圧（第２の閾値電圧）に達すると、切替制御電圧Ｖｃｎｔがゲート電圧制御回路１０３により、第１及び第２のスイッチ３，４の切替接点３ｃ，４ｃが共に第１の回路接点３ａ，４ａと接続される所定のレベルとされる（図２（Ａ）及び図２（Ｄ）参照）。
その結果、出力ＰＭＯＳトランジスタ１のゲートには、ゲート電圧制御回路１０３のゲート制御電圧Ｖｇａｔｅが印加される一方、出力ＮＭＯＳトランジスタ２のゲートには、インバータ素子５の出力電圧Ｖｉｎｔ１が印加されることとなる。

次に、入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルへ切り替わる場合の回路動作について、以下に説明する。
まず、入力信号が論理値Ｈｉｇｈに相当するレベルから徐々に低下し始め、インバータ素子５の閾値電圧Ｖｔｈ１より高い所定電圧、すなわち、第２の閾値電圧を下回ると、ゲート電圧制御回路１０３によりゲート制御電圧Ｖｇａｔｅが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとされる（図２（Ｂ）参照）。その結果、出力ＰＭＯＳトランジスタ１は、ＯＮ状態からＯＦＦ状態へ切り替わることとなる（図２（Ｅ）参照）。

入力信号がさらに低下してゆきインバータ素子５の閾値電圧Ｖｔｈ１を下回ると、インバータ素子５の出力電圧Ｖｉｎｖ１は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなり、それによって、出力ＮＭＯＳトランジスタ２がＯＦＦ状態からＯＮ状態となり（図２（Ｆ）参照）、出力電圧outputは、論理値Ｌｏｗに相当するレベルとなる（図２（Ｇ）参照）。

なお、入力信号が論理値Ｈｉｇｈに相当するレベルから低下し始め、第２の閾値電圧を下回り、ゲート電圧制御回路１０３によりゲート制御電圧Ｖｇａｔｅが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとされた時点から、出力電圧outputが論理値Ｌｏｗに相当するレベルとなるまでの間（図２（Ｇ）において網掛けが施された部分）は、出力レベルが不定状態（フローティング）となる区間である。

そして、入力信号がさらに低下してゆき、第３の閾値電圧に達すると、切替制御電圧Ｖｃｎｔがゲート電圧制御回路１０３により、第１及び第２のスイッチ３，４の切替接点３ｃ，４ｃが共に第２の回路接点３ｂ，４ｂと接続される所定のレベルとされる（図２（Ａ）及び図２（Ｄ）参照）。
その結果、出力ＰＭＯＳトランジスタ１のゲートには、インバータ素子５の出力電圧Ｖｉｎｖ１が印加される一方、出力ＮＭＯＳトランジスタ２のゲートには、ゲート電圧制御回路１０３のゲート制御電圧Ｖｇａｔｅが印加されることとなる。
このように、出力ＰＭＯＳトランジスタ１と出力ＮＭＯＳトランジスタ２が同時にＯＮ状態とならないようにしつつ、入力信号が第１の閾値電圧を過ぎる際に、出力電圧outputが変化するようになっているため、従来と異なり、出力電圧outputのデューティ比が、入力信号のデューティ比と異なるようなことが確実に回避されるものとなっている。

次に、第２の構成例について、図３乃至図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例のインバータ回路は、入力段回路１０４Ａを３つのインバータ素子５ａ〜５ｃによって構成し、出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２のゲート電圧を出力できるようにする一方、ゲート電圧制御回路１０３Ａが、切替制御電圧Ｖｃｎｔの出力のみを行うよう構成されたものである（詳細は後述）。
以下、具体的に説明すれば、まず、終段回路１０１及びゲート電圧切替回路１０２は、先に図１に示された構成と基本的に同一のものであるので、ここでの再度の詳細な説明は省略する。

一方、この第２の構成例においては、第１乃至第３のインバータ（図３においては、それぞれ「ｉｎｖ１」、「ｉｎｖ２」、「ｉｎｖ３」と表記）５ａ〜５ｃが設けられており、その各々の入力段は、共に入力端子３１に接続されている。
また、第１乃至第３のインバータ素子５ａ〜５ｃの各々の出力段は、共にゲート電圧制御回路１０３Ａの入力段に接続されている。
さらに、第１のインバータ素子５ａの出力段は、第１のスイッチ素子３の第２の回路接点３ｂ及び第２のスイッチ素子４の第１の回路接点４ａに接続されている。

またさらに、第２のインバータ素子５ｂの出力段は、第１のスイッチ素子３の第１の回路接点３ａに、第３のインバータ素子５ｃの出力段は、第２のスイッチ素子４の第２の回路接点４ｂに、それぞれ接続されている。
これら第１乃至第３のインバータ素子５ａ〜５ｃの閾値電圧は、それぞれ異なる値に設定されたものとなっている。すなわち、第１のインバータ素子５ａの閾値電圧をＶｔｈ１、第２のインバータ素子５ｂの閾値電圧をＶｔｈ２、第３のインバータ素子５ｃの閾値電圧をＶｔｈ３と、それぞれ定義すると、Ｖｔｈ２＞Ｖｔｈ１＞Ｖｔｈ３の相対関係を満たすように設定されたものとなっている。

この第２の構成例におけるゲート電圧制御回路１０３Ａは、第１乃至第３のインバータ素子５ａ〜５ｃの出力に応じて、第１及び第２のスイッチ素子３，４の動作を制御する切替制御電圧Ｖｃｎｔの電圧レベルを切り替えるよう構成されたものとなっている。
図４には、第１乃至第３のインバータ素子５ａ〜５ｃの入出力特性と共に切替制御電圧Ｖｃｎｔの変化を示す特性線図が示されており、以下、同図を参照しつつ入力信号の変化に対する第１乃至第３のインバータ素子５ａ〜５ｃの出力変化と、この第１乃至第３のインバータ素子５ａ〜５ｃの出力変化に対する切替制御電圧Ｖｃｎｔの変化について説明する。

まず、入力信号の変化に対する第１乃至第３のインバータ素子５ａ〜５ｃの出力変化について説明すれば、入力信号が第３のインバータ素子５ｃの閾値電圧Ｖｔｈ３より低いレベルにある場合、第１乃至第３のインバータ素子５ａ〜５ｃは、いずれも論理値Ｈｉｇｈに相当する出力レベルとなる。
入力信号が上昇し、第３のインバータ素子５ｃの閾値電圧Ｖｔｈ３を超えると、第３のインバータ素子５ｃの出力は、論理値Ｌｏｗに相当するレベルとなる一方、第１及び第２のインバータ素子５ａ，５ｂは、いずれも論理値Ｈｉｇｈに相当するレベルを維持したままである。

上述のように入力信号が零の状態から上昇し、閾値電圧Ｖｔｈ３に達して第３のインバータ素子５ｃの出力が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなるまでの間、切替制御電圧Ｖｃｎｔは、ゲート電圧制御回路１０３Ａによって論理値Ｌｏｗに相当するレベルに設定されるようになっている。

入力信号がさらに上昇し、閾値電圧Ｖｔｈ１を超えると、第１のインバータ素子５ａの出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなる。
一方、切替制御電圧Ｖｃｎｔは、入力信号が閾値電圧Ｖｔｈ３を超えると、後述する閾値電圧Ｖｔｈ２を超えるまで、不変期間とされるものとなっている。

入力信号がさらに上昇し、閾値電圧Ｖｔｈ２を超えると、第２のインバータ素子５ｂの出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなる。同時に、切替制御電圧Ｖｃｎｔは、ゲート電圧制御回路１０３Ａによって論理値Ｈｉｇｈに相当するレベルとされるようになっている。
ここで、第１乃至第３の閾値電圧Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３は、例えば、第１の閾値電圧Ｖｔｈ１を電源電圧のほぼ１／２程度に設定し、第２及び第３の閾値電圧Ｖｔｈ２，Ｖｔｈ３は、第１の閾値電圧Ｖｔｈ１を中心にその上下に等分に設定するのが好適である。

次に、第２の構成例における動作について、図４及び図５を参照しつつ説明する。
最初に、入力信号が論理値Ｌｏｗに相当するレベルにある状態から論理値Ｈｉｇｈに相当するレベルまで変化する場合について説明すれば、入力信号が論理値Ｌｏｗに相当するレベルにあっては、第１乃至第３のインバータ素子５ａ〜５ｃの出力Ｖｉｎｖ１〜Ｖｉｎｖ３は、全て論理値Ｈｉｇｈに相当するレベルとなる（図５（Ａ）〜図５（Ｄ）参照）一方、切替制御電圧Ｖｃｎｔは、論理値Ｌｏｗに相当するレベルとなる（図５（Ｅ）参照）。

かかる状態にあって、第１及び第２のスイッチ素子３，４は、論理値Ｌｏｗに相当するレベルにある切替制御信号Ｖｃｎｔによって、切替接点３ｃと第２の回路接点３ｂが、切替接点４ｃと第２の回路接点４ｂが、それぞれ接続される状態となる。そのため、出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２のそれぞれのゲートには、共に、論理値Ｈｉｇｈに相当するレベルの電圧が印加されることとなる（図５（Ｆ）及び図５（Ｇ）参照）。
したがって、出力ＰＭＯＳトランジスタ１は、ＯＦＦ状態となる一方、出力ＮＭＯＳトランジスタ２は、ＯＮ状態となり、出力電圧outputは、論理値Ｌｏｗに相当するレベルとなる（図５（Ｈ）参照）。

入力信号が上昇し始め、閾値電圧Ｖｔｈ３を超えると第３のインバータ素子５ｃの出力Ｖｉｎｖ３が論理値Ｌｏｗに相当するレベルとなる（図５（Ｄ）参照）。この際、切替制御電圧Ｖｃｎｔは、不変状態となる（図４参照）ため、第１及び第２のスイッチ素子３，４は、切替接点３ｃと第２の回路接点３ｂが、切替接点４ｃと第２の回路接点４ｂが、それぞれ接続された状態に維持されることとなる。
そのため、出力ＮＭＯＳトランジスタ２のゲートには、第３のインバータ素子５ｃからの論理値Ｌｏｗに相当する出力Ｖｉｎｖ３が印加され（図５（Ｇ）参照）、出力ＮＭＯＳトランジスタ２はＯＦＦ状態となり、出力電圧outputは、フローティング状態となる（図５（Ｈ）の網掛け部分参照）。

入力信号がさらに上昇し、閾値電圧Ｖｔｈ１を超えると第１のインバータ素子５ａの出力Ｖｉｎｖ１が論理値Ｌｏｗに相当するレベルとなり（図５（Ｃ）参照）、それが、出力ＰＭＯＳトランジスタ１のゲートに印加されるため（図５（Ｆ）参照）、出力ＰＭＯＳトランジスタ１は、ＯＮ状態となる。その結果、出力電圧outputは、フローティング状態から論理値Ｈｉｇｈに相当するレベルとなる（図５（Ｈ）参照）。
かかる状態にあって、切替制御電圧Ｖｃｎｔは不変状態とされるため（図４参照）、第１及び第２のスイッチ素子３，４は、切替接点３ｃ，４ｃと第２の回路接点３ｂ，４ｂがそれぞれ接続された状態に維持される。

入力信号がさらに上昇し、閾値電圧Ｖｔｈ２を超えると第２のインバータ素子５ｂの出力Ｖｉｎｖ２が論理値Ｌｏｗに相当するレベルとなるが（図５（Ｂ）参照）、第１のスイッチ素子３は、切替接点３ｃが第２の回路接点３ｂに接続されているため、第２のインバータ素子５ｂの出力Ｖｉｎｖ２の変化は、出力ＰＭＯＳトランジスタ１の動作に影響を与えることはない。
一方、切替制御電圧Ｖｃｎｔは、第２のインバータ素子５ｂの出力Ｖｉｎｖ２が論理値Ｌｏｗに相当するレベルとなると同時に、不変状態から論理値Ｈｉｇｈに相当するレベルとなる（図４及び図５（Ｅ）参照）。その結果、第１及び第２のスイッチ素子３，４は、切替接点３ｃが第１の回路接点３ａに、切替接点４ｃが第１の回路接点４ａに、それぞれ接続されることとなる。

したがって、出力ＰＭＯＳトランジスタ１のゲートには、第２のインバータ素子５ｂの出力Ｖｉｎｖ２が、出力ＮＭＯＳトランジスタ２のゲートには、第１のインバータ素子５ａの出力Ｖｉｎｖ１が、それぞれ印加されることとなる。このように出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２のそれぞれのゲートに印加される信号が第１及び第２のスイッチ素子３，４によって切り替えられても、その前後における第１乃至第３のインバータ素子５ａ〜５ｃの出力レベルに変化はないため、出力電圧outputは、論理値Ｈｉｇｈに相当するレベルに維持されたままである。

次に、入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルへ低下してゆく場合の回路動作について説明する。
まず、入力信号が論理値Ｈｉｇｈに相当するレベルから低下し始めて、閾値電圧Ｖｔｈ２を下回ると、第２のインバータ素子５ｂの出力Ｖｉｎｖ２が、論理値Ｈｉｇｈに相当するレベルとなり（図５（Ｂ）参照）、出力ＰＭＯＳトランジスタ１のゲートに印加されるため（図５（Ｆ）参照）、出力ＰＭＯＳトランジスタ１はＯＦＦとなる。この出力ＰＭＯＳトランジスタ１のＯＦＦと同時に出力電圧outputは、フローティング状態となる（図５（Ｈ）参照）。

入力信号がさらに低下してゆき、閾値電圧Ｖｔｈ１を下回ると、第１のインバータ素子５ａの出力Ｖｉｎｖ１が、論理値Ｈｉｇｈに相当するレベルとなり（図５（Ｃ）参照）、出力ＮＭＯＳトランジスタ２のゲートに印加され（図５（Ｇ）参照）、出力ＮＭＯＳトランジスタ２は、ＯＮ状態となる。そのため、出力電圧outputは、フローティング状態から論理値Ｌｏｗに相当するレベルとなる（図５（Ｈ）参照）。
かかる状態において、切替制御電圧Ｖｃｎｔは依然、不変状態である（図４参照）ため、第１及び第２のスイッチ素子３，４は、切替接点３ｃが第１の回路接点３ａに、切替接点４ｃが第１の回路接点４ａに、それぞれ接続されたままである。

入力信号がさらに低下して、閾値電圧Ｖｔｈ３を下回ると、第３のインバータ素子５ｃの出力Ｖｉｎｖ３が、論理値Ｈｉｇｈに相当するレベルとなり（図５（Ｄ）参照）、同時に、切替制御電圧Ｖｃｎｔが論理値Ｌｏｗに相当するレベルとなる（図５（Ｅ）参照）。
その結果、第１及び第２のスイッチ３，４は、切替接点３ｃが第２の回路接点３ｂに、切替接点４ｃが第２の回路接点４ｂに、それぞれ接続され、出力ＰＭＯＳトランジスタ１のゲートには、第１のインバータ素子５ａの出力Ｖｉｎｖ１が、出力ＮＭＯＳトランジスタ２のゲートには、第３のインバータ素子５ｃの出力Ｖｉｎｖ３が、それぞれ印加されることとなる。

このように出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２のそれぞれのゲートに印加される信号が第１及び第２のスイッチ素子３，４によって切り替えられても、その前後における第１乃至第３のインバータ素子５ａ〜５ｃの出力レベルに変化はないため、出力電圧outputは、論理値Ｌｏｗに相当するレベルに維持されたままである。

次に、第３の構成例について、図６を参照しつつ説明する。
この第３の構成例は、図３に示された第２の構成例におけるゲート電圧制御回路１０３Ａの具体的な構成例を示すと共に、ゲート電圧切替回路１０２のより具体的な構成例を示したものであり、他の構成部分は、図３に示された構成と基本的に同一のものである。
なお、以下の説明において、図１又は図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

まず、ゲート電圧制御回路１０３Ａは、３入力ＮＡＮＤ素子６と、３入力ＯＲ素子７と、ＲＳラッチ８を用いて構成されたものとなっている。
３入力ＮＡＮＤ素子６の３つの入力段には、第１乃至第３のインバータ素子５ａ〜５ｃの出力段がそれぞれ接続される一方、３入力ＮＡＮＤ素子６の出力段は、ＲＳラッチ８の負論理Ｓ入力に接続されている。
また、３入力ＯＲ素子７の３つの入力段には、第１乃至第３のインバータ素子５ａ〜５ｃの出力段がそれぞれ接続される一方、３入力ＯＲ素子７の出力段は、ＲＳラッチ８の負論理Ｒ入力に接続されている。

ＲＳラッチ８は、公知・周知の構成を有してなるもので、そのＱ出力は、第１の切替制御電圧Ｖｃｎｔ１として、また、Ｑ出力を反転した出力（以下、「反転Ｑ出力」と称する）は、第２の切替制御電圧Ｖｃｎｔ２として、次述するゲート電圧切替回路１０２へ印加されるようになっている。
なお、本発明の実施の形態においては、ＲＳラッチ８のＳ入力、Ｒ入力は、負論理入力となっている。

ゲート電圧切替回路１０２は、第１乃至第４のＣＭＯＳスイッチ２１〜２４を有して構成されたものとなっている。
第１乃至第４のＣＭＯＳスイッチ２１〜２４は、いずれも基本的に同一の構成を有してなるものである。
以下に、第１のＣＭＯＳスイッチ２１の構成を説明し、その説明を以て第２乃至第４のＣＭＯＳスイッチ２２〜２４の構成の説明に代えることとし、以下の説明においては、必要に応じて第１のＣＭＯＳスイッチ２１の構成要素の符号の後に括弧書きで、第２乃至第４のＣＭＯＳスイッチ２２〜２４の対応する構成要素を示すこととする。

第１のＣＭＯＳスイッチ２１（２２〜２４）は、ＰＭＯＳトランジスタ１０（１２、１４、１６）とＮＭＯＳトランジスタ１１（１３、１５、１７）が並列接続、すなわち、ドレイン同士、ソース同士が接続されて構成されたものとなっている。
そして、第１のＣＭＯＳスイッチ２１においては、ＮＭＯＳトランジスタ（図６においては「Ｍ１１」と表記）１１のゲートは、第２のＣＭＯＳスイッチ２２を構成するＰＭＯＳトランジスタ（図６においては「Ｍ１２」と表記）１２のゲートと接続されると共に、第１の切替制御電圧Ｖｃｎｔ１が印加されるようになっている一方、ＰＭＯＳトランジスタ（図６においては「Ｍ１０」と表記）１０のゲートは、第２のＣＭＯＳスイッチ２２を構成するＮＭＯＳトランジスタ（図６においては「Ｍ１３」と表記）１３のゲートと接続されると共に、第２の切替制御電圧Ｖｃｎｔ２が印加されるようになっている。

また、この構成例においては、例えば、第１のＣＭＯＳスイッチ２１のＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１のドレイン同士が出力ＰＭＯＳトランジスタ１のゲートに、ソース同士が第１のインバータ素子５ａの出力段に、それぞれ接続されたものとなっている。
同様に、第２のＣＭＯＳスイッチ２２のＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３のドレイン同士が出力ＰＭＯＳトランジスタ１のゲートに接続される一方、ソース同士は第２のインバータ素子５ｂの出力段に接続されたものとなっている。

第３のＣＭＯＳスイッチ２３を構成するＮＭＯＳトランジスタ（図６においては「Ｍ１５」と表記）１５のゲートは、第４のＣＭＯＳスイッチ２４を構成するＰＭＯＳトランジスタ（図６においては「Ｍ１６」と表記）１６のゲートと接続されると共に、第１の切替制御電圧Ｖｃｎｔ１が印加されるようになっている一方、第３のＣＭＯＳスイッチ２３を構成するＰＭＯＳトランジスタ（図６においては「Ｍ１４」と表記）１４のゲートは、第４のＣＭＯＳスイッチ２４を構成するＮＭＯＳトランジスタ（図６においては「Ｍ１７」と表記）１７のゲートと接続されると共に、第２の切替制御電圧Ｖｃｎｔ２が印加されるようになっている。

そして、第３のＣＭＯＳスイッチ２３のＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５のドレイン同士、及び、第４のＣＭＯＳスイッチ２４のＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７のドレイン同士が、共に出力ＮＭＯＳトランジスタ２のゲートに接続されたものとなっている。
また、第３のＣＭＯＳスイッチ２３のＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５のソース同士が第１のインバータ素子５ａの出力段に接続される一方、第４のＣＭＯＳスイッチ２４のＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７のソース同士が、第３のインバータ素子５ｃの出力段に接続されたものとなっている。

次に、かかる構成における動作について、以下に説明する。
まず、この第３の構成例における基本的な動作は、図３に示された第２の構成例における動作と基本的に同一である。したがって、以下の説明においては、特に、ゲート電圧制御回路１０３Ａ及びゲート電圧切替回路１０２の内部の回路素子の動作を中心に、図７に示された波形図を参照しつつ説明することとする。

最初に、入力信号が論理値Ｌｏｗに相当する状態から論理値Ｈｉｇｈに相当するレベルに至るまでの間におけるゲート電圧制御回路１０３Ａ及びゲート電圧切替回路１０２の内部の回路素子の動作を中心に説明する。
入力信号が論理値Ｌｏｗに相当するレベルになり、これに伴い、第１乃至第３のインバータ素子５ａ〜５ｃの出力Ｖｉｎｖ１〜Ｖｉｎｖ３が全て論理値Ｈｉｇｈに相当するレベルになると、ゲート電圧制御回路１０３Ａの３入力ＮＡＮＤ素子６の出力が論理値Ｌｏｗに相当するレベルとなる。その結果、第１の切替制御電圧Ｖｃｎｔ１としてのＲＳラッチ８のＱ出力は、論理値Ｌｏｗに相当するレベルとなる（図７（Ｅ）参照）一方、反転Ｑ出力は、論理値Ｈｉｇｈに相当するレベルとなる。

そのため、第１及び第３のＣＭＯＳスイッチ２１，２３がＯＦＦ状態となる一方、第２及び第４のＣＭＯＳスイッチ２２，２４は、ＯＮ状態となり、出力ＰＭＯＳトランジスタ１のゲートは、第１のインバータ素子５ａにより論理値Ｈｉｇｈに相当するレベルとされ、出力ＮＭＯＳトランジスタ２のゲートは、第３のインバータ素子５ｃにより論理値Ｈｉｇｈに相当するレベルとされる。
したがって、出力ＰＭＯＳトランジスタ１は、ＯＦＦ状態、出力ＮＭＯＳトランジスタ２は、ＯＮ状態となり、出力電圧outputは、論理値Ｌｏｗに相当するレベルとなる（図７（Ｈ）参照）。

次に、入力信号が論理値Ｌｏｗに相当するレベルから上昇し、閾値電圧Ｖｔｈ３を超えると第３のインバータ素子５ｃの出力Ｖｉｎｖ３は、論理値Ｌｏｗに相当するレベルとなり（図７（Ｄ）参照）、３入力ＮＡＮＤ素子６及び３入力ＯＲ素子７に入力されるが、それぞれの出力変化は、ＲＳラッチ８の出力変化を招くものではないので、第１の切替制御電圧Ｖｃｎｔ１は、依然として論理値Ｌｏｗのままであり、また、第２の切替制御電圧Ｖｃｎｔ２は、依然として論理値Ｈｉｇｈのままである（図７（Ｅ）参照）。

一方、第３のインバータ素子５ｃの出力Ｖｉｎｖ３の論理値Ｌｏｗへの変化は、出力ＮＭＯＳトランジスタ２のゲートに印加されるため、出力ＮＭＯＳトランジスタ２は、ＯＦＦ状態となるため、出力電圧outputは、フローティング状態となる（図７（Ｈ）参照）。

入力信号がさらに上昇し、閾値電圧Ｖｔｈ１を超えると、第１のインバータ素子５ａの出力Ｖｉｎｖ１が、論理値Ｌｏｗに相当するレベルとなるが（図７（Ｃ）参照）、ＲＳラッチ８の出力に変化は生じない。
一方、第１のインバータ素子５ａの出力Ｖｉｎｖ１は、第２のＣＭＯＳスイッチ２２を介して出力ＰＭＯＳトランジスタ１のゲートに印加されるため（図７（Ｆ）参照）、出力ＰＭＯＳトランジスタ１は、ＯＮ状態となり、出力電圧outputは、論理値Ｈｉｇｈに相当するレベルとなる（図７（Ｈ）参照）。

入力信号がさらに上昇し、閾値電圧Ｖｔｈ２を超えると、第２のインバータ素子５ｂの出力Ｖｉｎｖ２が論理値Ｌｏｗに相当するレベルとなるため（図７（Ｂ）参照）、ＲＳラッチ８がリセットされ、第１の切替制御電圧Ｖｃｎｔ１が論理値Ｈｉｇｈに相当するレベルとなる（図７（Ｅ）参照）一方、第２の切替制御電圧Ｖｃｎｔ２が論理値Ｌｏｗに相当するレベルとなる。
そのため、第１及び第３のＣＭＯＳスイッチ２１，２３がＯＮ状態となる一方、第２及び第４のＣＭＯＳスイッチ２２，２４は、ＯＦＦ状態となり、出力ＰＭＯＳトランジスタ１のゲートには、第２のインバータ素子５ｂの出力Ｖｉｎｖ２が、出力ＮＭＯＳトランジスタ２のゲートには、第１のインバータ素子５ａの出力Ｖｉｎｖ１が、それぞれ印加されることとなるが、それぞれのゲート電位に変化はないので、出力電圧outputは、論理値Ｈｉｇｈに相当するレベルに維持されたままである（図７Ｈ）参照）。

次に、入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルへ低下してゆく場合について説明する。
まず、入力信号が論理値Ｈｉｇｈに相当するレベルから低下し始め、閾値電圧Ｖｔｈ２を下回ると、第２のインバータ素子５ｂの出力Ｖｉｎｖ２が論理値Ｈｉｇｈに相当するレベルとなるが（図７（Ｂ）参照）、ＲＳラッチ８の出力に変化は生じない。
一方、この第２のインバータ素子５ｂの出力Ｖｉｎｖ２は、出力ＰＭＯＳトランジスタ１のゲートに印加されるため、出力ＰＭＯＳトランジスタ１は、ＯＦＦ状態となり、出力電圧outputは、フローティング状態となる（図７（Ｈ）参照）。

入力信号がさらに低下してゆき、閾値電圧Ｖｔｈ１を下回ると、第１のインバータ素子５ａの出力Ｖｉｎｖ１が論理値Ｈｉｇｈに相当するレベルとなるが（図７（Ｃ）参照）、ＲＳラッチ８の出力に変化は生ぜず、この出力Ｖｉｎｖ１は、同時に出力ＮＭＯＳトランジスタ２のゲートに印加されることとなる（図７（Ｆ）参照）。そのため、出力ＮＭＯＳトランジスタ２はＯＮ状態となり、出力電圧outputは、論理値Ｌｏｗに相当するレベルとなる（図７（Ｈ）参照）。

入力信号がさらに低下し、閾値電圧Ｖｔｈ３を下回ると、第３のインバータ素子５ｃの出力Ｖｉｎｖ３が論理値Ｈｉｇｈに相当するレベルとなる（図７（Ｄ）参照）。この時、同時に３入力ＮＡＮＤ素子６の全ての入力が論理値Ｈｉｇｈに相当するレベルとなるため、３入力ＮＡＮＤ素子６の出力は、論理値Ｌｏｗに相当するレベルとなる。そのため、ＲＳラッチ８がセットされ、第１の切替制御電圧Ｖｃｎｔ１が論理値Ｌｏｗに相当するレベルとなる（図７（Ｅ）参照）一方、第２の切替制御電圧Ｖｃｎｔ２が論理値Ｈｉｇｈに相当するレベルとなる。

その結果、それまでの第１及び第３のＣＭＯＳスイッチ２１，２３に代わって、第２及び第４のＣＭＯＳスイッチ２２，２４がＯＮ状態となり、出力ＰＭＯＳトランジスタ１のゲートには、第１のインバータ素子５ａの出力Ｖｉｎｖ１が、出力ＮＭＯＳトランジスタ２のゲートには、第３のインバータ素子５ｃの出力Ｖｉｎｖ２が、それぞれ印加されることとなる（図７（Ｃ）、図７（Ｄ）、図７（Ｆ）及び図７（Ｇ）参照）。

本発明の実施の形態におけるインバータ回路の第１の構成例を示す回路図である。 図１に示されたインバータ回路の主要部における信号波形を示す波形図であって、図２（Ａ）は、入力信号の変化を示す波形図、図２（Ｂ）は、ゲート制御電圧の変化を示す波形図、図２（Ｃ）は、インバータの出力の変化を示す波形図、図２（Ｄ）は、第１及び第２のスイッチ素子の接点の切り替わりを模式的に示す模式図、図２（Ｅ）は、終段回路を構成するＰＭＯＳの動作の変化を模式的に示す模式図、図２（Ｆ）は、終段回路を構成するＮＭＯＳの動作の変化を模式的に示す模式図、図２（Ｇ）は、インバータ回路の出力の変化を示す波形図である。 本発明の実施の形態におけるインバータ回路の第２の構成例を示す回路図である。 図３に示された第２の構成例における入力信号に対する第１乃至第３のインバータの閾値電圧と切替制御電圧の関係を示す特性線図である。 図３に示された第２の構成例の主要部における信号波形を示す波形図であって、図５（Ａ）は、入力信号の変化を示す波形図、図５（Ｂ）は、第２のインバータの出力の変化を示す波形図、図５（Ｃ）は、第１のインバータの出力の変化を示す波形図、図５（Ｄ）は、第３のインバータの出力の変化を示す波形図、図５（Ｅ）は、切替制御電圧の変化を示す波形図、図５（Ｆ）は、終段回路を構成するＰＭＯＳのゲート電位の変化を示す波形図、図５（Ｇ）は、終段回路を構成するＮＭＯＳのゲート電位の変化を示す波形図、図５（Ｈ）は、インバータ回路の出力の変化を示す波形図である。 本発明の実施の形態におけるインバータ回路の第３の構成例を示す回路図である。 図６に示された第３の構成例の主要部における信号波形を示す波形図であって、図７（Ａ）は、入力信号の変化を示す波形図、図７（Ｂ）は、第２のインバータの出力の変化を示す波形図、図７（Ｃ）は、第１のインバータの出力の変化を示す波形図、図７（Ｄ）は、第３のインバータの出力の変化を示す波形図、図７（Ｅ）は、第１の切替制御電圧の変化を示す波形図、図７（Ｆ）は、終段回路を構成するＰＭＯＳのゲート電位の変化を示す波形図、図７（Ｇ）は、終段回路を構成するＮＭＯＳのゲート電位の変化を示す波形図、図７（Ｈ）は、インバータ回路の出力の変化を示す波形図である。 従来回路の一構成例を示す回路図である。 従来回路における入力信号に対する出力信号の関係を示す波形図であって、図９（Ａ）は、入力信号の変化を示す波形図、図９（Ｂ）は、出力の変化を示す波形図である。

符号の説明

１…出力ＰＭＯＳトランジスタ
２…出力ＮＭＯＳトランジスタ
３…第１のスイッチ素子
４…第２のスイッチ素子
５、５ａ〜５ｃ…インバータ素子
６…３入力ＮＡＮＤ素子
７…３入力ＯＲ素子
８…ＲＳラッチ
１０１…終段回路
１０２…ゲート電圧切替回路
１０３…ゲート電圧制御回路（第１の構成例）
１０３Ａ…ゲート電圧制御回路（第２の構成例）

Claims (3)

1. ＰチャンネルＭＯＳ型トランジスタと、ＮチャンネルＭＯＳ型トランジスタが直列接続されてなる終段回路を有し、外部から印加される入力信号を論理判定して出力するよう構成されてなるインバータ回路であって、
   前記入力信号を論理反転して出力する入力段回路と、
   外部から入力される複数の電圧信号を、前記終段回路を構成するＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲート電圧として、外部から入力される切替制御信号に基づいて選択して前記ＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲートへそれぞれ印加するゲート電圧切替回路と、
   前記入力信号及び前記入力段回路の出力信号に基づいて前記終段回路のＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲート電圧を生成、出力すると共に、前記ゲート電圧切替回路の動作を制御する切替制御信号を生成、出力するゲート電圧制御回路と、を具備してなり、
   前記入力段回路は、前記入力信号が第１の閾値電圧を超えた際に、論理値Ｌｏｗに相当する信号を出力する一方、前記入力信号が前記第１の閾値電圧を下回った際に、論理値Ｈｉｇｈに相当する信号を出力するよう構成されてなり、
   前記ゲート電圧制御回路は、前記入力信号に対して、第２の閾値電圧＞第１の閾値電圧＞第３の閾値電圧の相対関係を満たすよう第２及び第３の閾値電圧が設定され、前記入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルへ立ち上がる場合にあって、前記第３の閾値電圧を超えた際に、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなる一方、前記入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルへ立ち下がる場合にあって、前記第２の閾値電圧を下回った際に、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなるゲート電圧を生成、出力すると共に、
   前記ゲート電圧切替回路に対して、前記入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルへ立ち上がる場合にあって、当該入力信号が第２の閾値電圧を超えるまでの間、前記ＰチャンネルＭＯＳ型トランジスタのゲートに、前記入力段回路の出力信号を、前記ＮチャンネルＭＯＳ型トランジスタのゲートに、前記ゲート電圧を、それぞれ印加せしめる一方、前記入力信号が第２の閾値電圧を超えた後は、当該入力信号が第３の閾値電圧を下回るまでの間、前記ＰチャンネルＭＯＳ型トランジスタのゲートに、前記ゲート電圧を、前記ＮチャンネルＭＯＳ型トランジスタのゲートに、前記入力段回路の出力信号を、それぞれ印加せしめる切替制御号を出力するよう構成されてなることを特徴とするインバータ回路。
2. ＰチャンネルＭＯＳ型トランジスタと、ＮチャンネルＭＯＳ型トランジスタが直列接続されてなる終段回路を有し、外部から印加される入力信号を論理判定して出力するよう構成されてなるインバータ回路であって、
   前記入力信号を論理反転して出力する入力段回路と、
   外部から入力される複数の電圧信号を、前記終段回路を構成するＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲート電圧として、外部から入力される切替制御信号に基づいて選択して前記ＰチャンネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型トランジスタのゲートへそれぞれ印加するゲート電圧切替回路と、
   前記入力段回路の出力信号に基づいてゲート電圧切替回路の動作を制御する切替制御信号を生成、出力するゲート電圧制御回路と、を具備してなり、
   前記入力段回路は、前記入力信号を論理反転して出力するインバータ素子であって、第１の閾値電圧が設定された第１のインバータ素子、第２の閾値電圧が設定された第２のインバータ素子及び第３の閾値電圧が設定された第３のインバータ素子を有し、これら第１乃至第３の閾値電圧は、第３の閾値電圧＜第１の閾値電圧＜第２の閾値電圧を満たすよう設定されてなり、
   前記ゲート電圧制御回路は、前記ゲート電圧切替回路に対して、前記入力段回路の第１乃至第３のインバータ素子の出力信号のいずれもが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなるまでの間、前記ゲート電圧制御回路に対して、前記入力段回路の第１のインバータ素子の出力信号を前記終段回路のＰチャンネルＭＯＳ型トランジスタのゲートへ、第３のインバータ素子の出力信号を前記終段回路のＮチャンネルＭＯＳ型トランジスタのゲートへ、それぞれ印加せしめる一方、前記入力段回路の第１乃至第３のインバータ素子の出力信号のいずれもが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなった際には、前記入力段回路の第２のインバータ素子の出力信号を前記終段回路のＰチャンネルＭＯＳ型トランジスタのゲートへ、前記入力段回路の第１のインバータ素子の出力信号を前記終段回路のＮチャンネルＭＯＳ型トランジスタのゲートへ、それぞれ印加せしめ、さらに、前記入力段回路の第１乃至第３のインバータ素子の出力信号のいずれもが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなった際には、前記入力段回路の第１のインバータ素子の出力信号を前記終段回路のＰチャンネルＭＯＳ型トランジスタのゲートへ、第３のインバータ素子の出力信号を前記終段回路のＮチャンネルＭＯＳ型トランジスタのゲートへ、それぞれ印加せしめる切替制御信号を出力するよう構成されてなることを特徴とするインバータ回路。
3. 前記ゲート電圧制御回路は、３入力ＮＡＮＤ素子と、３入力ＯＲ素子と、ＲＳラッチを具備してなり、
   前記入力段回路の第１乃至第３のインバータ素子の各出力は、前記３入力ＮＡＮＤ素子の入力段及び前記３入力ＯＲ素子の入力段に、それぞれ印加され、
   前記３入力ＮＡＮＤ素子の出力は、前記ＲＳラッチの負論理入力のＳ入力端子へ、また、前記３入力ＯＲ素子の出力は、前記ＲＳラッチの負論理入力のＲ入力端子へ、それぞれ印加されるよう構成されると共に、
   前記ＲＳラッチのＱ出力が切替制御信号として出力可能に構成されてなることを特徴とする請求項２記載のインバータ回路。

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