JPH06283980A - レベルコンバータ及び半導体集積回路 - Google Patents

レベルコンバータ及び半導体集積回路

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JPH06283980A
JPH06283980A JP5072223A JP7222393A JPH06283980A JP H06283980 A JPH06283980 A JP H06283980A JP 5072223 A JP5072223 A JP 5072223A JP 7222393 A JP7222393 A JP 7222393A JP H06283980 A JPH06283980 A JP H06283980A
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level
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悟 正木
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明典 山本
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扶佐夫 関
Fumitaka Asami
文孝 浅見
Kazuo Ono
和男 大野
Masao Imai
正夫 今井
Shinya Uto
真也 鵜戸
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Abstract

(57)【要約】 【目的】 本発明はレベルコンバータ及び半導体集積回
路に関し、異種電源駆動の回路系間に設けられるレベル
変換回路の構成を改良し、また、それを同一チップ内に
集積化する場合に、その配置及びその電源供給方法を工
夫して、回路動作の高速化を図ること、及び、消費電流
の低減化を図ることを目的とする。 【構成】 入力トランジスタ回路１１と、第１〜第４の
トランジスタＴ１〜Ｔ４とを具備し、該回路１１が駆動
電源系ＶDD１，ＧNDと入力部ＩＮとに接続され、かつ、
該回路１１がトランジスタＴ２，Ｔ４の各ゲートに接続
され、トランジスタＴ１，Ｔ２が直列接続されて駆動電
源系ＶDD２，ＧNDに接続され、かつ、トランジスタＴ
３，Ｔ４が直列接続されて駆動電源系ＶDD２，ＧNDに接
続され、トランジスタＴ１のゲートがトランジスタＴ
３，Ｔ４の直列接続点となる出力部ＯUT２に接続され、
トランジスタＴ３のゲートがトランジスタＴ１，Ｔ２の
直列接続点となる出力部ＯUT１に接続され、該回路１１
が入力信号Ｓinをラッチ出力するラッチ回路11Ａから成
ることを含み構成する。

Description

【発明の詳細な説明】
【０００１】 〔目次〕 産業上の利用分野 従来の技術（図68） 発明が解決しようとする課題（図69，70） 課題を解決するための手段（図１〜９） 作用 実施例 （１）第１の実施例の説明（図10〜12） （２）第２の実施例の説明（図13〜16） （３）第３の実施例の説明（図17〜19） （４）第４の実施例の説明（図20〜22） （５）第５の実施例の説明（図23〜25） （６）第６の実施例の説明（図26） （７）第７の実施例の説明（図27（Ａ）） （８）第８の実施例の説明（図27（Ｂ）） （９）第９の実施例の説明（図28（Ａ）） （10）第10の実施例の説明（図28（Ｂ）） （11）第11の実施例の説明（図29〜31） （12）第12の実施例の説明（図32） （13）第13の実施例の説明（図33〜35） （14）第14の実施例の説明（図36〜38） （15）第15の実施例の説明（図39） （16）第16の実施例の説明（図40） （17）第17の実施例の説明（図41〜43） （18）第18の実施例の説明（図44） （19）第19の実施例の説明（図45〜47） （20）第20の実施例の説明（図48） （21）第21の実施例の説明（図49） （22）第22の実施例の説明（図50） （23）第23の実施例の説明（図51） （24）第24の実施例の説明（図52） （25）第25の実施例の説明（図53（Ａ）） （26）第26の実施例の説明（図53（Ｂ）） （27）第27の実施例の説明（図54（Ａ）） （28）第28の実施例の説明（図54（Ｂ）） （29）第29の実施例の説明（図55（Ａ）） （30）第30の実施例の説明（図55（Ｂ）） （31）第31の実施例の説明（図56，57） （32）第32の実施例の説明（図58，59） （33）第33の実施例の説明（図60〜63） （34）第34の実施例の説明（図64〜67） 発明の効果
【０００２】
【産業上の利用分野】本発明は、レベルコンバータ及び
半導体集積回路に関するものであり、更に詳しく言え
ば、駆動電源が異なる回路系間で信号レベルを変換する
インターフェース回路及びその集積回路の改善に関する
ものである。近年，超微細加工，高集積化技術の発達に
伴い２〜３〔Ｖ〕程度の低電圧で駆動可能な半導体集積
回路装置（以下ＩＣという）が開発製造されている。ま
た、現在使用されているマイクロコンピュータを中心と
するＣＭＯＳ集積回路は５Ｖ駆動系が中心である。一
方、市場では電池から駆動電源を供給する携帯用電子機
器の要求があり、ＩＣ単体としても、低消費電力化が必
須条件となっている。
【０００３】しかしながら、５〔Ｖ〕駆動系のＩＣと２
〜３〔Ｖ〕駆動系のＩＣとを共存させるめには、入出力
電圧のインタフェースの変換を行うレベルコンバータが
必要になる。これによれば、例えば、３〔Ｖ〕駆動系の
ＩＣと５〔Ｖ〕駆動系のＩＣとを用いて、信号処理回路
を構成する場合、個々のＩＣをプリント基板に個別に実
装しなくてはならず、携帯用電子機器のコンパクト化の
妨げとなっている。
【０００４】また、レベルコンバータは３〔Ｖ〕駆動系
の電源線と接地線間に接続されたインバータ素子と、５
〔Ｖ〕駆動系の電源線と接地線間に接続された４つのト
ランジスタとにより、その基本回路が構成される。この
ため、入力部の信号遷移時に２つのトランジスタ間に貫
通電流が流れ、その回路消費電力が多くなったり、出力
部の電位，例えば、「Ｈ」（ハイ）レベルから「Ｌ」
（ロー）レベルに立ち下がる時間の遅れから回路動作の
高速化の妨げとなっている。
【０００５】さらに、３〔Ｖ〕駆動系の信号処理回路と
５〔Ｖ〕駆動系の信号処理回路と、レベルコンバータと
を混在させて、同一チップ内に集積化する要求があった
場合に、そのレベル変換回路の電源線，接地線の供給端
子や信号の入力部，出力部の端子位置を考慮すると、そ
の配置が制限されるという問題がある。そこで、異種電
源駆動回路系間に設けられるレベル変換回路の構成を工
夫し、また、それを同一チップ内に集積化する場合に、
その配置及びその電源供給方法を工夫して、回路動作の
高速化を図ること、及び、消費電流の低減化を図ること
ができる回路及びその集積回路が望まれている。
【０００６】
【従来の技術】図68〜70は、従来例に係る説明図であ
る。図68は従来例に係るレベルコンバータ及び半導体集
積回路の説明図であり、図69は従来例に係る問題点を説
明するレベルコンバータの等価回路図及び信号波形図で
ある。また、図70は従来例に係る問題点を説明するレベ
ルコンバータの配置及び電源配線図である。
【０００７】例えば、３〔Ｖ〕駆動系の半導体集積回路
装置（以下ＩＣという）１と５〔Ｖ〕駆動系のＩＣ２と
を用いて信号処理回路を構成する場合、図68（Ａ）のシ
ステム構成図において、ＩＣ１とＩＣ２との間にレベル
コンバータ用ＩＣ３を接続する。なお、レベルコンバー
タ用ＩＣ３は、３〔Ｖ〕駆動系のＩＣ１で信号処理され
た信号レベルを５〔Ｖ〕駆動系のＩＣ２で信号処理可能
な電位レベルに変換するインターフェース機能を有して
いる。
【０００８】また、図68（Ｂ）はレベルコンバータの回
路構成図であり、レベルコンバータ用ＩＣ３を構成する
１系統の信号変換回路を示している。図68（Ｂ）におい
て、レベルコンバータは、インバータ素子ＩＮＶと、２
個のｐ型電界効果トランジスタ（以下単にトランジスタ
という）ＴP1，ＴP2と、２個のｎ型電界効果トランジス
タ（以下単にトランジスタという）ＴN1，ＴN2から成
る。
【０００９】インバータ素子ＩＮＶは、例えば、接地線
ＧND＝０〔Ｖ〕と電源線ＶDD１＝３〔Ｖ〕との間に接続
され、また、それが入力部ＩＮとトランジスタＴN2のゲ
ートに接続される。また、トランジスタＴP1とＴN1とが
直列接続され、その共通ドレインがトランジスタＴP2の
ゲートに接続されて出力部ＯUT１に接続され、トランジ
スタＴP1のソースが電源線ＶDD２＝５〔Ｖ〕に接続さ
れ、トランジスタＴN1のソースが接地線ＧND＝０〔Ｖ〕
に接続される。
【００１０】同様に、トランジスタＴP2とＴN2とが直列
接続され、その共通ドレインがトランジスタＴP1のゲー
トに接続されて出力部ＯUT２に接続され、トランジスタ
ＴP2のソースが電源線ＶDD２＝５〔Ｖ〕に接続され、ト
ランジスタＴN2のソースが接地線ＧND＝０〔Ｖ〕に接続
される。なお、トランジスタＴN1のゲートがインバータ
素子ＩＮＶの入力部ＩＮに接続され、トランジスタＴN2
のゲートがインバータ素子ＩＮＶの出力部に接続され
る。
【００１１】当該レベルコンバータの動作は、図69
（Ａ）において、例えば、入力部ＩＮが「Ｈ」レベルと
なる定常時には、トランジスタＴN1，ＴP2がＯＮ動作を
し、トランジスタＴN2，ＴP1がＯFF動作をし、出力部Ｏ
UT１＝「Ｌ」レベル，ＯUT２＝「Ｈ」レベルにする。ま
た、逆に、入力部ＩＮが「Ｌ」レベルとなる定常時に
は、トランジスタＴN1，ＴP2がＯFF動作をし、トランジ
スタＴN2，ＴP1がＯＮ動作をし、出力部ＯUT１＝「Ｈ」
レベル，ＯUT２＝「Ｌ」レベルにする。
【００１２】さらに、図69（Ｂ）において、例えば、入
力部ＩＮが「Ｌ」→「Ｈ」レベルなる遷移時には、トラ
ンジスタＴN1，ＴP2がＯFF→ＯＮ動作をし、トランジス
タＴN2，ＴP1がＯＮ→ＯFF動作をし、出力部ＯUT１＝
「Ｈ」→「Ｌ」レベル，ＯUT２＝「Ｌ」→「Ｈ」レベル
に遷移する。また、逆に、入力部ＩＮが「Ｈ」→「Ｌ」
レベルとなる遷移時には、トランジスタＴN2，ＴP1がＯ
FF→ＯＮ動作をし、トランジスタＴN1，ＴP2がＯＮ→Ｏ
FF動作をし、出力部ＯUT１＝「Ｌ」→「Ｈ」レベル，Ｏ
UT２＝「Ｈ」→「Ｌ」レベルに遷移する。これにより、
駆動電源系ＶDD１，ＧNDで処理された信号レベルを駆動
電源系ＶDD２，ＧNDで信号処理可能な電位レベルに変換
することができる。
【００１３】
【発明が解決しようとする課題】ところで、従来例のレ
ベルコンバータ（以下レベル変換回路ともいう）及び半
導体集積回路によれば、次のような問題がある。 例えば、３〔Ｖ〕駆動系のＩＣ１と５〔Ｖ〕駆動系
のＩＣ２とを用いて、信号処理回路を構成する場合、図
68（Ａ）に示すように、ＩＣ１とＩＣ２との間にレベル
コンバータ用ＩＣ３を接続しなくてはならない。このた
め、個々のＩＣ１〜ＩＣ３をプリント基板に個別に実装
しなくてはならず、特に、電池駆動電源に依存する携帯
用電子機器のコンパクト化の妨げとなったり、デジタル
／アナログ処理回路が混在する電子機器のＩＣ実装面積
が大きくなる。
【００１４】 また、レベルコンバータは図68（Ｂ）
に示すように、例えば、３〔Ｖ〕駆動系の電源線ＶDD１
と接地線ＧND間に接続されたインバータ素子ＩＮＶと、
５〔Ｖ〕駆動系の電源線ＶDD２と接地線ＧND間に接続さ
れたトランジスタＴP1，ＴN1と、トランジスタＴP2，Ｔ
N2から成っている。このため、入力部ＩＮの状態遷移時
にトランジスタＴP1，ＴN1やトランジスタＴP2，ＴN2間
に貫通電流が流れ、その回路消費電力が多くなったり、
出力部ＯUT１，２の「Ｈ」→「Ｌ」レベルの立ち下がり
時間の遅れから回路動作が遅くなる。
【００１５】すなわち、図68（Ｃ）の信号波形図におい
て、例えば、出力部ＯUT１が「Ｈ」レベルから「Ｌ」レ
ベルに変化する状態に注目すると、まず、トランジスタ
ＴP1がＯFF動作に遷移する場合、それ以前に、トランジ
スタＴP2をＯＮ動作させる必要がある。この際に、トラ
ンジスタＴP2がＯＮ動作をする条件は、出力部ＯUT１の
電圧レベルがトランジスタＴP2の閾値電圧Ｖth以上にな
ることである。
【００１６】ここで、入力部ＩＮが「Ｌ」→「Ｈ」レベ
ルに変化する状態遷移時の出力部ＯUT１の電圧レベル
は、トランジスタＴP2，ＴN2のＯＮ抵抗の比により決定
される。これは、出力部ＯUT１が「Ｈ」→「Ｌ」レベル
に遷移する際にトランジスタＴP1，ＴN1とが共にＯＮ動
作をする状態となることから、トランジスタＴP2のＯＮ
抵抗が出力部ＯUT１を「Ｌ」レベルに下げようとするト
ランジスタＴN1の負荷（トランジスタＴN2のＯＮ抵抗値
に依存）となるためである。
【００１７】このため、トランジスタＴP2のＯＮ抵抗と
トランジスタＴN2のＯＮ抵抗との比によっては、出力部
ＯUT１の電圧レベルが回路動作スピードに大きく現れて
くる。従って、トランジスタＴP1やＴP2のＯＮ抵抗を大
きくするように、トランジスタサイズを小さく設計する
が、あまりＯＮ抵抗を大きく設計すると、次段回路を性
能良く駆動することができなくなり、その設計サイズに
制限が課せられる。
【００１８】これにより、回路スピードが抑えられた
り、トランジスタＴP1やＴP2が完全にＯFF動作するまで
の間に、電源線ＶDD２と接地線ＧNDとの間に消費電流が
流れる。なお、スピードが抑えられた分だけ、消費電流
が多くなる。以上のことは、出力部ＯUT２を「Ｈ」レベ
ルから「Ｌ」レベルに変化させる状態についても言え
る。
【００１９】 さらに、３〔Ｖ〕駆動系の信号処理回
路と５〔Ｖ〕駆動系の信号処理回路と、レベルコンバー
タとを混在させて、同一チップ内に集積化する要求があ
った場合に、レベルコンバータの配置位置が制限される
という問題がある。すなわち、図70に示した問題点を説
明するレベルコンバータの配置図において、例えば、半
導体チップ４にレベル変換回路６を配置する場合、その
中央に設けられたセル部分７の入出力部分にレベル変換
回路６を配置し、それらの周辺にＩ／Ｏインターフェー
ス回路５を配置する方法が考えられる。これは、レベル
変換回路６の電源線ＶDD１，ＶDD２，接地線ＧNDの供給
端子や信号の入力部，出力部の端子制限を考慮したため
である。
【００２０】しかし、レベル変換回路６に隣接するＩ／
Ｏインターフェース回路５との間では、信号配線距離が
短くなることから、その信号伝達の高速化を図ることが
できるが、レベル変換回路６から離れたＩ／Ｏインター
フェース回路５との間では、信号配線距離が長くなるこ
とから、その信号伝達に遅れを生ずる原因となる。な
お、図70（Ｂ）に示すように、従来例に係るゲートアレ
イ方式では、例えば、奇数列のセル９に電源線ＶDD１が
供給され、偶数列のセル１０に電源線ＶDD２が供給され
る。このため、従来例に係る電源供給方法では、同じセ
ル列に異種電源を混在させることができず、電源線ＶDD
１，ＶDD２及び接地線ＧNDの３つを必要とするレベルコ
ンバータを組み込んだ信号処理回路のゲートアレイ化の
妨げとなったり、電源配線の引回しを原因として、無駄
な電力消費を招く恐れがある。
【００２１】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、異種電源駆動の回路系間に設けら
れるレベル変換回路の構成を改良し、また、それを同一
チップ内に集積化する場合に、その配置位置及びその電
源供給方法を工夫して、回路動作の高速化を図ること、
及び、消費電流の低減化を図ることが可能となるレベル
コンバータ及び半導体集積回路の提供を目的とする。
【００２２】
【課題を解決するための手段】図１〜８は、本発明に係
るレベルコンバータの原理図（その１〜８）であり、図
９は、本発明に係るび半導体集積回路の原理図をそれぞ
れ示している。本発明の第１のレベルコンバータは図１
（Ａ）に示すように、入力トランジスタ回路１１と、第
１〜第４のトランジスタＴ１〜Ｔ４とを具備し、前記入
力トランジスタ回路１１が第１の駆動電源系ＶDD１，Ｇ
NDと入力部ＩＮとに接続され、かつ、該入力トランジス
タ回路１１が第２，第４のトランジスタＴ２，Ｔ４の各
ゲートに接続され、前記第１，第２のトランジスタＴ
１，Ｔ２が直列接続されて第２の駆動電源系ＶDD２，Ｇ
NDに接続され、かつ、前記第３，第４のトランジスタＴ
３，Ｔ４が直列接続されて第２の駆動電源系ＶDD２，Ｇ
NDに接続され、前記第１のトランジスタＴ１のゲートが
前記第３，第４のトランジスタＴ３，Ｔ４の直列接続点
となる第２の出力部ＯUT２に接続され、前記第３のトラ
ンジスタＴ３のゲートが前記第１，第２のトランジスタ
Ｔ１，Ｔ２の直列接続点となる第１の出力部ＯUT１に接
続され、前記入力トランジスタ回路１１が入力信号Ｓin
をラッチ出力する第１のラッチ回路11Ａから成ることを
特徴とする。
【００２３】また、本発明の第２のレベルコンバータは
第１のレベルコンバータに、図２（Ａ）に示すように第
１，第２の負荷素子Ｒ１，Ｒ２と、第５，第６のトラン
ジスタＴ５，Ｔ６とが具備され、前記第１のトランジス
タＴ１のゲートと第２の出力部ＯUT２との間に第２の負
荷素子Ｒ２が接続され、前記第１のトランジスタＴ１の
ゲートと第２の負荷素子Ｒ２との接続点に第６のトラン
ジスタＴ６のドレインが接続され、前記第６のトランジ
スタＴ６のゲートが第４のトランジスタＴ４のゲートに
接続され、前記第３のトランジスタＴ３のゲートと第１
の出力部ＯUT１との間に第１の負荷素子Ｒ１が接続さ
れ、前記第３のトランジスタＴ３のゲートと第１の負荷
素子Ｒ１との接続点に第５のトランジスタＴ５のドレイ
ンが接続され、前記第５のトランジスタＴ５のゲートが
第２のトランジスタＴ２のゲートに接続され、前記第
５，第６のトランジスタＴ５，Ｔ６のソースが電源線Ｇ
NDに接続され、前記第２，第５のトランジスタＴ２，Ｔ
５のゲート接続点と、前記第４，第６のトランジスタＴ
４，Ｔ６のゲート接続点とが入力トランジスタ回路１１
に接続されることを特徴とする。
【００２４】さらに、本発明の第３のレベルコンバータ
は第１のレベルコンバータに、図２（Ｂ）に示すような
第５〜第８のトランジスタＴ５〜Ｔ８が具備され、前記
第１のトランジスタＴ１のゲートと第２の出力部ＯUT２
との間に第８のトランジスタＴ８が接続され、前記第１
のトランジスタＴ１と第８のトランジスタＴ８との接続
点に第６のトランジスタＴ６のドレインが接続され、前
記第６のトランジスタＴ６のゲートが第４，第８のトラ
ンジスタＴ４，Ｔ８のゲートに接続され、前記第３のト
ランジスタＴ３のゲートと第１の出力部ＯUT１との間に
第７のトランジスタＴ７が接続され、前記第３のトラン
ジスタＴ３と第７のトランジスタＴ７との接続点に第５
のトランジスタＴ５のドレインが接続され、前記第５の
トランジスタＴ５のゲートが第２，第７のトランジスタ
Ｔ２，Ｔ７のゲートに接続され、前記第２，第４，第５
及び第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６のソー
スが電源線ＧNDに接続され、前記第２，第５及び第７の
トランジスタＴ２，Ｔ５，Ｔ７のゲート接続点と、前記
第４，第６，第８のトランジスタＴ４，Ｔ６，Ｔ８のゲ
ート接続点とが入力トランジスタ回路１１に接続される
ことを特徴とする。
【００２５】なお、本発明の第１〜第３のレベルコンバ
ータにおいて、前記第１のラッチ回路11Ａが図１（Ｂ）
に示すようにインバータ素子ＩＮＶと第１，第２の二入
力ＮＯＲ回路ＮOR１，ＮOR２から成り、前記インバータ
素子ＩＮＶの入力部ＩＮが第２の二入力ＮＯＲ回路ＮOR
２の一方の入力部ｉｎ１に接続され、前記インバータ素
子ＩＮＶの出力部ｏutが第１の二入力ＮＯＲ回路ＮOR１
の一方の入力部ｉｎ１に接続され、前記第１の二入力Ｎ
ＯＲ回路ＮOR１の他方の入力部ｉｎ２が第２の二入力Ｎ
ＯＲ回路ＮOR２の出力部ｏut２に接続され、前記第２の
二入力ＮＯＲ回路ＮOR２の他方の入力部ｉｎ２が第１の
二入力ＮＯＲ回路ＮOR１の出力部ｏut１に接続され、前
記第１，第２の二入力ＮＯＲ回路ＮOR１，ＮOR２の相補
性の制御信号IND ，IND が本発明の第１のレベルコンバ
ータの第２のトランジスタＴ２のゲートと第４のトラン
ジスタＴ４のゲートとに供給され、又は、前記相補性の
制御信号IND ，IND が本発明の第２のレベルコンバータ
の第２，第５のトランジスタＴ２，Ｔ５のゲート接続点
及び第４，第６のトランジスタＴ４，Ｔ６のゲート接続
点にそれぞれ供給され、又は、前記相補性の制御信号IN
D ，IND が本発明の第３のレベルコンバータの第２，第
５，第７のトランジスタＴ２，Ｔ５，Ｔ７のゲート接続
点及び第４，第６，第８のトランジスタＴ４，Ｔ６，Ｔ
８のゲート接続点にそれぞれ供給されることを特徴とす
る。
【００２６】また、本発明の第４のレベルコンバータは
図３（Ａ）に示すように第２，第４，第５，第６のトラ
ンジスタＴ２，Ｔ４，Ｔ５，Ｔ６の各ゲートが入力トラ
ンジスタ回路１１に個別に接続されることを特徴とす
る。さらに、本発明の第５のレベルコンバータは、第
１，第２のレベルコンバータに、図３（Ｂ）に示すよう
に、第９，第10のトランジスタＴ９，Ｔ10が具備され、
前記第９のトランジスタＴ９のドレインと第２のトラン
ジスタＴ２のソースとが接続され、前記第９のトランジ
スタＴ９のゲートが入力トランジスタ回路１１に接続さ
れ、前記第10のトランジスタＴ10のドレインと第４のト
ランジスタＴ４のソースが接続され、前記第10のトラン
ジスタＴ10のゲートが入力トランジスタ回路１１に接続
され、前記第９のトランジスタＴ９のソースと第10のト
ランジスタＴ10のソースとが電源線ＧNDに接続されるこ
とを特徴とする。
【００２７】また、本発明の第４，第５のレベルコンバ
ータにおいて、前記入力トランジスタ回路１１が、図４
（Ａ）に示すように、第１〜第５のインバータ素子 INV
１〜INV５と第１，第２の二入力ＮＯＲ回路ＮOR１，ＮO
R２とが接続された第２のラッチ回路11Ｂから成り、前
記第１，第２のインバータ素子 INV１， INV２が直列接
続されて第１の二入力ＮＯＲ回路ＮOR１の出力部ｏut１
に接続され、前記第３，第４のインバータ素子 INV３，
INV４が直列接続されて第２の二入力ＮＯＲ回路ＮOR２
の出力部ｏut２に接続され、前記第５のインバータ素子
INV５の入力部ＩＮが第２の二入力ＮＯＲ回路ＮOR２の
一方の入力部ｉｎ１に接続され、前記第５のインバータ
素子 INV５の出力部ｏutが第１の二入力ＮＯＲ回路ＮOR
１の一方の入力部ｉｎ１に接続され、前記第１の二入力
ＮＯＲ回路ＮOR１の他方の入力部ｉｎ２が、第４のイン
バータ素子 INV４の出力部ｏutに接続され、前記第２の
二入力ＮＯＲ回路ＮOR２の他方の入力部ｉｎ２が第２の
インバータ素子 INV２の出力部ｏutに接続され、前記第
１，第２の二入力ＮＯＲ回路ＮOR１，ＮOR２から出力さ
れる相補性の制御信号IN１，IN１が本発明の第４のレベ
ルコンバータの第５，第６のトランジスタＴ５，Ｔ６の
ゲート又は本発明の第５のレベルコンバータの第２，第
４，第５，第６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６
のゲートに供給され、前記第２，第４のインバータ素子
INV２， INV４から出力される相補性の遅延制御信号IN
２，IN２が本発明の第４のレベルコンバータの第２，第
４のトランジスタＴ２，Ｔ４のゲート又は本発明の第５
のレベルコンバータの第９，第10のトランジスタＴ９，
Ｔ10のゲートに供給されることを特徴とする。
【００２８】本発明の第６のレベルコンバータは図５
（Ａ）に示すように、入力トランジスタ回路１２と、第
１〜第６のトランジスタＴ１〜Ｔ６と、第１，第２の負
荷素子Ｒ１，Ｒ２とを具備し、前記入力トランジスタ回
路１２が第１，第２の電源線ＶDD１，ＧNDと入力部ＩＮ
とに接続され、かつ、該入力トランジスタ回路１２が第
２，第４のトランジスタＴ２，Ｔ４の各ゲートに接続さ
れ、前記第１，第２のトランジスタＴ１，Ｔ２が直列接
続されて第２，第３の電源線ＧND，ＶDD２に接続され、
かつ、前記第３，第４のトランジスタＴ３，Ｔ４が直列
接続されて第２，第３の電源線ＧND，ＶDD２に接続さ
れ、前記第１のトランジスタＴ１のゲートが前記第５の
トランジスタＴ５のソースに接続され、前記第３のトラ
ンジスタＴ３のゲートが前記第６のトランジスタＴ６の
ソースに接続され、前記第５のトランジスタＴ５のドレ
インが第６のトランジスタＴ６のゲートに接続されて第
３，第４のトランジスタＴ３，Ｔ４のドレイン接続点と
なる第２の出力部ＯUT２に接続され、前記第６のトラン
ジスタＴ６のドレインが第５のトランジスタＴ５のゲー
トに接続されて第１，第２のトランジスタＴ１，Ｔ２の
ドレイン接続点となる第１の出力部ＯUT２に接続され、
前記第１の負荷素子Ｒ１が第１，第５のトランジスタＴ
１，Ｔ５のゲート・ソース接続点と第３の電源線ＶDD２
との間に接続され、前記第２の負荷素子Ｒ２が第３，第
６のトランジスタＴ３，Ｔ６のゲート・ソース接続点と
第３の電源線ＶDD２との間に接続されることを特徴とす
る。
【００２９】また、本発明の第７のレベルコンバータは
図５（Ｂ）に示すように、入力トランジスタ回路１３
と、第１〜第８のトランジスタＴ１〜Ｔ８とを具備し、
前記入力トランジスタ回路１３が第１，第２の電源線Ｖ
DD１，ＧNDと入力部ＩＮとに接続され、かつ、該入力ト
ランジスタ回路１３が第２，第４のトランジスタＴ４の
各ゲートに接続され、前記第１，第２のトランジスタＴ
１，Ｔ２が直列接続されて第２，第３の電源線ＧND，Ｖ
DD２に接続され、かつ、前記第３，第４のトランジスタ
Ｔ３，Ｔ４が直列接続されて第２，第３の電源線ＧND，
ＶDD２に接続され、前記第１のトランジスタＴ１のゲー
トが前記第５のトランジスタＴ５のソースに接続され、
前記第３のトランジスタＴ３のゲートが前記第６のトラ
ンジスタＴ６のソースに接続され、前記第５のトランジ
スタＴ５のドレインが第６のトランジスタＴ６のゲート
に接続されて第３，第４のトランジスタＴ３，Ｔ４のド
レイン接続点となる第２の出力部ＯUT２に接続され、前
記第６のトランジスタＴ６のドレインが第５のトランジ
スタＴ５のゲートに接続されて第１，第２のトランジス
タＴ１，Ｔ２のドレイン接続点となる第１の出力部ＯUT
２に接続され、前記第７のトランジスタＴ７が第１，第
５のトランジスタＴ１，Ｔ５のゲート・ソース接続点と
第３の電源線ＶDD２との間に接続され、前記第７のトラ
ンジスタＴ７のゲートが第２の電源線ＧNDに接続され、
前記第８のトランジスタＴ８が第３，第６のトランジス
タＴ３，Ｔ６のゲート・ソース接続点と第３の電源線Ｖ
DD２との間に接続され、前記第８のトランジスタＴ８の
ゲートが第２の電源線ＧNDに接続されることを特徴とす
る。
【００３０】なお、本発明の第８のレベルコンバータ
は、第６，第７のレベルコンバータにおいて、図６
（Ａ）に示すように、奇数個の第１，第２のインバータ
素子 INV１，NV２が設けられ、前記奇数個の第１のイン
バータ素子 INV１が本発明の第６，第７のレベルコンバ
ータの第６のトランジスタＴ６のゲートと第１の出力部
ＯUT１との間に接続され、前記奇数個の第２のインバー
タ素子 INV２が本発明の第６，第７のレベルコンバータ
の第５のトランジスタＴ５のゲートと第２の出力部ＯUT
２との間に接続されることを特徴とする。
【００３１】さらに、本発明の第９のレベルコンバータ
は、第６，第７のレベルコンバータにおいて、図６
（Ｂ）に示すように、偶数個の第１，第２のインバータ
素子 INV１，NV２が設けられ、前記偶数個の第２のイン
バータ素子 INV２が直列接続され、該直列接続された第
２のインバータ素子列が本発明の第６，第７のレベルコ
ンバータの第５のトランジスタＴ５のゲートと第１の出
力部ＯUT１との間に接続され、前記偶数個の第１のイン
バータ素子 INV１が直列接続され、該直列接続された第
１のインバータ素子列が本発明の第６，第７のレベルコ
ンバータの第６のトランジスタＴ６のゲートと第２の出
力部ＯUT２との間に接続されることを特徴とする。
【００３２】本発明の第10のレベルコンバータは、本発
明の第８，第９のレベルコンバータにおいて、図７
（Ａ）に示すように、前記第３，第４の負荷素子Ｒ３，
Ｒ４と、第１，第２の静電容量Ｃ１，Ｃ２とが具備さ
れ、前記第３の負荷素子Ｒ３が第５のトランジスタＴ５
のゲートと第１の出力部ＯUT１との間に接続され、第１
の静電容量Ｃ１が第１の出力部ＯUT２と第２の電源線Ｇ
NDとの間に接続され、前記第４の負荷素子Ｒ４が第６の
トランジスタＴ６のゲートと第２の出力部ＯUT２との間
に接続され、第２の静電容量Ｃ２が第２の出力部ＯUT２
と第２の電源線ＧNDとの間に接続されることを特徴とす
る。
【００３３】本発明の第11のレベルコンバータは第７〜
10のレベルコンバータにおいて、図７（Ｂ）に示すよう
に、第１，第２のインバータ素子 INV１，NV２又は第
１，第２のインバータ素子列の前段に積分回路ＣＲ１，
ＣＲ２が接続されることを特徴とする。なお、本発明の
第６〜第11のレベルコンバータにおいて、前記入力トラ
ンジスタ回路１２，１３が、インバータ素子ＩＮＶ又は
図１（Ｂ）に示すような本発明の第１〜第３のレベルコ
ンバータで採用する第１のラッチ回路11Ａから成ること
を特徴とする。
【００３４】本発明の第12のレベルコンバータは、図８
（Ａ）に示すように 入力信号Ｓinに基づいてワンショ
ットパルス信号を発生するパルス発生回路１４と、前記
ワンショットパルス信号をラッチする信号出力回路１５
とを具備し、前記パルス発生回路１４が第１の駆動電源
系ＶDD１，ＧNDと入力部ＩＮとに接続され、前記信号出
力回路１５が第２の駆動電源系ＶDD２，ＧNDに接続され
ることを特徴とする。
【００３５】なお、本発明の第１〜第12のレベルコンバ
ータは、第２の電源線ＧNDの電位レベルを基準にして、
第１，第３の電源線ＶDD１，ＶDD２が高電位又は低電位
の電源供給方式のトランジスタ構成回路に適用されるこ
とを特徴とする（図４（Ｂ），図８（Ｂ）参照）。ま
た、本発明の第１の半導体集積回路は図９（Ａ）に示す
ように、第１の電圧レベルに基づいて駆動をする第１の
回路系１６と、前記第１の回路系１６の出力信号のレベ
ル変換をするレベル変換回路１７と、前記レベル変換さ
れた入力信号を第２の電圧レベルに基づいて駆動をする
第２の回路系１８とを具備し、前記レベル変換回路１７
が本発明の第１〜第21のレベルコンバータから成ること
を特徴とする。
【００３６】なお、本発明の第１の半導体集積回路にお
いて、前記第１，第２の回路系１６，１８及びレベル変
換回路１７が同一の半導体チップ内に設けられることを
特徴とする。さらに、本発明の第２の半導体集積回路は
前記第１の回路系１６及びレベル変換回路１７が同一の
半導体チップ内に設けられることを特徴とする。
【００３７】また、本発明の第３の半導体集積回路は前
記レベル変換回路１７及び第２の回路系１８が同一の半
導体チップ内に設けられることを特徴とする。また、本
発明の第４の半導体集積回路は図９（Ｂ）に示すよう
に、第１の電圧レベルに基づいて駆動をする第１の回路
系１９又は第２の電圧レベルに基づいて駆動をする第２
の回路系２１に双方向性のレベル変換回路２０と、前記
双方向性のレベル変換回路２０及び第１〜第３の電源線
ＶDD１，ＧND，ＶDD２に接続された信号制御手段２２と
を具備し、前記信号制御手段２２が第１，第３の電源線
ＶDD１，ＶDD２の投入順序に基づいて双方向性のレベル
変換回路２０の信号方向を決定することを特徴とする。
【００３８】なお、本発明の第４の半導体集積回路にお
いて、前記双方向性のレベル変換回路２０が第１の回路
系１９又は第２の回路系２１の入出力部分毎に設けられ
ることを特徴とする。また、本発明の第４の半導体集積
回路において、前記第１の回路系１９又は第２の回路系
２１と、双方向性のレベル変換回路２０と、信号制御手
段２２とが同一の半導体チップ内に設けられることを特
徴とする。
【００３９】なお、本発明の第４の半導体集積回路にお
いて、前記双方向性のレベル変換回路２０が図９（Ｃ）
に示すように、出力レベル変換部20Ａと入力レベル変換
部20Ｂから成り、前記出力レベル変換部20Ａと入力レベ
ル変換部20Ｂに、本発明の第１〜第12のレベルコンバー
タが含まれることを特徴とする。また、本発明の第５の
半導体集積回路は、第１〜５の半導体集積回路におい
て、前記第１の回路系１６，１９，第２の回路系１８，
２１，レベル変換回路１７，双方向性のレベル変換回路
２０及び信号制御手段２２に接続される第１〜第３の電
源線ＶDD１，ＧND，ＶDD２が半導体チップ内で格子状に
配線されることを特徴とし、上記目的を達成する。
【００４０】
【作 用】本発明の第１のレベルコンバータによれば、
図１（Ａ）に示すように、入力トランジスタ回路１１及
び第１〜第４のトランジスタＴ１〜Ｔ４が具備され、該
入力トランジスタ回路１１が入力信号Ｓinをラッチ出力
する第１のラッチ回路11Ａから成る。
【００４１】例えば、図１（Ｂ）に示すようなインバー
タ素子ＩＮＶ，第１，第２の二入力ＮＯＲ回路ＮOR１，
ＮOR２を設けた第１のラッチ回路11Ａから相補性の制御
信号IND ，IND （上線を省略する）が第２のトランジス
タＴ２のゲートと第４のトランジスタＴ４のゲートとに
供給される。すなわち、入力部ＩＮが「Ｈ」から「Ｌ」
レベルに遷移する際に、第１のラッチ回路11Ａから第２
のトランジスタＴ２のゲートに、電位「Ｈ」から「Ｌ」
レベルに遷移する制御信号IND が供給され、また、第４
のトランジスタＴ４のゲートに、電位「Ｌ」から「Ｈ」
レベルに遷移する制御信号IND が供給される。このた
め、第１のトランジスタＴ１のＯＮ動作状態と第２のト
ランジスタＴ２のＯＮ動作状態とをずらすことができ
る。
【００４２】逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベ
ルに遷移する際に、第１のラッチ回路11Ａから第２のト
ランジスタＴ２のゲートに、電位「Ｌ」から「Ｈ」レベ
ルに遷移する非反転制御信号IND が供給され、また、第
４のトランジスタＴ４のゲートに、「Ｈ」から「Ｌ」レ
ベルに遷移する制御信号IND （上線を省略する）が供給
される。
【００４３】このため、入力部ＩＮが「Ｌ」から「Ｈ」
レベルに変化する際にも、第３のトランジスタＴ３のＯ
Ｎ動作状態と第４のトランジスタＴ４のＯＮ動作状態と
をずらすことができる。これにより、第２の駆動電源系
ＶDD２，ＧNDに接続されたトランジスタＴ１，Ｔ２間の
貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無く
すことが可能となる。このことから、当該レベルコンバ
ータの回路消費電力の低減化を図ることが可能となる。
【００４４】また、本発明の第２のレベルコンバータに
よれば、図２（Ａ）に示すように第１のレベルコンバー
タに、第１，第２の負荷素子Ｒ１，Ｒ２及び第５，第６
のトランジスタＴ５，Ｔ６が具備され、第１のラッチ回
路11Ａから第２，第５のトランジスタＴ２，Ｔ５のゲー
ト接続点及び第４，第６のトランジスタＴ４，Ｔ６のゲ
ート接続点に相補性の制御信号IND ，IND （上線を省略
する）がそれぞれ供給される。
【００４５】このため、入力部ＩＮが「Ｈ」から「Ｌ」
レベルに遷移する際に、出力部ＯUT１の電位を「Ｌ」か
ら「Ｈ」レベルに急峻に立ち上げること、及び、出力部
ＯUT２の電位を「Ｈ」から「Ｌ」レベルに急峻に立ち下
げることができる。また、入力部ＩＮが「Ｌ」から
「Ｈ」レベルに遷移する際には、出力部ＯUT１の電位を
「Ｈ」から「Ｌ」レベルに急峻に立ち下げること、及
び、出力部ＯUT２の電位を「Ｌ」から「Ｈ」レベルに急
峻に立ち上げることが可能となる。
【００４６】例えば、入力部ＩＮが「Ｈ」から「Ｌ」レ
ベルに遷移する際に、第１のラッチ回路11Ａから第２，
第５のトランジスタＴ２，Ｔ５のゲートに、電位を
「Ｈ」から「Ｌ」レベルに遷移する制御信号IND が供給
され、また、第４，第６のトランジスタＴ４，Ｔ６のゲ
ートに、「Ｌ」から「Ｈ」レベルに遷移する制御信号IN
Dが供給される。このため、第２のトランジスタＴ２の
ＯＮからＯFF動作に次いで第２のトランジスタＴ２を早
くＯFFからＯＮ動作に遷移させることができ、出力部Ｏ
UT１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げ
ることが可能となる。
【００４７】これは、第１のトランジスタＴ１のゲート
電圧がトランジスタＴ３のＯＮ抵抗Ｒｐと負荷素子Ｒ２
との合成抵抗に対するトランジスタＴ６のＯＮ抵抗Ｒｎ
の比（Ｒｐ＋Ｒ２）／Ｒｎによりスイッチング速度が決
定されるためである。なお、第４のトランジスタＴ４の
ＯＮからＯFF動作に次いで第３のトランジスタＴ３を早
くＯFFからＯＮ動作に遷移させることができ、出力部Ｏ
UT２の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げ
ることが可能となる。
【００４８】逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベ
ルに遷移する際には、第１のラッチ回路11Ａから第２，
第５のトランジスタＴ２，Ｔ５のゲートに、電位を
「Ｌ」から「Ｈ」レベルに遷移する制御信号IND が供給
され、また、第４，第６のトランジスタＴ４，Ｔ６のゲ
ートに、「Ｈ」から「Ｌ」レベルに遷移する制御信号が
供給される。
【００４９】このため、入力部ＩＮが「Ｌ」から「Ｈ」
レベルに遷移する際にも、第４のトランジスタＴ４のＯ
FF動作に次いで第３のトランジスタＴ３を早くＯＮ動作
に遷移させることができ、出力部ＯUT２の電位を「Ｌ」
から「Ｈ」レベルに急峻に立ち上げることが可能とな
る。これは、第３のトランジスタＴ３のゲート電圧がト
ランジスタＴ１のＯＮ抵抗と負荷素子Ｒ１との合成抵抗
に対するトランジスタＴ５のＯＮ抵抗の比（Ｒｐ＋Ｒ
１）／Ｒｎによりスイッチング速度が決定されるためで
ある。
【００５０】なお、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際に、第２のトランジスタＴ２のＯFFからＯ
Ｎ動作に次いで第１のトランジスタＴ１を早くＯＮから
ＯFF動作に遷移させることができ、出力部ＯUT１の電位
を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることが可
能となる。これにより、従来例のような第２の駆動電源
系ＶDD２，ＧNDに接続されたトランジスタＴ１，Ｔ２間
の貫通電流やトランジスタＴ３，Ｔ４間の貫通電流を無
くすことが可能となる。このことから、当該レベルコン
バータの回路消費電力の低減化を図ること、及び、第１
のレベルコンバータに比べて回路動作の高速化を図るこ
とが可能となる。
【００５１】さらに、本発明の第３のレベルコンバータ
によれば、図２（Ｂ）に示すように第５〜第８のトラン
ジスタＴ５〜Ｔ８が具備され、第２のレベルコンバータ
の負荷素子Ｒ１，Ｒ２に代わり、第７，第８のトランジ
スタＴ７，Ｔ８が接続され、第２，第５，第７のトラン
ジスタＴ２，Ｔ５，Ｔ７のゲート接続点及び第４，第
６，第８のトランジスタＴ４，Ｔ６，Ｔ８のゲート接続
点に相補性の制御信号IN D ，IND がそれぞれ供給され
る。
【００５２】このため、第２のレベルコンバータと同様
に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際
に、出力部ＯUT１の電位を「Ｌ」から「Ｈ」レベルに急
峻に立ち上げること、及び、出力部ＯUT２の電位を
「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができ
る。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移
する際に、出力部ＯUT１の電位を「Ｈ」から「Ｌ」レベ
ルに急峻に立ち下げること、及び、出力部ＯUT２の電位
を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが可
能となる。
【００５３】これにより、第２のレベルコンバータと同
様に、第２の駆動電源系ＶDD２，ＧNDに接続されたトラ
ンジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，
Ｔ４間の貫通電流を無くすことが可能となる。このこと
から、当該レベルコンバータの回路消費電力の低減化を
図ること、及び、第２のレベルコンバータと同様に回路
動作の高速化を図ることが可能となる。
【００５４】また、本発明の第４のレベルコンバータに
よれば、図３（Ａ）に示すような第２，第４，第５，第
６のトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６の各ゲート
が、入力トランジスタ回路１１を構成する図４（Ａ）に
示すような第２のラッチ回路11Ｂに個別に接続される。
例えば、第２のラッチ回路11Ｂの第１の二入力ＮＯＲ回
路ＮOR１から第５のトランジスタＴ５のゲートに非反転
制御信号IN１が出力され、第２のインバータ素子 INV２
から第２のトランジスタＴ２のゲートに非反転遅延信号
IN１が出力される。また、第２の二入力ＮＯＲ回路ＮOR
２から第６のトランジスタＴ６のゲートに反転制御信号
IN１（上線を省略する）が出力され、第４のインバータ
素子 INV４から第４のトランジスタＴ４のゲートに反転
遅延信号IN２（上線を省略する）が出力される。
【００５５】このため、第２，第３のレベルコンバータ
と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移
する際に、出力部ＯUT１の電位を「Ｌ」から「Ｈ」レベ
ルに急峻に立ち上げること、及び、出力部ＯUT２の電位
を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることがで
きる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷
移する際に、出力部ＯUT１の電位を「Ｈ」から「Ｌ」レ
ベルに急峻に立ち下げること、及び、出力部ＯUT２の電
位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが
可能となる。
【００５６】これにより、第２，第３のレベルコンバー
タと同様に、第２の駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴ１，Ｔ２間の貫通電流やトランジスタ
Ｔ３，Ｔ４間の貫通電流を無くすことが可能となる。こ
のことから、当該レベルコンバータの回路消費電力の低
減化を図ること、及び、第２，第３のレベルコンバータ
と同様に回路動作の高速化を図ることが可能となる。
【００５７】さらに、本発明の第５のレベルコンバータ
によれば、第２のレベルコンバータに、図３（Ｂ）に示
すような第９，第10のトランジスタＴ９，Ｔ10が接続さ
れ、そのゲートが図４（Ａ）に示すような第２のラッチ
回路11Ｂに個別に接続される。例えば、第２のラッチ回
路11Ｂの第１の二入力ＮＯＲ回路ＮOR１から第２，第５
のトランジスタＴ２，Ｔ５のゲート接続点に非反転制御
信号IN１が出力され、第２のインバータ素子 INV２から
第９のトランジスタＴ９のゲートに非反転遅延信号IN１
が出力される。また、第２の二入力ＮＯＲ回路ＮOR２か
ら第４，第６のトランジスタＴ４，Ｔ６のゲートに反転
制御信号IN１（上線を省略する）が出力され、第４のイ
ンバータ素子 INV４から第10のトランジスタＴ10のゲー
トに反転遅延信号IN２（上線を省略する）が出力され
る。
【００５８】このため、第２〜第４のレベルコンバータ
と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移
する際に、出力部ＯUT１の電位を「Ｌ」から「Ｈ」レベ
ルに急峻に立ち上げること、及び、出力部ＯUT２の電位
を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることがで
きる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷
移する際に、出力部ＯUT１の電位を「Ｈ」から「Ｌ」レ
ベルに急峻に立ち下げること、及び、出力部ＯUT２の電
位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが
可能となる。
【００５９】これにより、第２〜第４のレベルコンバー
タと同様に、第２の駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴ１，Ｔ２間の貫通電流やトランジスタ
Ｔ３，Ｔ４間の貫通電流を無くすことが可能となる。こ
のことから、当該レベルコンバータの回路消費電力の低
減化を図ること、及び、第２〜第４のレベルコンバータ
と同様に回路動作の高速化を図ることが可能となる。
【００６０】なお、本発明の第１〜第５のレベルコンバ
ータは、第２の電源線ＧNDの電位レベルを基準にして、
第１，第３の電源線ＶDD１，ＶDD２が高電位電源に接続
されるが、図４（Ｂ）に示すように、第２の電源線ＧND
の電位レベルを基準にして、第１，第３の電源線ＶDD
１，ＶDD２を低電位電源に接続するトランジスタ回路を
構成した場合にも、同様に、電源線ＶDD，ＧND２に接続
されたトランジスタＴ１，Ｔ２間の貫通電流やトランジ
スタＴ３，Ｔ４間の貫通電流を無くすことが可能とな
る。
【００６１】これにより、第１〜第５のレベルコンバー
タと同様に、当該レベルコンバータの回路消費電力の低
減化を図ること、及び、第１〜第５のレベルコンバータ
と同様に回路動作の高速化を図ることが可能となる。さ
らに、本発明の第６のレベルコンバータによれば、図５
（Ａ）に示すように、入力トランジスタ回路１２と、第
１〜第６のトランジスタＴ１〜Ｔ６と、第１，第２の負
荷素子Ｒ１，Ｒ２とを具備し、入力トランジスタ回路１
２がインバータ素子又は、図１（Ｂ）に示すような本発
明の第１〜第３のレベルコンバータで採用する第１のラ
ッチ回路11Ａから成る。
【００６２】例えば、入力部ＩＮが「Ｈ」から「Ｌ」レ
ベルに遷移する際に、入力トランジスタ回路１２から第
２のトランジスタＴ２のゲートに、電位を「Ｈ」から
「Ｌ」レベルに遷移する制御信号IND が供給され、ま
た、第４のトランジスタＴ４のゲートに、電位を「Ｌ」
から「Ｈ」レベルに遷移する制御信号IND が供給され
る。これにより、第２，第３，第５のトランジスタＴ
２，Ｔ３，Ｔ５がＯＮ→ＯFF動作に遷移し、第１，第
４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯFF→ＯＮ
動作に遷移する。この際に、出力部ＯUT２の電位レベル
は抵抗Ｒ１と第４のトランジスタＴ４のＯＮ抵抗の比で
決まる。すなわち、第５のトランジスタＴ５がＯFF動作
をし、第１のトランジスタＴ１のゲート電圧が抵抗Ｒ１
により「Ｈ」レベルに設定され、第６のトランジスタＴ
６をＯＮ動作させ、抵抗Ｒ２により「Ｈ」レベルが出力
部ＯUT１に伝達され、出力部ＯUT１が高速に「Ｌ」から
「Ｈ」レベルに遷移する。
【００６３】逆に、入力部ＩＮが「Ｌ」から「Ｈ」レベ
ルに遷移する際に、入力トランジスタ回路１２から第２
のトランジスタＴ２のゲートに、電位を「Ｌ」から
「Ｈ」レベルに遷移する制御信号IND が供給され、ま
た、第４のトランジスタＴ４のゲートに、電位を「Ｈ」
から「Ｌ」レベルに遷移する制御信号が供給される。こ
れにより、第２，第３，第５のトランジスタＴ２，Ｔ
３，Ｔ５がＯFF→ＯＮ動作に遷移し、第１，第４，第６
のトランジスタＴ１，Ｔ４，Ｔ６がＯＮ→ＯFF動作に遷
移する。この際に、出力部ＯUT１の電位レベルは抵抗Ｒ
２と第２のトランジスタＴ２のＯＮ抵抗の比で決まる。
【００６４】すなわち、第６のトランジスタＴ６がＯＮ
→ＯFF動作に遷移し、第３のトランジスタＴ３のゲート
電圧が抵抗Ｒ２により「Ｈ」レベルに設定され、第５の
トランジスタＴ５をＯＮ動作させ、抵抗Ｒ１により
「Ｈ」レベルが出力部ＯUT２に伝達され、該出力部ＯUT
２が高速に「Ｌ」から「Ｈ」レベルに遷移する。これに
より、第２の駆動電源系ＶDD２，ＧNDに接続されたトラ
ンジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，
Ｔ４間の貫通電流を無くすことが可能となる。このこと
から、当該レベルコンバータの回路消費電力の低減化を
図ること、及び、第１〜第５のレベルコンバータに比べ
て回路動作の高速化を図ることが可能となる。
【００６５】また、本発明の第７のレベルコンバータに
よれば、図５（Ｂ）に示すように、入力トランジスタ回
路１３と、第１〜第８のトランジスタＴ１〜Ｔ８とを具
備し、第７，第８のトランジスタＴ７，Ｔ８が第６のレ
ベルコンバータの負荷素子Ｒ１，Ｒ２の接続位置に置き
換えられる。このため、第７，第８のトランジスタＴ
７，Ｔ８のノーマリＯＮ抵抗により第６のレベルコンバ
ータの負荷素子Ｒ１，Ｒ２の機能を肩代わりすることが
でき、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する
際や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部
ＯUT１が高速に「Ｌ」から「Ｈ」レベルに遷移するこ
と、及び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベ
ルに遷移させることができる。
【００６６】これにより、第６のレベルコンバータと同
様に、第２の駆動電源系ＶDD２，ＧNDに接続されたトラ
ンジスタＴ１，Ｔ２間の貫通電流やトランジスタＴ３，
Ｔ４間の貫通電流を無くすことが可能となる。このこと
から、回路消費電力の低減化及び回路動作の高速化を図
ることが可能となる。また、本発明の第８のレベルコン
バータによれば、図６（Ａ）に示すように、奇数個の第
１，第２のインバータ素子 INV１， INV２が設けられ、
奇数個の第１のインバータ素子 INV１が第５のトランジ
スタＴ５のゲートと第２の出力部ＯUT２との間に接続さ
れ、奇数個の第２のインバータ素子 INV２が第６のトラ
ンジスタＴ６のゲートと第１の出力部ＯUT１との間に接
続される。
【００６７】このため、第２の出力部ＯUT２の電位レベ
ルの遅延信号を第５のトランジスタＴ５のゲートに供給
することができ、また、第１の出力部ＯUT１の電位レベ
ルの遅延信号を第６のトランジスタＴ６のゲートに供給
することができ、第６，第７のレベルコンバータと同様
に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際
や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部Ｏ
UT１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、
及び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに
遷移させることができる。
【００６８】これにより、第６，第７のレベルコンバー
タと同様に、第２の駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴ１，Ｔ２間の貫通電流やトランジスタ
Ｔ３，Ｔ４間の貫通電流を無くすことが可能となる。こ
のことから、回路消費電力の低減化及び回路動作の高速
化を図ることが可能となる。さらに、本発明の第９のレ
ベルコンバータによれば、図６（Ｂ）に示すように、偶
数個の第１，第２のインバータ素子 INV１，INV ２が設
けられ、直列接続された第１のインバータ素子列が第５
のトランジスタＴ５のゲートと第１の出力部ＯUT１との
間に接続され、直列接続された第２のインバータ素子列
が第６のトランジスタＴ６のゲートと第２の出力部ＯUT
２との間に接続される。
【００６９】例えば、入力部ＩＮが「Ｈ」から「Ｌ」レ
ベルに遷移する際に、第２のトランジスタＴ２のゲート
に、電位を「Ｈ」から「Ｌ」レベルに遷移する制御信号
INDが供給され、また、第４のトランジスタＴ４のゲー
トに、電位を「Ｌ」から「Ｈ」レベルに遷移する制御信
号が供給される。これにより、第２，第３，第５のトラ
ンジスタＴ２，Ｔ３，Ｔ５がＯＮ→ＯFF動作に遷移し、
第１，第４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯ
FF→ＯＮ動作に遷移する。この際に、出力部ＯUT２の電
位レベルは抵抗Ｒ１と第４のトランジスタＴ４のＯＮ抵
抗の比で決まる。
【００７０】すなわち、第１のインバータ素子列のディ
レイ時間を経て第５のトランジスタＴ５がＯFF動作を
し、第１のトランジスタＴ１のゲート電圧が抵抗Ｒ１に
より「Ｈ」レベルに設定され、第６のトランジスタＴ６
をＯＮ動作させ、抵抗Ｒ２により「Ｈ」レベルが出力部
ＯUT１に伝達される。このとき、第４のトランジスタＴ
４→出力部ＯUT２→第１のトランジスタＴ１→出力部Ｏ
UT１→第１のインバータ素子列→第５のトランジスタＴ
５→抵抗Ｒ１→第１のトランジスタＴ１を循環する第１
の信号伝達経路と、第４のトランジスタＴ４→出力部Ｏ
UT２→第２のインバータ素子列→第６のトランジスタＴ
６→抵抗Ｒ２→出力部ＯUT１を循環する第２の信号伝達
径路が構成される。
【００７１】このため、第１の信号伝達経路により、出
力部ＯUT１を「Ｌ」から「Ｈ」レベルに高速に遷移させ
ることができ、該第１の信号伝達経路で立ち上がった後
に、第２の信号伝達経路により、その電位を保持し、又
は継続して状態遷移させることが可能となり、出力部Ｏ
UT１が高速に「Ｌ」から「Ｈ」レベルに遷移する。逆
に、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際
に、入力トランジスタ回路１２から第２のトランジスタ
Ｔ２のゲートに、電位を「Ｌ」から「Ｈ」レベルに遷移
する制御信号IND が供給され、また、第４のトランジス
タＴ４のゲートに、電位を「Ｈ」から「Ｌ」レベルに遷
移する制御信号が供給される。
【００７２】これにより、第２，第３，第５のトランジ
スタＴ２，Ｔ３，Ｔ５がＯFF→ＯＮ動作に遷移し、第
１，第４，第６のトランジスタＴ１，Ｔ４，Ｔ６がＯＮ
→ＯFF動作に遷移する。この際に、出力部ＯUT１の電位
レベルは抵抗Ｒ２と第２のトランジスタＴ２のＯＮ抵抗
の比で決まるすなわち、第６のトランジスタＴ６が第２
のインバータ素子列のディレイ時間を経てＯＮ→ＯFF動
作に遷移し、第３のトランジスタＴ３のゲート電圧が抵
抗Ｒ２により「Ｈ」レベルに設定され、第５のトランジ
スタＴ５をＯＮ動作させ、抵抗Ｒ１により「Ｈ」レベル
が出力部ＯUT２に伝達される。
【００７３】このとき、第２のトランジスタＴ２→出力
部ＯUT１→第３のトランジスタＴ３→出力部ＯUT２→第
２のインバータ素子列→第６のトランジスタＴ６→抵抗
Ｒ２→第３のトランジスタＴ３を循環する第１の信号伝
達経路と、第２のトランジスタＴ２→出力部ＯUT１→第
１のインバータ素子列→第５のトランジスタＴ５→抵抗
Ｒ１→出力部ＯUT２を循環する第２の信号伝達径路が構
成される。
【００７４】このため、第１の信号伝達経路により、出
力部ＯUT１を「Ｌ」から「Ｈ」レベルに高速に遷移させ
ることができ、該第１の信号伝達経路で立ち上がった後
に、第２の信号伝達経路により、その電位を保持し、又
は継続して状態遷移させることが可能となり、出力部Ｏ
UT２が高速に「Ｌ」から「Ｈ」レベルに遷移する。これ
により、第６〜第８のレベルコンバータと同様に、第２
の駆動電源系ＶDD２，ＧNDに接続されたトランジスタＴ
１，Ｔ２間の貫通電流やトランジスタＴ３，Ｔ４間の貫
通電流を無くすことが可能となる。このことから、回路
消費電力の低減化を図ること、及び、回路動作の高速化
を図ることが可能となる。
【００７５】本発明の第10のレベルコンバータによれ
ば、図７（Ａ）に示すように、第３，第４の負荷素子Ｒ
３，Ｒ４と、第１，第２の静電容量Ｃ１，Ｃ２とが具備
される。このため、第２の出力部ＯUT２の電位レベルを
第４の負荷素子Ｒ４と第２の静電容量Ｃ２により遅延し
たゲート制御信号を第５のトランジスタＴ５のゲートに
供給することができ、また、第１の出力部ＯUT１の電位
レベルを第３の負荷素子Ｒ３と第１の静電容量Ｃ１によ
り遅延したゲート制御信号を第６のトランジスタＴ６の
ゲートに供給することができ、第６〜第９のレベルコン
バータと同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベル
に遷移する際や、「Ｌ」から「Ｈ」レベルに遷移する際
に、出力部ＯUT１が高速に「Ｌ」から「Ｈ」レベルに遷
移すること、及び、出力部ＯUT２を高速に「Ｌ」から
「Ｈ」レベルに遷移させることができる。
【００７６】これにより、第６〜第９のレベルコンバー
タと同様に、第２の駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴ１，Ｔ２間の貫通電流やトランジスタ
Ｔ３，Ｔ４間の貫通電流を無くすことが可能となる。こ
のことから、回路消費電力の低減化及び回路動作の高速
化を図ることが可能となる。本発明の第11のレベルコン
バータによれば、図７（Ｂ）に示すように、第１，第２
のインバータ素子 INV１， INV２又は第１，第２のイン
バータ素子列の前段に積分回路ＣＲ１，ＣＲ２が接続さ
れる。
【００７７】このため、第２の出力部ＯUT２の電位レベ
ルを積分回路ＣＲ２と第２のインバータ素子列とにより
遅延したゲート制御信号を第５のトランジスタＴ５のゲ
ートに供給することができ、また、第１の出力部ＯUT１
の電位レベルを積分回路ＣＲ１と第１のインバータ素子
列とにより遅延したゲート制御信号を第６のトランジス
タＴ６のゲートに供給することができ、第６〜第10のレ
ベルコンバータと同様に、入力部ＩＮが「Ｈ」から
「Ｌ」レベルに遷移する際や、「Ｌ」から「Ｈ」レベル
に遷移する際に、出力部ＯUT１が高速に「Ｌ」から
「Ｈ」レベルに遷移すること、及び、出力部ＯUT２を高
速に「Ｌ」から「Ｈ」レベルに遷移させることができ
る。
【００７８】これにより、第６〜第10のレベルコンバー
タと同様に、第２の駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴ１，Ｔ２間の貫通電流やトランジスタ
Ｔ３，Ｔ４間の貫通電流を無くすことが可能となる。こ
のことから、回路消費電力の低減化及び回路動作の高速
化を図ることが可能となる。なお、本発明の第６〜第11
のレベルコンバータは、第２の電源線ＧNDの電位レベル
を基準にして、第１，第３の電源線ＶDD１，ＶDD２が高
電位電源に接続されるが、図８（Ｂ）に示すように、第
２の電源線ＧNDの電位レベルを基準にして、第１，第３
の電源線ＶDD１，ＶDD２を低電位電源に接続するトラン
ジスタ回路を構成した場合にも、同様に、電源線ＶDD，
ＧND２に接続されたトランジスタＴ１，Ｔ２間の貫通電
流やトランジスタＴ３，Ｔ４間の貫通電流を無くすこと
が可能となる。
【００７９】これにより、第１〜第11のレベルコンバー
タにおいて、従来例のように第１，第３のトランジスタ
Ｔ１，Ｔ３のＯＮ抵抗を大きくする必要が無くなり、そ
れらのｐ型電界効果トランジスタサイズを他のｎ型電界
効果トランジスタのサイズと同等に設計することがで
き、レベルコンバータを含めた各種信号処理回路のゲー
トアレイ（ＣＭＯＳ集積回路）化に寄与するところが大
きい。
【００８０】また、本発明の第12のレベルコンバータに
よれば、図８（Ａ）に示すように、パルス発生回路１４
及び信号出力回路１５が具備され、該パルス発生回路１
４が第１の駆動電源系と入力部ＩＮとに接続され、信号
出力回路１５が第２の駆動電源系に接続される。例え
ば、第１の駆動電源系で処理された入力信号Ｓinがパル
ス発生回路１４に供給されると、該入力信号Ｓinに基づ
いてワンショットパルス信号が発生され、ワンショット
パルス信号に基づいてレベル変換された第２の駆動電源
系用の出力信号が信号出力回路１５からラッチ出力され
る。
【００８１】このため、第１の駆動電源系と第２の駆動
電源系との電圧切り換えをワンショットパルス信号に基
づいて瞬間的に行うことができ、電流消費を伴うカレン
トミラー回路を主要部とするレベルコンバータに比較し
て、回路消費電力の低減化を図ることが可能となる。さ
らに、本発明の第１の半導体集積回路によれば、図９
（Ａ）に示すように、第１の回路系１６，レベル変換回
路１７及び第２の回路系１８が具備され、該レベル変換
回路１７が本発明の第１〜第12のレベルコンバータから
成り、例えば、第１，第２の回路系１６，１８及びレベ
ル変換回路１７が同一の半導体チップ内に設けられる。
【００８２】このため、低電圧駆動系の集積回路と高電
圧駆動系の集積回路を用いて複合集積回路，例えば、デ
ジタル／アナログ処理回路を構成する場合に、本発明の
第１〜第12のレベルコンバータをレベル変換回路１７に
適用することにより、低消費電力化及び信号動作の高速
化に寄与され、従来例のように個々のＩＣをプリント基
板に個別に実装する必要が無くなる。
【００８３】これにより、電子機器のＩＣ実装面積を小
さく抑えることが可能となる。また、電池駆動電源に依
存する携帯用電子機器のコンパクト化を図ることが可能
となる。本発明の第２の半導体集積回路によれば、第１
の回路系１６及びレベル変換回路１７が同一の半導体チ
ップ内に設けられる。
【００８４】このため、低電圧駆動系の集積回路と高電
圧駆動系の集積回路とを共存させる場合に、低電圧駆動
系の集積回路の入出力インターフェース部分に、本発明
の第１〜第12のレベルコンバータを適用することによ
り、低消費電力化及び信号動作の高速化に寄与され、従
来例に比べＩＣの単位面積当たりの実装個数を示す実装
率を改善することが可能となる。
【００８５】これにより、第１の半導体集積回路と同様
に、電子機器のＩＣ実装面積を小さく抑えることが可能
となり、携帯用電子機器のコンパクト化を図ることが可
能となる。本発明の第３の半導体集積回路によれば、レ
ベル変換回路１７及び第２の回路系１８が同一の半導体
チップ内に設けられる。
【００８６】このため、低電圧駆動系の集積回路と高電
圧駆動系の集積回路とを共存させる場合に、高電圧駆動
系の集積回路の入出力インターフェース部分に、本発明
の第１〜第12のレベルコンバータを適用することによ
り、第２の半導体集積回路と同様に、低消費電力化及び
信号動作の高速化に寄与され、ＩＣの実装効率を改善す
ることが可能となる。
【００８７】これにより、第１，第２の半導体集積回路
と同様に、電子機器のＩＣ実装面積を小さく抑えること
が可能となり、携帯用電子機器のコンパクト化を図るこ
とが可能となる。本発明の第４の半導体集積回路によれ
ば、図９（Ｂ）に示すように、第１の回路系１９又は第
２の回路系２１に双方向性のレベル変換回路２０と、信
号制御手段２２が具備され、例えば、第１の回路系１９
又は第２の回路系２１の入出力部分毎に双方向性のレベ
ル変換回路２０が設けられ、それらが同一の半導体チッ
プ内に設けられる。
【００８８】このため、第１，第３の電源線ＶDD１，Ｖ
DD２の投入順序に基づいて信号制御手段２２ではレベル
コンバータの動作方向を決定する制御信号ＣＴＬが発生
され、その信号ＣＴＬを各双方向性のレベル変換回路２
０に出力することができる。例えば、図９（Ｃ）におい
て、第１の電源線ＶDD１の投入が先で第２の電源線ＶDD
２の投入が後の場合には、出力レベル変換部20Ａに非反
転制御信号ＣＴＬ＝「Ｈ」レベルが供給され、入力レベ
ル変換部20Ｂに反転制御信号ＣＴＬ＝「Ｌ」レベルが供
給される。これにより、出力レベル変換部20Ａが動作状
態にされ、入力レベル変換部20Ｂが非動作状態にされ、
当該半導体集積回路の出力方向を自動決定することが可
能となる。
【００８９】逆に、第２の電源線ＶDD２の投入が先で第
１の電源線ＶDD１の投入が後の場合には、出力レベル変
換部20Ａに非反転制御信号ＣＴＬ＝「Ｌ」レベルが供給
され、入力レベル変換部20Ｂに反転制御信号ＣＴＬ＝
「Ｈ」レベルが供給される。これにより、出力レベル変
換部20Ａが非動作状態にされ、入力レベル変換部20Ｂが
動作状態にされ、当該半導体集積回路の入力方向を自動
決定することが可能となる。
【００９０】このことから、ワンチップマイクロコンピ
ュータ等の入出力部の端子数を極力削減することが可能
となる。また、本発明の第５の半導体集積回路によれ
ば、第１〜４の半導体集積回路において、第１〜第３の
電源線ＶDD１，ＧND，ＶDD２が半導体チップ内で格子状
に配線される。
【００９１】このため、従来例のようにセル列によって
低電圧と高電圧とを分離することなく、例えば、チップ
上の電源配線を縦・横方向から各々のセル列に供給する
ことにより、必要に応じて縦・横方向から各セルに電源
を供給することができる。このことから、同一セル内に
低・高電圧を混在させること及び無駄な電力消費の削減
化を図ることが可能となり、電源線ＶDD１，ＶDD２，接
地線ＧND等の供給端子や信号の入出力部を有するレベル
変換回路６の配置に自由度を持たせることが可能とな
る。
【００９２】これにより、第１の回路系１６，１９，第
２の回路系１８，２１，レベル変換回路１７，双方向性
のレベル変換回路２０及び信号制御手段２２を、同一チ
ップ内に混在させたＣＭＯＳ集積回路（ゲートアレイ）
を構成することが可能となる。また、従来例に比べて入
出力信号の迂回配線を低減することができ、回路動作の
高速化に寄与する。
【００９３】
【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図10〜67は、本発明の実施例に係る
レベルコンバータ及び半導体集積回路を説明する図であ
る。 （１）第１の実施例の説明 図10は、本発明の第１の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図11はその動作（定常
時）を説明する等価回路図であり、図12はその動作（遷
移時）の等価回路図をそれぞれ示している。
【００９４】本発明の第１のレベルコンバータは、図10
（Ａ）において、入力ラッチ回路11Ａと、４つのトラン
ジスタＴP1，ＴP2，ＴN1，ＴN2から成る。すなわち、入
力ラッチ回路（第１のラッチ回路）11Ａは入力トランジ
スタ回路１１の一例であり、第１の駆動電源系となる電
源線ＶDD１（駆動電圧ＶD1＝３〔Ｖ〕程度），接地線Ｇ
ND（０〔Ｖ〕）との間に接続される。
【００９５】入力ラッチ回路11Ａは、インバータ素子Ｉ
ＮＶと二入力ＮＯＲ回路ＮOR１，ＮOR２から成る。イン
バータ素子ＩＮＶの入力部ＩＮは二入力ＮＯＲ回路ＮOR
２の一方の入力部ｉｎ１に接続され、その出力部ｏutは
二入力ＮＯＲ回路ＮOR１の一方の入力部ｉｎ１に接続さ
れる。また、二入力ＮＯＲ回路ＮOR１の他方の入力部ｉ
ｎ２が二入力ＮＯＲ回路ＮOR２の出力部ｏut２に接続さ
れ、二入力ＮＯＲ回路ＮOR２の他方の入力部ｉｎ２が二
入力ＮＯＲ回路ＮOR１の出力部ｏut１に接続される。こ
れにより、入力ラッチ回路11Ａにより、入力信号Ｓinが
ラッチされ、その二入力ＮＯＲ回路ＮOR１，ＮOR２から
トランジスタＴN1のゲートとトランジスタＴN2のゲート
とに相補性の出力制御信号IND ，IND （上線を省略す
る）がそれぞれ供給される。
【００９６】ここで、入力信号Ｓinの反転信号となる
「Ｌ」から「Ｈ」レベルに遷移する制御信号IND は、入
力信号Ｓinの非反転信号「Ｈ」から「Ｌ」レベルに遷移
する制御信号IND に遅れてトランジスタＴN2に出力され
る。表１に入力ラッチ回路11Ａの動作状態表を示す。
【００９７】
【表１】
【００９８】トランジスタＴP1は第１のトランジスタＴ
１の一例であり、ｐ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴP1のソ
ースは第２の駆動電源系となる電源線ＶDD２（駆動電圧
ＶD2＝５〔Ｖ〕程度）に接続され、そのドレインが出力
部ＯUT１とトランジスタＴN1のドレインに接続（以下単
に直列接続ともいう）され、そのゲートが出力部ＯUT２
にそれぞれ接続される。
【００９９】トランジスタＴP2は第３のトランジスタＴ
３の一例であり、ｐ型電界効果トランジスタから成る。
トランジスタＴP2のソースは電源線ＶDD２に接続され、
そのドレインが出力部ＯUT２とトランジスタＴN2のドレ
インに接続され、そのゲートが出力部ＯUT１にそれぞれ
接続される。トランジスタＴN1は第２のトランジスタＴ
２の一例であり、ｎ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴN1のソ
ースは接地線ＧNDに接続され、そのドレインが出力部Ｏ
UT１とトランジスタＴP1のドレインに接続され、そのゲ
ートが入力ラッチ回路11Ａの二入力ＮＯＲ回路ＮOR２の
出力部ｏut２に接続される。
【０１００】トランジスタＴN2はトランジスタＴ４の一
例であり、ｎ型電界効果トランジスタから成る。トラン
ジスタＴN2のソースは接地線ＧNDに接続され、そのドレ
インが出力部ＯUT２とトランジスタＴP2のドレインに接
続され、そのゲートが入力ラッチ回路11Ａの二入力ＮＯ
Ｒ回路ＮOR１の出力部ｏut１に接続される。次に、当該
レベルコンバータの動作について、図10（Ｂ），図11，
図12を参照しながら説明をする。図10（Ｂ）において、
例えば、入力部ＩＮが「Ｈ」レベルとなる定常時には、
入力ラッチ回路11ＡからトランジスタＴN1のゲートに、
制御信号IND ＝「Ｈ」レベルが供給され、また、トラン
ジスタＴN2のゲートに、制御信号IND ＝「Ｌ」レベルが
供給される。これにより、図11（Ａ）の等価回路に示す
ように、トランジスタＴN1，ＴP2がＯＮ動作状態とな
り、トランジスタＴN2，ＴP1がＯFF動作状態となって、
出力部ＯUT１が「Ｌ」レベル，出力部ＯUT２が「Ｈ」レ
ベルとなる。
【０１０１】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、入力ラッチ回路11ＡからトランジスタＴN1の
ゲートに、図10（Ｂ）に示すような制御信号IND ＝
「Ｌ」レベルが供給され、また、トランジスタＴN2のゲ
ートに、制御信号IND ＝「Ｈ」レベルが供給される。こ
れにより、図11（Ｂ）の等価回路に示すように、トラン
ジスタＴN2，ＴP1がＯＮ動作状態となり、トランジスタ
ＴN1，ＴP2がＯFF動作状態となって、出力部ＯUT１が
「Ｈ」レベル，出力部ＯUT２が「Ｌ」レベルとなる。
【０１０２】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルとなる遷移時には、入力ラッチ回路11Ａからトランジ
スタＴN1のゲートに、制御信号IND ＝「Ｈ」→「Ｌ」レ
ベルが供給され、また、トランジスタＴN2のゲートに、
制御信号IND ＝「Ｌ」→「Ｈ」レベルが供給される。こ
れにより、図12（Ａ）の等価回路に示すように、トラン
ジスタＴN1，ＴP2がＯＮ→ＯFF動作状態となり、トラン
ジスタＴN2，ＴP1がＯFF→ＯＮ動作状態に遷移し、出力
部ＯUT１が「Ｌ」→「Ｈ」レベルに立ち上がり、出力部
ＯUT２が「Ｈ」→「Ｌ」レベルに立ち下がる。
【０１０３】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
となる定常時には、入力ラッチ回路11Ａからトランジス
タＴN1のゲートに、制御信号IND ＝「Ｌ」→「Ｈ」レベ
ルが供給され、また、トランジスタＴN2のゲートに、制
御信号IND ＝「Ｈ」→「Ｌ」レベルが供給される。これ
により、図12（Ｂ）の等価回路に示すように、トランジ
スタＴN2，ＴP1がＯＮ→ＯFF動作状態となり、トランジ
スタＴN1，ＴP2がＯFF→ＯＮ動作状態に遷移し、出力部
ＯUT１が「Ｈ」→「Ｌ」レベルに立ち下がり、出力部Ｏ
UT２が「Ｌ」→「Ｈ」レベルに立ち上がる。
【０１０４】この繰り返し動作により、３〔Ｖ〕駆動系
で信号処理された信号レベルを５〔Ｖ〕駆動系の信号処
理可能な電位レベルに変換することができる。このよう
にして、本発明の第１の実施例に係るレベルコンバータ
によれば、図10（Ａ）に示すように、入力ラッチ回路11
Ａ及びトランジスタＴP1，ＴP2，ＴN1，ＴN2が具備さ
れ、該入力ラッチ回路11ＡからトランジスタＴN1のゲー
トとトランジスタＴN2のゲートとに相補性の制御信号IN
D ，IND が供給される。
【０１０５】このため、入力部ＩＮが「Ｈ」から「Ｌ」
レベルに遷移する際に、第１のトランジスタＴP1のＯＮ
動作状態と第２のトランジスタＴN1のＯＮ動作状態とを
ずらすことができる。逆に、入力部ＩＮが「Ｌ」から
「Ｈ」レベルに遷移する際にも、トランジスタＴP2のＯ
Ｎ動作状態とトランジスタＴN2のＯＮ動作状態とをずら
すことができる。
【０１０６】これにより、第２の駆動電源系ＶDD２，Ｇ
NDに接続されたトランジスタＴP1，ＴN1間の貫通電流や
トランジスタＴP2，ＴN2間の貫通電流を無くすことが可
能となる。このことから、従来例に比べて当該レベルコ
ンバータの回路消費電力の低減化を図ることが可能とな
る。 （２）第２の実施例の説明 図13は、本発明の第２の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図14はその動作（定常
時）を説明する等価回路図であり、図15はその動作（遷
移時）の等価回路図をそれぞれ示している。
【０１０７】本発明の第２の実施例では第１の実施例の
レベルコンバータに、抵抗素子Ｒ１，Ｒ２と、トランジ
スタＴN3，ＴN4とが接続されるものである。すなわち、
抵抗素子Ｒ１は第１の負荷素子の一例であり、トランジ
スタＴP2のゲートと出力部ＯUT１との間に接続され、ト
ランジスタＴP2のＯＮ抵抗によるが、数〔ＫΩ〕程度の
抵抗値を持つ。抵抗素子Ｒ２は第２の負荷素子の一例で
あり、トランジスタＴP1のゲートと出力部ＯUT２との間
に接続され、トランジスタＴP1のＯＮ抵抗によるが、数
〔ＫΩ〕程度の抵抗値を持つ。
【０１０８】トランジスタＴN3は第５のトランジスタＴ
５の一例であり、ｎ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴN3のド
レインは抵抗素子Ｒ１とトランジスタＴP2のゲートとの
接続点ｑ１に接続され、そのソースが接地線ＧNDに接続
される。また、トランジスタＴN3のゲートがトランジス
タＴN1のゲートに接続されて、入力ラッチ回路11Ａに接
続される。
【０１０９】トランジスタＴN4は第６のトランジスタＴ
６の一例であり、ｎ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴN4のド
レインは抵抗素子Ｒ２とトランジスタＴP1のゲートとの
接続点ｑ２に接続され、そのソースが接地線ＧNDに接続
される。また、トランジスタＴN4のゲートがトランジス
タＴN2のゲートに接続されて、入力ラッチ回路11Ａに接
続される。
【０１１０】これにより、入力ラッチ回路11Ａからトラ
ンジスタＴN1，ＴN3のゲート接続点及びトランジスタＴ
N2，ＴN4のゲート接続点に相補性の出力制御信号IND ，
INDがそれぞれ供給される。なお、その他の構成は第１
の実施例と同様であるため、その説明を省略する。次
に、当該レベルコンバータの動作について、図13
（Ｂ），図14〜図16を参照しながら説明をする。
【０１１１】例えば、図13（Ｂ）において、入力部ＩＮ
が「Ｈ」レベルとなる定常時には、入力ラッチ回路11Ａ
からトランジスタＴN1，ＴN3のゲートに、制御信号IND
＝「Ｈ」レベルが供給され、また、トランジスタＴN2，
ＴN4のゲートに、制御信号IN D ＝「Ｌ」レベルが供給さ
れる。これにより、図14（Ａ）の等価回路に示すよう
に、トランジスタＴN1，ＴN3，ＴP2がＯＮ動作状態とな
り、トランジスタＴN2，ＴN4，ＴP1がＯFF動作状態とな
って、出力部ＯUT１が「Ｌ」レベル，出力部ＯUT２が
「Ｈ」レベルとなる。
【０１１２】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、入力ラッチ回路11ＡからトランジスタＴN1，
ＴN3のゲートに、図13（Ｂ）に示すような制御信号IND
＝「Ｌ」レベルが供給され、また、トランジスタＴN2，
ＴN4のゲートに、制御信号IN D ＝「Ｈ」レベルが供給さ
れる。これにより、図14（Ｂ）の等価回路に示すよう
に、トランジスタＴN2，ＴN4，ＴP1がＯＮ動作状態とな
り、トランジスタＴN1，ＴN3，ＴP2がＯFF動作状態とな
って、出力部ＯUT１が「Ｈ」レベル，出力部ＯUT２が
「Ｌ」レベルとなる。
【０１１３】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、入力ラッチ回路11Ａからトラン
ジスタＴN1，ＴN3のゲートに、図13（Ｂ）に示すような
制御信号IND ＝「Ｈ」→「Ｌ」レベルが供給され、ま
た、トランジスタＴN2，ＴN4のゲートに、制御信号IND
＝「Ｌ」→「Ｈ」レベルが供給される。ここで、「Ｌ」
→「Ｈ」レベルに遷移する制御信号IND は、第１の実施
例と同様に、「Ｈ」→「Ｌ」レベルに遷移する制御信号
IND （上線を省略する）に遅れてトランジスタＴN2，Ｔ
N4に出力される。
【０１１４】これにより、図15（Ａ）に示すようなトラ
ンジスタＴN2のＯFF→ＯＮ動作に次いでトランジスタＴ
P1が早くＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位
が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、ト
ランジスタＴN1のＯＮ→ＯFF動作に次いでトランジスタ
ＴP2が早くＯＮ→ＯFF動作に遷移し、出力部ＯUT２の電
位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
【０１１５】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、入力ラッチ回路11Ａからトランジ
スタＴN1，ＴN3のゲートに、図13（Ｂ）に示すような制
御信号IND ＝「Ｌ」→「Ｈ」レベルが供給され、また、
トランジスタＴN2，ＴN4のゲートに、制御信号IND ＝
「Ｈ」→「Ｌ」レベルが供給される。ここで、「Ｌ」→
「Ｈ」レベルに遷移する制御信号IND は、「Ｈ」→
「Ｌ」レベルに遷移する制御信号IND （上線を省略す
る）に遅れてトランジスタＴN1，ＴN3に出力される。
【０１１６】これにより、図15（Ｂ）に示すように、ト
ランジスタＴN1のＯFF→ＯＮ動作に次いでトランジスタ
ＴP2が早くＯFF→ＯＮ動作に遷移し、出力部ＯUT２の電
位が「Ｌ」→「Ｈ」レベルに急峻に立ち上がる。また、
トランジスタＴN2のＯＮ→ＯFF動作に次いでトランジス
タＴP1が早くＯＮ→ＯFF動作に遷移し、出力部ＯUT２の
電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
【０１１７】この繰り返し動作により、第１の実施例と
同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを
５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換する
ことができる。このようにして、本発明の第２の実施例
に係るレベルコンバータによれば、図13（Ａ）に示すよ
うに、抵抗素子Ｒ１，Ｒ２及びトランジスタＴN3，ＴN4
が具備され、入力ラッチ回路11ＡからトランジスタＴN
1，ＴN3のゲート接続点及びトランジスタＴN2，ＴN4の
ゲート接続点に相補性の制御信号IND ，IND （上線を省
略する）がそれぞれ供給される。
【０１１８】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際に、出力部ＯUT１の電位を「Ｌ」→
「Ｈ」レベルに急峻に立ち上げること、及び、出力部Ｏ
UT２の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げる
ことができる。また、入力部ＩＮが「Ｌ」→「Ｈ」レベ
ルに遷移する際には、出力部ＯUT１の電位を「Ｈ」→
「Ｌ」レベルに急峻に立ち下げること、及び、出力部Ｏ
UT２の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上げる
ことが可能となる。
【０１１９】すなわち、図13（Ｂ）において、入力部Ｉ
Ｎが「Ｈ」→「Ｌ」レベルに遷移する場合には、入力ラ
ッチ回路11ＡからトランジスタＴN1，ＴN3のゲートに、
制御信号IND ＝「Ｈ」→「Ｌ」レベルが供給され、ま
た、トランジスタＴN2，ＴN4のゲートに、制御信号IND
＝「Ｌ」→「Ｈ」レベルが供給される。このため、図15
（Ａ）に示すようにトランジスタＴN1のＯＮ→ＯFF動作
に次いでトランジスタＴN1を早くＯFF→ＯＮ動作に遷移
させることができ、出力部ＯUT１の電位を「Ｈ」→
「Ｌ」レベルに急峻に立ち上げることが可能となる。こ
れは、図16（Ａ）の等価回路図において、トランジスタ
ＴP1のゲート電圧はトランジスタＴP2のＯＮ抵抗ＲP2と
抵抗素子Ｒ２との合成抵抗に対するトランジスタＴN4の
ＯＮ抵抗ＲN4の比（ＲP2＋Ｒ２）／ＲN4によりスイッチ
ング速度が決定されるためである。
【０１２０】なお、図16（Ａ）において、入力部ＩＮが
「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタＴ
P2のＯＮ抵抗ＲP2と抵抗素子Ｒ２との合成抵抗に依存し
てゲート電圧ｖｇが急峻に立ち下がり、それ以降はトラ
ンジスタＴN4のＯＮ抵抗ＲN4に依存して緩やかに波形が
接地線レベルに収束する。ここで、抵抗Ｒ１を大きく設
計すると、トランジスタＴN4のＯＮ動作スピードとトラ
ンジスタＴP1のＯＮ動作と等しくすることができ、従来
例に比べて、トランジスタＴP1のＯＮ動作期間を短くす
ることができ、トランジスタＴP2を高速にＯFF動作させ
ることができる。
【０１２１】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、入力ラッチ回路11Ａからトランジ
スタＴN1，ＴN3のゲートに、図13（Ｂ）に示すような制
御信号IND ＝「Ｌ」→「Ｈ」レベルが供給され、また、
トランジスタＴN2，ＴN4のゲートに、制御信号IND ＝
「Ｈ」→「Ｌ」レベルが供給される。このため、入力部
ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際にも、図15
（Ｂ）の等価回路に示すように、トランジスタＴN2のＯ
FF動作に次いでトランジスタＴP2を早くＯＮ動作に遷移
させることができ、出力部ＯUT２の電位を「Ｌ」→
「Ｈ」レベルに急峻に立ち上げることが可能となる。こ
れは、トランジスタＴP2のゲート電圧がトランジスタＴ
P1のＯＮ抵抗ＲP1と抵抗素子Ｒ１との合成抵抗に対する
トランジスタＴN3のＯＮ抵抗ＲN3の比（ＲP1＋Ｒ１）／
ＲN3により決定され、スイッチング速度が決まるためで
ある。
【０１２２】これにより、図16（Ｃ）に示すように、例
えば、変化点ｑ１の電位レベルに急峻に立ち下げること
ができるので、従来例に比べて出力部ＯUT２→ｑ２→ト
ランジスタＴP1→出力部ＯUT１→ｑ１→トランジスタＴ
P2の信号伝達の流れを早くすることができる。なお、従
来例ではトランジスタＴP1のゲートＧ電圧がトランジス
タＴP2のＯＮ抵抗ＲP2とトランジスタＴN2のＯＮ抵抗Ｒ
N2との比のみで決められていたために、トランジスタＴ
P2を小さくする設計する必要があった。しかし、本発明
の実施例では、トランジスタＴP1やＴP2のＯＮ抵抗を大
きくする必要が無くなり、トランジスタＴP1やＴP2のト
ランジスタサイズを他のトランジスタサイズと同等に設
計することができ、レベルコンバータを含めた各種信号
処理回路のゲートアレイ（ＣＭＯＳ集積回路）化が容易
になる。
【０１２３】これらのことから、従来例のような駆動電
源系ＶDD２，ＧNDに接続されたトランジスタＴP1，ＴN1
間の貫通電流やトランジスタＴP2，ＴN2間の貫通電流を
無くすことが可能となる。これにより、当該レベルコン
バータの回路消費電力の低減化を図ること、及び、第１
の実施例に比べて回路動作の高速化を図ることが可能と
なる。
【０１２４】（３）第３の実施例の説明 図17は、本発明の第３の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図18はその動作（定常
時）を説明する等価回路図であり、図19はその動作（遷
移時）の等価回路図をそれぞれ示している。本発明の第
３の実施例では第２の実施例に係るレベルコンバータと
異なり、抵抗素子Ｒ１，Ｒ２に代えてトランジスタＴP
3，ＴP4が設けられる。
【０１２５】すなわち、トランジスタＴP3は第７のトラ
ンジスタＴ７の一例であり、ｐ型電界効果トランジスタ
（以下単にトランジスタという）から成る。トランジス
タＴP3のソースは、トランジスタＴP2のゲートと出力部
ＯUT１との間に接続され、トランジスタＴP2のＯＮ抵抗
によるが、数〔ＫΩ〕程度のＯＮ抵抗を持つ。また、ト
ランジスタＴP3のゲートは、トランジスタＴN1，ＴN3の
ゲートに接続されて、入力ラッチ回路11Ａに接続され
る。
【０１２６】トランジスタＴP4は第８のトランジスタＴ
８の一例であり、ｐ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴP4はト
ランジスタＴP2のゲートと出力部ＯUT２との間に接続さ
れ、トランジスタＴP1のＯＮ抵抗によるが、数〔ＫΩ〕
程度のＯＮ抵抗を持つ。また、トランジスタＴP4のゲー
トは、トランジスタＴN2，ＴN4のゲートに接続されて、
入力ラッチ回路11Ａに接続される。
【０１２７】これにより、入力ラッチ回路11Ａからトラ
ンジスタＴN1，ＴP3，ＴN3のゲート接続点及びトランジ
スタＴN2，ＴP4，ＴN4のゲート接続点に相補性の出力制
御信号IND ，IND がそれぞれ供給される。なお、その他
の構成は第１，第２の実施例と同様であるため、その説
明を省略する。次に、当該レベルコンバータの動作につ
いて、図17〜図19を参照しながら説明をする。例えば、
入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッ
チ回路11ＡからトランジスタＴN1，ＴP3，ＴN3のゲート
に、制御信号IND ＝「Ｈ」レベルが供給され、また、ト
ランジスタＴN2，ＴP4，ＴN4のゲートに、制御信号IND
＝「Ｌ」レベルが供給される。これにより、図18（Ａ）
の等価回路に示すように、トランジスタＴN1，ＴN3，Ｔ
P2，ＴP4がＯＮ動作状態となり、トランジスタＴN2，Ｔ
N4，ＴP1，ＴP3がＯFF動作状態となって、出力部ＯUT１
が「Ｌ」レベル，出力部ＯUT２が「Ｈ」レベルとなる。
【０１２８】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、入力ラッチ回路11ＡからトランジスタＴN1，
ＴP3，ＴN3のゲートに、制御信号IND ＝「Ｌ」レベルが
供給され、また、トランジスタＴN2，ＴP4，ＴN4のゲー
トに、制御信号IND ＝「Ｈ」レベルが供給される。これ
により、図18（Ｂ）の等価回路に示すように、トランジ
スタＴN2，ＴN4，ＴP1，ＴP4がＯＮ動作状態となり、ト
ランジスタＴN1，ＴN3，ＴP2，ＴP4がＯFF動作状態とな
って、出力部ＯUT１が「Ｈ」レベル，出力部ＯUT２が
「Ｌ」レベルとなる。
【０１２９】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、入力ラッチ回路11Ａからトラン
ジスタＴN1，ＴN3，ＴP3のゲートに、制御信号IND ＝
「Ｈ」→「Ｌ」レベルが供給され、また、トランジスタ
ＴN2，ＴN4，ＴP4のゲートに、制御信号IND ＝「Ｌ」→
「Ｈ」レベルが供給される。ここで、「Ｌ」→「Ｈ」レ
ベルに遷移する制御信号IND は、第１の実施例と同様
に、「Ｈ」→「Ｌ」レベルに遷移する制御信号IND （上
線を省略する）に遅れてトランジスタＴN2，ＴN4，ＴP4
に出力される。
【０１３０】これにより、図19（Ａ）に示すように、ト
ランジスタＴN1，ＴN3のＯＮ→ＯFF動作，トランジスタ
ＴP3のＯFF→ＯＮ動作に次いでトランジスタＴP1が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。また、トランジス
タＴN2，ＴN4のＯFF→ＯＮ動作，トランジスタＴP4のＯ
Ｎ→ＯFF動作に次いでトランジスタＴP2が早くＯＮ→Ｏ
FF動作に遷移し、出力部ＯUT１の電位が「Ｈ」→「Ｌ」
レベルに急峻に立ち下がる。
【０１３１】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、入力ラッチ回路11Ａからトランジ
スタＴN1，ＴN3，ＴP3のゲートに、制御信号IND ＝
「Ｌ」→「Ｈ」レベルが供給され、また、トランジスタ
ＴN2，ＴN4，ＴP4のゲートに、制御信号IND ＝「Ｈ」→
「Ｌ」レベルが供給される。ここで、「Ｌ」→「Ｈ」レ
ベルに遷移する制御信号IND は、「Ｈ」→「Ｌ」レベル
に遷移する制御信号IND （上線を省略する）に遅れてト
ランジスタＴN1，ＴN3，ＴP3に出力される。
【０１３２】これにより、図19（Ｂ）に示すように、ト
ランジスタＴN2，ＴN4のＯＮ→ＯFF動作，トランジスタ
ＴP4のＯFF→ＯＮ動作に次いでトランジスタＴP2が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT２の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。また、トランジス
タＴN1，ＴN3のＯFF→ＯＮ動作，トランジスタＴP3のＯ
Ｎ→ＯFF動作に次いでトランジスタＴP1が早くＯＮ→Ｏ
FF動作に遷移し、出力部ＯUT１の電位が「Ｈ」→「Ｌ」
レベルに急峻に立ち下がる。
【０１３３】この繰り返し動作により、第１の実施例と
同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを
５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換する
ことができる。このようにして、本発明の第３の実施例
に係るレベルコンバータによれば、図17に示すように、
第２の実施例に係るレベルコンバータに接続されていた
抵抗素子Ｒ１，Ｒ２に代えて、トランジスタＴP3，ＴP4
が接続され、入力ラッチ回路11ＡからトランジスタＴN
1，ＴP3，ＴN3のゲート接続点及びトランジスタＴN2，
ＴN4，ＴP4のゲート接続点に相補性の制御信号IND ，IN
D がそれぞれ供給される。
【０１３４】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際の出力部ＯUT１のスイッチング速度を
改善することができる。すなわち、トランジスタＴP1の
ゲート電圧はトランジスタＴP2のＯＮ抵抗ＲP2とトラン
ジスタＴP4のＯＮ抵抗ＲP4との合成抵抗に対するトラン
ジスタＴN4のＯＮ抵抗ＲN4の比（ＲP2＋ＲP4）／ＲN4に
より決定される。これにより、出力部ＯUT１の電位を
「Ｌ」→「Ｈ」レベルに急峻に立ち上げること、及び、
出力部ＯUT２の電位を「Ｈ」→「Ｌ」レベルに急峻に立
ち下げることができる。
【０１３５】また、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際の出力部ＯUT２は、同様に、トランジスタ
ＴP1のＯＮ抵抗ＲP1とトランジスタＴP3のＯＮ抵抗ＲP3
との合成抵抗に対するトランジスタＴN3のＯＮ抵抗ＲN3
の比（ＲP1＋ＲP3）／ＲN3により決定される。これによ
り、出力部ＯUT２の電位を「Ｌ」→「Ｈ」レベルに急峻
に立ち上げること、及び、出力部ＯUT１の電位を「Ｈ」
→「Ｌ」レベルに急峻に立ち下げることができる。
【０１３６】このことから、第１，第２の実施例と同様
に、駆動電源系ＶDD２，ＧNDに接続されたトランジスタ
ＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間の
貫通電流を無くすことが可能となる。これにより、当該
レベルコンバータの回路消費電力の低減化を図ること、
及び、第１，第２の実施例と同様に、回路動作の高速化
を図ることが可能となる。
【０１３７】（４）第４の実施例の説明 図20は、本発明の第４の実施例に係るレベルコンバータ
の構成図であり、図21はその動作（定常時）を説明する
等価回路図であり、図21はその動作（遷移時）の等価回
路図をそれぞれ示している。本発明の第４の実施例で
は、第２の実施例に係るレベルコンバータと異なり、２
種類の相補性の制御信号IN１，IN２，IN１，IN２（上線
を省略する）を出力する入力ラッチ回路11Ｂが設けら
れ、トランジスタＴN1〜ＴN4の各ゲートが入力ラッチ回
路11Ｂに個別に接続される。
【０１３８】すなわち、図20において、入力ラッチ回路
11Ｂは第２のラッチ回路11Ｂの一例であり、駆動電源系
ＶDD１，接地線ＧNDに接続された５つのインバータ素子
INV１〜 INV５と、２つの二入力ＮＯＲ回路ＮOR１，Ｎ
OR２から成る。インバータ素子 INV１， INV２は直列接
続されて二入力ＮＯＲ回路ＮOR１の出力部ｏut１に接続
され、インバータ素子 INV３， INV４が直列接続されて
二入力ＮＯＲ回路ＮOR２の出力部ｏut２に接続される。
【０１３９】また、インバータ素子 INV５の入力部ＩＮ
が二入力ＮＯＲ回路ＮOR２の一方の入力部ｉｎ１に接続
され、その出力部ｏutが二入力ＮＯＲ回路ＮOR１の一方
の入力部ｉｎ１に接続される。二入力ＮＯＲ回路ＮOR１
の他方の入力部ｉｎ２はインバータ素子 INV４の出力部
ｏutに接続され、その他方の入力部ｉｎ２がインバータ
素子 INV２の出力部ｏutに接続される。
【０１４０】これにより、二入力ＮＯＲ回路ＮOR１から
トランジスタＴN1のゲートに非反転制御信号（以下単に
制御信号という）IN１が出力され、二入力ＮＯＲ回路Ｎ
OR２からトランジスタＴN4のゲートに反転制御信号IN１
（上線を省略する）が出力される。また、インバータ素
子 INV２からトランジスタＴN1のゲートに非反転遅延制
御信号（以下単に制御信号という）IN２が出力され、イ
ンバータ素子 INV４からトランジスタＴN2のゲートに反
転遅延制御信号IN２（上線を省略する）が出力される。
表２に入力ラッチ回路11Ｂの動作状態表を示す。
【０１４１】
【表２】
【０１４２】なお、その他の構成は第２の実施例と同様
であるため、その説明を省略する。次に、当該レベルコ
ンバータの動作について図21, 図22の等価回路図を参照
しながら説明をする。例えば、入力部ＩＮが「Ｈ」レベ
ルとなる定常時には、入力ラッチ回路11Ｂからトランジ
スタＴN3のゲートに、制御信号IN１＝「Ｈ」レベルが供
給され、トランジスタＴN4のゲートに、制御信号IN１＝
「Ｌ」レベルが供給される。また、入力ラッチ回路11Ｂ
からトランジスタＴN1のゲートに、制御信号IN２＝
「Ｈ」レベルが供給され、トランジスタＴN2のゲートに
制御信号IN２＝「Ｌ」レベルが供給される。これによ
り、第２の実施例と同様に図21（Ａ）において、トラン
ジスタＴN1，ＴN3，ＴP2がＯＮ動作状態となり、トラン
ジスタＴN2，ＴN4，ＴP1がＯFF動作状態となって、出力
部ＯUT１が「Ｌ」レベル，出力部ＯUT２が「Ｈ」レベル
となる。
【０１４３】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、入力ラッチ回路11ＢからトランジスタＴN3の
ゲートに、制御信号IN１＝「Ｌ」レベルが供給され、ト
ランジスタＴN4のゲートに、制御信号IN１＝「Ｈ」レベ
ルが供給される。また、入力ラッチ回路11Ｂからトラン
ジスタＴN1のゲートに、制御信号IN２＝「Ｌ」レベルが
供給され、トランジスタＴN2のゲートに制御信号IN２＝
「Ｈ」レベルが供給される。これにより、図21（Ｂ）の
等価回路に示すように、トランジスタＴN2，ＴN4，ＴP1
がＯＮ動作状態となり、トランジスタＴN1，ＴN3，ＴP2
がＯFF動作状態となって、出力部ＯUT１が「Ｈ」レベ
ル，出力部ＯUT２が「Ｌ」レベルとなる。
【０１４４】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、入力ラッチ回路11Ｂからトラン
ジスタＴN3のゲートに、制御信号IN１＝「Ｈ」→「Ｌ」
レベルが供給され、トランジスタＴN4のゲートに、制御
信号IN１＝「Ｌ」→「Ｈ」レベルが供給される。また、
入力ラッチ回路11ＢからトランジスタＴN1のゲートに、
制御信号IN２＝「Ｈ」→「Ｌ」レベルが供給され、トラ
ンジスタＴN2のゲートに、制御信号IN２＝「Ｌ」→
「Ｈ」レベルが供給される。
【０１４５】これにより、図22（Ａ）において、トラン
ジスタＴN3がＴN1に比べて先にＯＮ→ＯFF動作し、トラ
ンジスタＴN4がＴN2に比べて先にＯFF→ＯＮ動作する。
次いで、トランジスタＴP1が早くＯFF→ＯＮ動作に遷移
し、出力部ＯUT１の電位が「Ｌ」→「Ｈ」レベルに急峻
に立ち上がる。また、トランジスタＴN1のＯＮ→ＯFF動
作に次いでトランジスタＴP2が早くＯＮ→ＯFF動作に遷
移し、出力部ＯUT２の電位が「Ｈ」→「Ｌ」レベルに急
峻に立ち下がる。
【０１４６】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、入力ラッチ回路11Ｂからトランジ
スタＴN4のゲートに、制御信号IN１＝「Ｈ」→「Ｌ」レ
ベルが供給され、トランジスタＴN2のゲートに、制御信
号IN２＝「Ｌ」→「Ｈ」レベルが供給される。また、入
力ラッチ回路11ＢからトランジスタＴN3のゲートに、制
御信号IN１＝「Ｌ」→「Ｈ」レベルが供給され、トラン
ジスタＴN1のゲートに、制御信号IN２＝「Ｈ」→「Ｌ」
レベルが供給される。
【０１４７】これにより、図22（Ｂ）において、トラン
ジスタＴN4がＴN2に比べて先にＯＮ→ＯFF動作し、トラ
ンジスタＴN4がＴN2に比べて先にＯFF→ＯＮ動作する。
次いで、トランジスタＴP2が早くＯFF→ＯＮ動作に遷移
し、出力部ＯUT２の電位が「Ｌ」→「Ｈ」レベルに急峻
に立ち上がる。また、トランジスタＴN2のＯＮ→ＯFF動
作に次いでトランジスタＴP1が早くＯＮ→ＯFF動作に遷
移し、出力部ＯUT１の電位が「Ｈ」→「Ｌ」レベルに急
峻に立ち下がる。
【０１４８】この繰り返し動作により、第１の実施例と
同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを
５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換する
ことができる。このようにして、本発明の第４の実施例
に係るレベルコンバータによれば、図20に示すように、
トランジスタＴN1〜ＴN4の各ゲートが、入力ラッチ回路
11Ｂに個別に接続される。
【０１４９】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する場合には、トランジスタＴN3に、制御信
号IN１＝「Ｈ」→「Ｌ」レベルが供給され、トランジス
タＴN4に、制御信号IN１＝「Ｌ」→「Ｈ」レベルが供給
される。また、トランジスタＴN1に、制御信号IN２＝
「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴN2
に、制御信号IN２＝「Ｌ」→「Ｈ」レベルが供給され
る。
【０１５０】また、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN4に、制御信号IN
１＝「Ｈ」→「Ｌ」レベルが供給され、トランジスタＴ
N2に、制御信号IN２＝「Ｌ」→「Ｈ」レベルが供給され
る。また、トランジスタＴN3に、制御信号IN１＝「Ｌ」
→「Ｈ」レベルが供給され、トランジスタＴN1に、制御
信号IN２＝「Ｈ」→「Ｌ」レベルが供給される。
【０１５１】このことから、第２の実施例と同様に、入
力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力
部ＯUT１の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上
げること、及び、出力部ＯUT２の電位を「Ｈ」→「Ｌ」
レベルに急峻に立ち下げることができる。また、入力部
ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部Ｏ
UT１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げる
こと、及び、出力部ＯUT２の電位を「Ｌ」→「Ｈ」レベ
ルに急峻に立ち上げることが可能となる。
【０１５２】これにより、第２，第３の実施例と同様
に、駆動電源系ＶDD２，ＧNDに接続されたトランジスタ
ＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間の
貫通電流を無くすことが可能となる。このことから、当
該レベルコンバータの回路消費電力の低減化を図るこ
と、及び、第２，第３の実施例と同様に回路動作の高速
化を図ることが可能となる。
【０１５３】（５）第５の実施例の説明 図23は、本発明の第５の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図24はその動作（定常
時）を説明する等価回路図であり、図25はその動作（遷
移時）の等価回路図をそれぞれ示している。第５の実施
例では、第２の実施例のレベルコンバータと異なり、ト
ランジスタＴN1，ＴN2の低電位側にトランジスタＴN5，
ＴN6が接続され、第４の実施例に示した入力ラッチ回路
11ＢによりトランジスタＴN1，ＴN3と、トランジスタＴ
N5と、トランジスタＴN2，ＴN4とトランジスタＴN6とを
個別に制御するものである。
【０１５４】すなわち、トランジスタＴN5は第９のトラ
ンジスタＴ９の一例であり、ｎ型電界効果トランジスタ
（以下単にトランジスタという）から成る。トランジス
タＴN5のドレインはトランジスタＴN1のソースに接続さ
れ、トランジスタＴN5のソースが接地線ＧNDに接続され
る。トランジスタＴN6は第10のトランジスタＴ10の一例
であり、ｎ型電界効果トランジスタ（以下単にトランジ
スタという）から成る。トランジスタＴN6のドレインは
トランジスタＴN2のソースに接続され、トランジスタＴ
N6のソースが接地線ＧNDに接続される。なお、トランジ
スタＴN5，ＴN6の各ゲートが入力ラッチ回路11Ｂに接続
される。
【０１５５】また、トランジスタＴN1，ＴN3の各ゲート
が接続されて入力ラッチ回路11Ｂに接続され、同様に、
トランジスタＴN2，ＴN4の各ゲートが接続されて入力ラ
ッチ回路11Ｂに接続される。これにより、トランジスタ
ＴN1，ＴN3のゲートに非反転制御信号（以下単に制御信
号という）IN１が出力され、トランジスタＴN2，ＴN4の
ゲートに反転制御信号IN１（上線を省略する）が出力さ
れる。
【０１５６】また、トランジスタＴN5のゲートに非反転
遅延制御信号（以下単に制御信号という）IN２が出力さ
れ、トランジスタＴN6のゲートに反転遅延制御信号IN２
（上線を省略する）が出力される。なお、その他の構成
は第２の実施例と同様であるため、その説明を省略す
る。次に、当該レベルコンバータの動作について図24，
図25の等価回路図を参照しながら説明をする。例えば、
入力部ＩＮが「Ｈ」レベルとなる定常時には、入力ラッ
チ回路11ＢからトランジスタＴN1，ＴN3のゲートに、制
御信号IN１＝「Ｈ」レベルが供給され、トランジスタＴ
N2，ＴN4のゲートに、制御信号IN１＝「Ｌ」レベルが供
給される。また、入力ラッチ回路11Ｂからトランジスタ
ＴN5のゲートに、制御信号IN２＝「Ｈ」レベルが供給さ
れ、トランジスタＴN6のゲートに制御信号IN２＝「Ｌ」
レベルが供給される。これにより、第２の実施例と同様
に図24（Ａ）において、トランジスタＴN1，ＴN3，ＴN
5，ＴP2がＯＮ動作状態となり、トランジスタＴN2，ＴN
4，ＴN6，ＴP1がＯFF動作状態となって、出力部ＯUT１
が「Ｌ」レベル，出力部ＯUT２が「Ｈ」レベルとなる。
【０１５７】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、入力ラッチ回路11ＢからトランジスタＴN1，
ＴN3のゲートに、制御信号IN１＝「Ｌ」レベルが供給さ
れ、トランジスタＴN5のゲートに、制御信号IN１＝
「Ｌ」レベルが供給される。また、入力ラッチ回路11Ｂ
からトランジスタＴN2，ＴN4のゲートに、制御信号IN２
＝「Ｈ」レベルが供給され、トランジスタＴN6のゲート
に制御信号IN２＝「Ｈ」レベルが供給される。これによ
り、図24（Ｂ）の等価回路に示すように、トランジスタ
ＴN1，ＴN3，ＴN5，ＴP2がＯFF動作状態となり、トラン
ジスタＴN2，ＴN4，ＴN6，ＴP1がＯＮ動作状態となっ
て、出力部ＯUT１が「Ｈ」レベル，出力部ＯUT２が
「Ｌ」レベルとなる。
【０１５８】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、トランジスタＴN1，ＴN3のゲー
トに、制御信号IN１＝「Ｈ」→「Ｌ」レベルが供給さ
れ、トランジスタＴN2，ＴN4のゲートに、制御信号IN１
＝「Ｌ」→「Ｈ」レベルが供給される。また、トランジ
スタＴN5のゲートに、制御信号IN２＝「Ｈ」→「Ｌ」レ
ベルが供給され、トランジスタＴN6のゲートに、制御信
号IN２＝「Ｌ」→「Ｈ」レベルが供給される。
【０１５９】これにより、図25（Ａ）において、トラン
ジスタＴN3，ＴN1がＴN5に比べて先にＯＮ→ＯFF動作
し、トランジスタＴN4，ＴN2がＴN6に比べて先にＯFF→
ＯＮ動作する。次いで、トランジスタＴP1が早くＯFF→
ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。また、トランジスタ
ＴN5のＯＮ→ＯFF動作に次いでトランジスタＴP2が早く
ＯＮ→ＯFF動作に遷移し、出力部ＯUT２の電位が「Ｈ」
→「Ｌ」レベルに急峻に立ち下がる。
【０１６０】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN1，ＴN3のゲート
に、制御信号IN１＝「Ｌ」→「Ｈ」レベルが供給され、
トランジスタＴN5のゲートに、制御信号IN２＝「Ｌ」→
「Ｈ」レベルが供給される。また、トランジスタＴN2，
ＴN4のゲートに、制御信号IN１＝「Ｈ」→「Ｌ」レベル
が供給され、トランジスタＴN6のゲートに、制御信号IN
２＝「Ｈ」→「Ｌ」レベルが供給される。
【０１６１】これにより、図25（Ｂ）において、トラン
ジスタＴN4，ＴN2がＴN6に比べて先にＯＮ→ＯFF動作
し、トランジスタＴN1，ＴN3がＴN5に比べて先にＯFF→
ＯＮ動作する。次いで、トランジスタＴP2が早くＯFF→
ＯＮ動作に遷移し、出力部ＯUT２の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。また、トランジスタ
ＴN2のＯＮ→ＯFF動作に次いでトランジスタＴP1が早く
ＯＮ→ＯFF動作に遷移し、出力部ＯUT１の電位が「Ｈ」
→「Ｌ」レベルに急峻に立ち下がる。
【０１６２】この繰り返し動作により、第１の実施例と
同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを
５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換する
ことができる。このようにして、本発明の第５の実施例
に係るレベルコンバータによれば、図23に示すように、
トランジスタＴN1，ＴN2の低電位側にトランジスタＴN
5，ＴN6が接続され、第４の実施例に示した入力ラッチ
回路11ＢからトランジスタＴN1，ＴN3の各ゲートに非反
転制御信号IN１が供給され、トランジスタＴN5のゲート
に非反転遅延制御信号IN２が供給され、トランジスタＴ
N2，ＴN4の各ゲートに反転制御信号IN１が供給され、ト
ランジスタＴN6のゲートに反転遅延制御信号IN２が供給
される。
【０１６３】このため、第２〜第４のレベルコンバータ
と同様に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移
する際に、出力部ＯUT１の電位を「Ｌ」から「Ｈ」レベ
ルに急峻に立ち上げること、及び、出力部ＯUT２の電位
を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることがで
きる。また、入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷
移する際に、出力部ＯUT１の電位を「Ｈ」から「Ｌ」レ
ベルに急峻に立ち下げること、及び、出力部ＯUT２の電
位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げることが
可能となる。
【０１６４】これにより、第２〜第４の実施例と同様
に、駆動電源系ＶDD２，ＧNDに接続されたトランジスタ
ＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間の
貫通電流を無くすことが可能となる。このことから、当
該レベルコンバータの回路消費電力の低減化を図るこ
と、及び、第２〜第４の実施例と同様に回路動作の高速
化を図ることが可能となる。
【０１６５】なお、本発明の第１〜第５の実施例では、
接地線ＧNDの電位レベルを基準にして、その零電位より
も高い電源線ＶDD１，ＶDD２により駆動されるレベルコ
ンバータについて説明をしたが、第６〜第10の実施例で
は、接地線ＧNDの電位レベルを基準にして、その零電位
よりも低い電源線ＧND１，ＧND2 により駆動されるレベ
ルコンバータについて、その構成を簡単に説明する。
【０１６６】（６）第６の実施例の説明 図26は、本発明の第６の実施例に係るレベルコンバータ
の構成図及び動作波形図である。なお、本発明の第１〜
第５の実施例と異なるは第６の実施例に係るレベルコン
バータは、共通の電源線ＶDDの電位レベルを基準にし
て、該電源線ＶDDの電位レベルよりも低い電源線ＧND
１，ＧND２により駆動されるものである。
【０１６７】すなわち、本発明の第６のレベルコンバー
タは、図26（Ａ）において、入力ラッチ回路11Ｃと、４
つのトランジスタＴP1，ＴP2，ＴN1，ＴN2から成る。す
なわち、入力ラッチ回路11Ｃは入力トランジスタ回路１
１の他の一例であり、第１の駆動電源系となる電源線Ｇ
ND１（駆動電圧−ＶS1＝−３〔Ｖ〕程度），共通の接地
線ＧND（０〔Ｖ〕）との間に接続される。
【０１６８】なお、入力ラッチ回路11Ｃは入力信号Ｓin
をラッチし、トランジスタＴP1のゲートとトランジスタ
ＴP2のゲートとに相補性の出力制御信号IND ，IND （上
線を省略する）をそれぞれ供給する。入力ラッチ回路11
Ｃの内部構成については、第１の実施例と同様であるた
め、それ参照されたい。トランジスタＴP1は第１のトラ
ンジスタＴ１の一例であり、ｐ型電界効果トランジスタ
（以下単にトランジスタという）から成る。トランジス
タＴP1のソースは第２の駆動電源系となる共通の電源線
ＶDDに接続され、そのドレインが出力部ＯUT１とトラン
ジスタＴN1のドレインに接続され、そのゲートが出力部
ＯUT２にそれぞれ接続される。
【０１６９】トランジスタＴP2は第３のトランジスタＴ
３の一例であり、ｐ型電界効果トランジスタから成る。
トランジスタＴP2のソースは電源線ＧND２（駆動電圧＝
−ＶS2＝−５〔Ｖ〕程度）に接続され、そのドレインが
出力部ＯUT２とトランジスタＴN2のドレインに接続さ
れ、そのゲートが出力部ＯUT１にそれぞれ接続される。
トランジスタＴN1は第２のトランジスタＴ２の一例であ
り、ｎ型電界効果トランジスタ（以下単にトランジスタ
という）から成る。トランジスタＴN1のソースは接地線
ＧNDに接続され、そのドレインが出力部ＯUT１とトラン
ジスタＴP1のドレインに接続され、そのゲートが入力ラ
ッチ回路11Ｃに接続される。
【０１７０】トランジスタＴN2はトランジスタＴ４の一
例であり、ｎ型電界効果トランジスタから成る。トラン
ジスタＴN2のソースは接地線ＧNDに接続され、そのドレ
インが出力部ＯUT２とトランジスタＴP2のドレインに接
続され、そのゲートが入力ラッチ回路11Ｃに接続され
る。次に、当該レベルコンバータの動作について、図26
（Ｂ）を参照しながら説明をする。図26（Ｂ）におい
て、例えば、入力部ＩＮが「Ｈ」レベルとなる定常時に
は、入力ラッチ回路11ＣからトランジスタＴP1のゲート
に、制御信号IND ＝「Ｌ」レベルが供給され、また、ト
ランジスタＴP2のゲートに、制御信号IND ＝「Ｈ」レベ
ルが供給される。これにより、トランジスタＴP1，ＴN2
がＯＮ動作状態となり、トランジスタＴP2，ＴN1がＯFF
動作状態となって、出力部ＯUT１が「Ｈ」レベル，出力
部ＯUT２が「Ｌ」レベルとなる。
【０１７１】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、入力ラッチ回路11ＣからトランジスタＴP1の
ゲートに、制御信号IND ＝「Ｈ」レベルが供給され、ま
た、トランジスタＴP2のゲートに、制御信号IND ＝
「Ｌ」レベルが供給される。これにより、トランジスタ
ＴP2，ＴN1がＯＮ動作状態となり、トランジスタＴP1，
ＴN2がＯFF動作状態となって、出力部ＯUT１が「Ｌ」レ
ベル，出力部ＯUT２が「Ｈ」レベルとなる。
【０１７２】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルとなる遷移時には、トランジスタＴP1のゲートに、制
御信号IND ＝「Ｌ」→「Ｈ」レベルが供給され、また、
トランジスタＴP2のゲートに、制御信号IND ＝「Ｈ」→
「Ｌ」レベルが供給される。これにより、トランジスタ
ＴP1，ＴN2がＯＮ→ＯFF動作状態となり、トランジスタ
ＴP2，ＴN1がＯFF→ＯＮ動作状態に遷移し、出力部ＯUT
１が「Ｈ」→「Ｌ」レベルに立ち下がり、出力部ＯUT２
が「Ｌ」→「Ｈ」レベルに立ち上がる。
【０１７３】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
となる定常時には、入力ラッチ回路11Ｃからトランジス
タＴP1のゲートに、制御信号IND ＝「Ｈ」→「Ｌ」レベ
ルが供給され、また、トランジスタＴP2のゲートに、制
御信号IND ＝「Ｌ」→「Ｈ」レベルが供給される。これ
により、トランジスタＴP2，ＴN1がＯＮ→ＯFF動作状態
となり、トランジスタＴP1，ＴN2がＯFF→ＯＮ動作状態
に遷移し、出力部ＯUT１が「Ｌ」→「Ｈ」レベルに立ち
上がり、出力部ＯUT２が「Ｈ」→「Ｌ」レベルに立ち下
がる。
【０１７４】この繰り返し動作により、−３〔Ｖ〕駆動
系で信号処理された信号レベルを−５〔Ｖ〕駆動系の信
号処理可能な電位レベルに変換することができる。この
ようにして、本発明の第６の実施例に係るレベルコンバ
ータによれば、図26（Ａ）に示すように、電源線ＶDDの
電位レベルを基準にして、電源線ＧND１，ＧND２に接続
するレベル変換回路を構成した場合にも、第１〜第５の
実施例と同様に、電源線ＶDD，ＧND２に接続されたトラ
ンジスタＴP1，ＴN1間の貫通電流やトランジスタＴP2，
ＴN2間の貫通電流を無くすことが可能となる。
【０１７５】これにより、第１〜第５の実施例と同様に
当該レベルコンバータの回路消費電力の低減化を図るこ
と、及び、第１〜第５の実施例と同様に回路動作の高速
化を図ることが可能となる。 （７）第７の実施例の説明 図27（Ａ）は、本発明の第７の実施例に係るレベルコン
バータの構成図である。なお、第６の実施例と異なるの
は第７の実施例では、抵抗素子Ｒ１，Ｒ２と、トランジ
スタＴP3，ＴP4とが接続されるものである。すなわち、
抵抗素子Ｒ１はトランジスタＴN2のゲートと出力部ＯUT
１との間に接続され、トランジスタＴN1のＯＮ抵抗によ
るが、数〔ＫΩ〕程度の抵抗値を持つ。抵抗素子Ｒ２は
トランジスタＴN1のゲートと出力部ＯUT２との間に接続
され、トランジスタＴN2のＯＮ抵抗によるが、数〔Ｋ
Ω〕程度の抵抗値を持つ。
【０１７６】トランジスタＴP3は第５のトランジスタＴ
５の一例であり、ｐ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴP3のド
レインは抵抗素子Ｒ１とトランジスタＴN2のゲートとの
接続点ｑ１に接続され、そのソースが接地線ＶDDに接続
される。また、トランジスタＴP3のゲートがトランジス
タＴP1のゲートに接続されて、入力ラッチ回路11Ｃに接
続される。
【０１７７】トランジスタＴP4は第６のトランジスタＴ
６の一例であり、ｐ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴP4のド
レインは抵抗素子Ｒ２とトランジスタＴN1のゲートとの
接続点ｑ２に接続され、そのソースが接地線ＶDDに接続
される。また、トランジスタＴP4のゲートがトランジス
タＴP2のゲートに接続されて、入力ラッチ回路11Ｃに接
続される。なお、その他の構成は第６の実施例と同様で
あるため、その説明を省略する。
【０１７８】このようにして、本発明の第７の実施例に
係るレベルコンバータによれば、図27（Ａ）に示すよう
に、抵抗素子Ｒ１，Ｒ２及びトランジスタＴP3，ＴP4が
具備され、入力ラッチ回路11ＣからトランジスタＴP1，
ＴP3のゲート接続点及びトランジスタＴP2，ＴP4のゲー
ト接続点に相補性の制御信号IND ，IND （上線を省略す
る）がそれぞれ供給される。
【０１７９】このため、第２の実施例と同様に、電源線
ＶDD，ＧND２に接続されたトランジスタＴP1，ＴN1間の
貫通電流やトランジスタＴP2，ＴN2間の貫通電流を無く
すことが可能となる。これにより、第１〜第６の実施例
と同様に当該レベルコンバータの回路消費電力の低減化
を図ること、及び、第２の実施例と同様に回路動作の高
速化を図ることが可能となる。
【０１８０】（８）第８の実施例の説明 図27（Ｂ）は、本発明の第８の実施例に係るレベルコン
バータの構成図である。なお、第７の実施例と異なるの
は第８の実施例では、抵抗素子Ｒ１，Ｒ２に代えて、ト
ランジスタＴN3，ＴN4が接続されるものである。すなわ
ち、トランジスタＴN3は第７のトランジスタＴ７の一例
であり、ｎ型電界効果トランジスタ（以下単にトランジ
スタという）から成る。トランジスタＴN3のソースは、
トランジスタＴN2のゲートと出力部ＯUT１との間に接続
され、トランジスタＴN1のＯＮ抵抗によるが、数〔Ｋ
Ω〕程度のＯＮ抵抗を持つ。また、トランジスタＴN3の
ゲートは、トランジスタＴP1，ＴP3のゲートに接続され
て、入力ラッチ回路11Ｃに接続される。
【０１８１】トランジスタＴN4は第８のトランジスタＴ
８の一例であり、ｎ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴN4はト
ランジスタＴN1のゲートと出力部ＯUT２との間に接続さ
れ、トランジスタＴN2のＯＮ抵抗によるが、数〔ＫΩ〕
程度のＯＮ抵抗を持つ。また、トランジスタＴN4のゲー
トは、トランジスタＴP2，ＴP4のゲートに接続されて、
入力ラッチ回路11Ｃに接続される。なお、その他の構成
は第６の実施例と同様であるため、その説明を省略す
る。
【０１８２】このようにして、本発明の第８の実施例に
係るレベルコンバータによれば、図27（Ｂ）に示すよう
に、抵抗素子Ｒ１，Ｒ２及びトランジスタＴN3，ＴN4が
具備され、入力ラッチ回路11ＣからトランジスタＴP1，
ＴP3，ＴN3のゲート接続点及びトランジスタＴP2，ＴP
4，ＴN4のゲート接続点に相補性の出力制御信号IND ，I
ND がそれぞれ供給される。
【０１８３】このため、第７の実施例と同様に、電源線
ＶDD，ＧND２に接続されたトランジスタＴP1，ＴN1間の
貫通電流やトランジスタＴP2，ＴN2間の貫通電流を無く
すことが可能となる。これにより、第１〜第６の実施例
と同様に当該レベルコンバータの回路消費電力の低減化
を図ること、及び、第２の実施例と同様に回路動作の高
速化を図ることが可能となる。
【０１８４】（９）第９の実施例の説明 図28（Ａ）は、本発明の第９の実施例に係るレベルコン
バータの構成図である。なお、第８の実施例と異なるの
は第９の実施例では、２種類の相補性の制御信号IN１，
IN２，IN１，IN２（上線を省略する）を出力する入力ラ
ッチ回路11Ｄが設けられ、トランジスタＴN1〜ＴN4の各
ゲートが入力ラッチ回路11Ｄに個別に接続される。
【０１８５】すなわち、図28（Ａ）において、入力ラッ
チ回路11Ｄは第２のラッチ回路11Ｂの一例であり、駆動
電源系ＶDD，接地線ＧND１に接続される。入力ラッチ回
路11Ｄは入力信号Ｓinをラッチし、トランジスタＴP3，
ＴP4のゲートに相補性の出力制御信号IN１，IN１（上線
を省略する）を供給する。また、トランジスタＴP1，Ｔ
P2のゲートに相補性の出力遅延制御信号IN２，IN２（上
線を省略する）を供給する。入力ラッチ回路11Ｄの内部
構成については、第４の実施例と同様であるため、それ
参照されたい。その他の構成は第７の実施例と同様であ
るため、その説明を省略する。
【０１８６】このようにして、本発明の第９の実施例に
係るレベルコンバータによれば、図28（Ａ）に示すよう
に、トランジスタＴP1〜ＴP4の各ゲートが、入力ラッチ
回路11Ｄに個別に接続される。このため、入力部ＩＮが
「Ｈ」→「Ｌ」レベルに遷移する場合には、トランジス
タＴP3に、制御信号IN１＝「Ｌ」→「Ｈ」レベルが供給
され、トランジスタＴP4に、制御信号IN１＝「Ｈ」→
「Ｌ」レベルが供給される。また、トランジスタＴP1
に、制御信号IN２＝「Ｌ」→「Ｈ」レベルが供給され、
トランジスタＴP2に、制御信号IN２＝「Ｈ」→「Ｌ」レ
ベルが供給される。
【０１８７】また、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴP4に、制御信号IN
１＝「Ｌ」→「Ｈ」レベルが供給され、トランジスタＴ
P2に、制御信号IN２＝「Ｈ」→「Ｈ」レベルが供給され
る。また、トランジスタＴP3に、制御信号IN１＝「Ｈ」
→「Ｌ」レベルが供給され、トランジスタＴP1に、制御
信号IN２＝「Ｌ」→「Ｈ」レベルが供給される。
【０１８８】このことから、第７の実施例と同様に、入
力部ＩＮが「Ｈ」→「Ｌ」レベルに遷移する際に、出力
部ＯUT１の電位を「Ｌ」→「Ｈ」レベルに急峻に立ち上
げること、及び、出力部ＯUT２の電位を「Ｈ」→「Ｌ」
レベルに急峻に立ち下げることができる。また、入力部
ＩＮが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部Ｏ
UT１の電位を「Ｈ」→「Ｌ」レベルに急峻に立ち下げる
こと、及び、出力部ＯUT２の電位を「Ｌ」→「Ｈ」レベ
ルに急峻に立ち上げることが可能となる。
【０１８９】これにより、第７の実施例と同様に、駆動
電源系ＶDD，ＧND２に接続されたトランジスタＴP1，Ｔ
N1間の貫通電流やトランジスタＴP2，ＴN2間の貫通電流
を無くすことが可能となる。このことから、当該レベル
コンバータの回路消費電力の低減化を図ること、及び、
第６，第７の実施例と同様に回路動作の高速化を図るこ
とが可能となる。
【０１９０】（10）第10の実施例の説明 図28（Ｂ）は、本発明の第10の実施例に係るレベルコン
バータの構成図である。なお、第９の実施例と異なるの
は第10の実施例では、トランジスタＴP1，ＴP2の高電位
側にトランジスタＴP5，ＴP6が接続され、第９の実施例
で採用した入力ラッチ回路11Ｄ（第４の実施例参照）に
よりトランジスタＴP1及びＴP3と、トランジスタＴP5
と、トランジスタＴP2及びＴP4と、トランジスタＴP6と
を個別に制御するものである。
【０１９１】すなわち、トランジスタＴP5は第９のトラ
ンジスタＴ９の一例であり、ｐ型電界効果トランジスタ
（以下単にトランジスタという）から成る。トランジス
タＴP5のドレインはトランジスタＴP1のソースに接続さ
れ、トランジスタＴP5のソースが電源線ＶDDに接続され
る。トランジスタＴP6は第10のトランジスタＴ10の一例
であり、ｐ型電界効果トランジスタ（以下単にトランジ
スタという）から成る。トランジスタＴP6のドレインは
トランジスタＴP2のソースに接続され、トランジスタＴ
P6のソースが電源線ＶDDに接続される。なお、トランジ
スタＴP5，ＴP6の各ゲートが入力ラッチ回路11Ｄに接続
される。
【０１９２】また、トランジスタＴP1，ＴP3の各ゲート
が接続されて入力ラッチ回路11Ｄに接続され、同様に、
トランジスタＴP2，ＴP4の各ゲートが接続されて入力ラ
ッチ回路11Ｄに接続される。なお、その他の構成は第７
の実施例と同様であるため、その説明を省略する。この
ようにして、本発明の第10の実施例に係るレベルコンバ
ータによれば、図28（Ｂ）に示すように、トランジスタ
ＴP1，ＴP2の高電位側にトランジスタＴP5，ＴP6が接続
され、第９の実施例に示した入力ラッチ回路11Ｄからト
ランジスタＴP1，ＴP3のゲートに反転制御信号（上線を
省略する）IN１が出力され、トランジスタＴP2，ＴP4の
ゲートに非反転制御信号IN１が出力される。また、トラ
ンジスタＴP5のゲートに反転遅延制御信号IN２（上線を
省略する）が出力され、トランジスタＴP6のゲートに非
反転遅延制御信号IN２が出力される。
【０１９３】このため、第９の実施例と同様に、入力部
ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際に、出力部
ＯUT１の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上
げること、及び、出力部ＯUT２の電位を「Ｈ」から
「Ｌ」レベルに急峻に立ち下げることができる。また、
入力部ＩＮが「Ｌ」から「Ｈ」レベルに遷移する際に、
出力部ＯUT１の電位を「Ｈ」から「Ｌ」レベルに急峻に
立ち下げること、及び、出力部ＯUT２の電位を「Ｌ」か
ら「Ｈ」レベルに急峻に立ち上げることが可能となる。
【０１９４】これにより、第６〜第９の実施例と同様
に、駆動電源系ＶDD，ＧND２に接続されたトランジスタ
ＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間の
貫通電流を無くすことが可能となる。このことから、接
地線ＧNDの電位レベルを基準にして、その零電位よりも
低い電源線ＧND１，ＧND2 により駆動されるレベルコン
バータの回路消費電力の低減化を図ること、及び、第６
〜第９の実施例と同様に回路動作の高速化を図ることが
可能となる。
【０１９５】（11）第11の実施例の説明 図29は、本発明の第11の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図30はその動作（定常
時）の等価回路図であり、図31はその動作（状態遷移
時）の等価回路図をそれぞれ示している。本発明の第11
のレベルコンバータは、第１の実施例と異なり、図29
（Ａ）に示すように、インバータ素子INV ，トランジス
タＴN1，ＴN2，ＴP1〜ＴP4及び抵抗素子Ｒ１，Ｒ２から
成る。また、トランジスタＴP3，ＴP4及び抵抗素子Ｒ
１，Ｒ２の接続方法が異なる。
【０１９６】すなわち、インバータ素子INV は入力トラ
ンジスタ回路１２の一例であり、第１の駆動電源系とな
る電源線ＶDD１（駆動電圧ＶD1＝３〔Ｖ〕程度），接地
線ＧND（０〔Ｖ〕）との間に接続される。なお、インバ
ータ素子INV に代えて、第１の実施例で採用する図10
（Ａ）に示すような入力ラッチ回路11Ａを用いても良
い。
【０１９７】トランジスタＴP1は第１のトランジスタＴ
１の一例であり、ｐ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴP1のソ
ースは電源線ＶDD２に接続され、そのドレインがトラン
ジスタＴN1のドレインに接続（以下直列接続ともいう）
されて、出力部ＯUT１に接続される。トランジスタＴP1
のゲートは抵抗素子Ｒ１の一端とトランジスタＴP3のゲ
ート・ソース接続点ｑ２に接続される。
【０１９８】トランジスタＴN1は第２のトランジスタＴ
２の一例であり、ｎ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴN1のソ
ースは接地線ＧNDに接続され、そのゲートがインバータ
素子INV の入力部ＩＮに接続される。トランジスタＴP2
は第３のトランジスタＴ３の一例であり、ｐ型電界効果
トランジスタから成る。トランジスタＴP2のソースは電
源線ＶDD２に接続され、そのドレインがトランジスタＴ
N2のドレインに接続されて、出力部ＯUT２に接続され
る。トランジスタＴP2のゲートは抵抗素子Ｒ２の一端と
トランジスタＴP4のゲート・ソース接続点ｑ１に接続さ
れる。
【０１９９】トランジスタＴN2は第４のトランジスタＴ
４の一例であり、ｎ型電界効果トランジスタから成る。
トランジスタＴN2のソースは接地線ＧNDに接続され、そ
のゲートがインバータ素子INV に出力部ｏutに接続され
る。トランジスタＴP3は第５のトランジスタＴ５の一例
であり、トランジスタＴP4は第６のトランジスタＴ６の
一例であり、いずれも、ｐ型電界効果トランジスタから
成る。トランジスタＴP3のドレインはトランジスタＴP4
のゲートに接続されて、出力部ＯUT２に接続される。ト
ランジスタＴP3のゲートはトランジスタＴP4のドレイン
に接続されて出力部ＯUT１に接続される。
【０２００】抵抗素子Ｒ１はゲート・ソース接続点ｑ２
と電源線ＶDD２との間に接続され、トランジスタＴP2の
ＯＮ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。抵
抗素子Ｒ２がゲート・ソース接続点ｑ１と電源線ＶDD２
との間に接続され、トランジスタＴP1のＯＮ抵抗による
が、数〔ＫΩ〕程度の抵抗値を持つ。次に、当該レベル
コンバータの動作について、図29（Ｂ），図30，31を参
照しながら説明をする。
【０２０１】例えば、図29（Ｂ）において、入力部ＩＮ
が「Ｈ」レベルとなる定常時には、トランジスタＴN1の
ゲートに、入力信号ＳIN＝「Ｈ」レベルが供給され、ま
た、トランジスタＴN2のゲートに、入力反転信号ＳIN＝
「Ｌ」レベルが供給される。これにより、図30（Ａ）の
等価回路に示すように、トランジスタＴN1，ＴP3，ＴP2
がＯＮ動作状態となり、トランジスタＴN2，ＴP1，ＴP4
がＯFF動作状態となって、出力部ＯUT２が「Ｈ」レベ
ル，出力部ＯUT１が「Ｌ」レベルとなる。
【０２０２】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、トランジスタＴN2のゲートに、図30（Ｂ）に
示すような入力信号ＳIN＝「Ｈ」レベルが供給され、ま
た、トランジスタＴN2のゲートに、入力信号ＳIN＝
「Ｌ」レベルが供給される。これにより、図30（Ｂ）の
等価回路に示すように、トランジスタＴN2，ＴP1，ＴP4
がＯＮ動作状態となり、トランジスタＴN1，ＴP2，ＴP3
がＯFF動作状態となって、出力部ＯUT１が「Ｈ」レベ
ル，出力部ＯUT２が「Ｌ」レベルとなる。
【０２０３】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、トランジスタＴN1のゲートに、
図29（Ｂ）に示すような入力信号ＳIN＝「Ｈ」→「Ｌ」
レベルが供給され、また、トランジスタＴN2のゲート
に、入力信号ＳIN＝「Ｌ」→「Ｈ」レベルが供給され
る。これにより、図31（Ａ）に示すようにトランジスタ
ＴN2のＯFF→ＯＮ動作に次いでトランジスタＴP1が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。また、トランジス
タＴN1のＯＮ→ＯFF動作に次いでトランジスタＴP2が早
くＯＮ→ＯFF動作に遷移し、出力部ＯUT２の電位が
「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
【０２０４】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN1のゲートに、図
29（Ｂ）に示すような入力信号ＳIN＝「Ｌ」→「Ｈ」レ
ベルが供給され、また、トランジスタＴN2のゲートに、
入力信号ＳIN＝「Ｈ」→「Ｌ」レベルが供給される。こ
れにより、図31（Ｂ）に示すように、トランジスタＴN1
のＯFF→ＯＮ動作に次いでトランジスタＴP2が早くＯFF
→ＯＮ動作に遷移し、出力部ＯUT２の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。また、トランジスタ
ＴN2のＯＮ→ＯFF動作に次いでトランジスタＴP1が早く
ＯＮ→ＯFF動作に遷移し、出力部ＯUT１の電位が「Ｈ」
→「Ｌ」レベルに急峻に立ち下がる。
【０２０５】この繰り返し動作により、第１〜第５の実
施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レ
ベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変
換することができる。このようにして、本発明の11の実
施例に係るレベルコンバータによれば、図29（Ａ）に示
すように、インバータ素子INV ，トランジスタＴN1，Ｔ
N2，ＴP1〜ＴP4，抵抗素子Ｒ１，Ｒ２が具備される。
【０２０６】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際に、トランジスタＴN1，ＴP2，ＴP3が
ＯＮ→ＯFF動作に遷移し、トランジスタＴP1，ＴN2，Ｔ
P4がＯFF→ＯＮ動作に遷移する。この際に、出力部ＯUT
２の電位レベルは抵抗Ｒ１とトランジスタＴN2のＯＮ抵
抗の比で決まる。例えば、トランジスタＴP1の閾値電圧
Ｖthより低くなるようにＯＮ抵抗の比を設定をすると、
トランジスタＴP3がＯFF動作をし、トランジスタＴP1の
ゲート電圧が抵抗Ｒ１により「Ｈ」レベルに設定され
る。また、トランジスタＴP4がＯＮ動作をし、抵抗Ｒ２
により「Ｈ」レベルが出力部ＯUT１に伝達され、出力部
ＯUT１が高速に「Ｌ」→「Ｈ」レベルに遷移する。
【０２０７】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際に、トランジスタＴN1，ＴP2，ＴP3がＯFF
→ＯＮ動作に遷移し、トランジスタＴP1，ＴN2，ＴP4が
ＯＮ→ＯFF動作に遷移する。この際に、出力部ＯUT１の
電位レベルは抵抗Ｒ２とトランジスタＴN1のＯＮ抵抗の
比で決まる。例えば、トランジスタＴP2の閾値電圧Ｖth
より低くなるようにＯＮ抵抗の比を設定をすると、トラ
ンジスタＴP4がＯＮ→ＯFF動作に遷移し、トランジスタ
ＴP2のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設定
される。また、トランジスタＴP3がＯＮ動作をし、抵抗
Ｒ１により「Ｈ」レベルが出力部ＯUT２に伝達され、該
出力部ＯUT２が高速に「Ｌ」→「Ｈ」レベルに遷移す
る。
【０２０８】これにより、駆動電源系ＶDD２，ＧNDに接
続されたトランジスタＴP1，ＴN1間の貫通電流やトラン
ジスタＴP2，ＴN2間の貫通電流を無くすことが可能とな
る。このことから、当該レベルコンバータの回路消費電
力の低減化を図ること、及び、第１〜５の実施例に比べ
て回路動作の高速化を図ることが可能となる。 （12）第12の実施例の説明 図32（Ａ），（Ａ）は、本発明の第12の実施例に係るレ
ベルコンバータの構成図及び等価回路図をそれぞれ示し
ている。
【０２０９】第12の実施例では第11の実施例と異なり、
図32（Ａ）に示すように、トランジスタＴP5，ＴP6が設
けられ、インバータ素子INV に代えて入力ラッチ回路11
Ａを設けたものである。すなわち、トランジスタＴP5は
第７のトランジスタＴ７の一例であり、ｐ型電界効果ト
ランジスタから成る。トランジスタＴP5は第11の実施例
に係る抵抗素子Ｒ１の接続位置に設けられる。トランジ
スタＴP5はゲート・ソース接続点ｑ２と電源線ＶDD２と
の間に接続され、そのゲートが接地線ＧNDに接続され
る。トランジスタＴP5はトランジスタＴP2のＯＮ抵抗に
よるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
【０２１０】トランジスタＴP6は第８のトランジスタＴ
８の一例であり、ｐ型電界効果トランジスタから成る。
トランジスタＴP6はゲート・ソース接続点ｑ１と電源線
ＶDD２との間に接続され、そのゲートが接地線ＧNDに接
続される。なお、トランジスタＴP6はトランジスタＴP1
のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持
つ。
【０２１１】また、入力ラッチ回路11Ａは入力トランジ
スタ回路１３の一例であり、第２の実施例で採用した回
路を適用し、それが第１の駆動電源線ＶDD１，ＧND間に
接続される。その相補性の制御信号IND ，IND がトラン
ジスタＴN1，ＴN2のゲートに接続される。その他の構成
及び動作は第２，第11の実施例と同様であるため、その
説明を省略する。
【０２１２】このようにして、本発明の第12の実施例に
係るレベルコンバータによれば、図32（Ｂ）に示すよう
に、入力ラッチ回路11Ａ，トランジスタＴN1，ＴN2，Ｔ
P1〜ＴP6が具備され、トランジスタＴP5，ＴP6が第11の
実施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の
接続位置に置き換えられる。このため、トランジスタＴ
P5，ＴP6のノーマリＯＮ抵抗ＲP5，ＲP6により第11の実
施例に係るレベルコンバータの抵抗素子Ｒ１，Ｒ２の機
能を代替することができる。例えば、入力部ＩＮが
「Ｈ」→「Ｌ」レベルに遷移する際に、トランジスタＴ
N1，ＴP2，ＴP3がＯＮ→ＯFF動作に遷移し、トランジス
タＴP1，ＴN2，ＴP4がＯFF→ＯＮ動作に遷移する。この
際に、出力部ＯUT２の電位レベルはトランジスタＴP5の
ノーマリＯＮ抵抗ＲP5とトランジスタＴN2のＯＮ抵抗の
比で決まる。
【０２１３】例えば、トランジスタＴP1の閾値電圧Ｖth
より低くなるようにノーマリＯＮ抵抗ＲP5を設定し、回
路のＯＮ抵抗の比を設定すると、トランジスタＴP3がＯ
FF動作をし、トランジスタＴP1のゲート電圧がノーマリ
ＯＮ抵抗ＲP5により「Ｈ」レベルに設定される。また、
トランジスタＴP4がＯＮ動作をし、トランジスタＴP6の
ノーマリＯＮ抵抗ＲP6により「Ｈ」レベルが出力部ＯUT
１に伝達され、出力部ＯUT１が高速に「Ｌ」→「Ｈ」レ
ベルに遷移する。
【０２１４】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際に、トランジスタＴN1，ＴP2，ＴP3がＯFF
→ＯＮ動作に遷移し、トランジスタＴP1，ＴN2，ＴP4が
ＯＮ→ＯFF動作に遷移する。この際に、出力部ＯUT１の
電位レベルはノーマリＯＮ抵抗ＲP6とトランジスタＴN1
のＯＮ抵抗の比で決まる。例えば、トランジスタＴP2の
閾値電圧Ｖthより低くなるようにノーマリＯＮ抵抗ＲP6
を設定し、回路のＯＮ抵抗の比を設定すると、トランジ
スタＴP4がＯＮ→ＯFF動作に遷移し、トランジスタＴP2
のゲート電圧がノーマリＯＮ抵抗ＲP6により「Ｈ」レベ
ルに設定される。
【０２１５】また、トランジスタＴP3がＯＮ動作をし、
ノーマリＯＮ抵抗ＲP5により「Ｈ」レベルが出力部ＯUT
２に伝達され、該出力部ＯUT２が高速に「Ｌ」→「Ｈ」
レベルに遷移する。これにより、第11の実施例と同様
に、駆動電源系ＶDD２，ＧNDに接続されたトランジスタ
ＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間の
貫通電流を無くすことが可能となる。このことから、回
路消費電力の低減化及び回路動作の高速化を図ることが
可能となる。
【０２１６】（13）第13の実施例の説明 図33は、本発明の第13の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図34はその動作（定常
時）の等価回路図であり、図35はその動作（状態遷移
時）の等価回路図をそれぞれ示している。第13の実施例
では第11の実施例と異なり、図33（Ａ）に示すように、
奇数個のインバータ素子 INV１，INV ２が設けられるも
のである。
【０２１７】例えば、奇数個のインバータ素子 INVの一
例となる１個のインバータ素子 INV１がトランジスタＴ
P4のゲートと出力部ＯUT１との間に接続される。インバ
ータ素子 INV１は電源線ＶDD２，接地線ＧNDに接続さ
れ、出力部ＯUT１の電位レベルを遅延してトランジスタ
ＴP4のゲート制御をする。同様に、１個のインバータ素
子 INV２はトランジスタＴP3のゲートと出力部ＯUT２と
の間に接続される。インバータ素子 INV２は電源線ＶDD
２，接地線ＧNDに接続され、出力部ＯUT２の電位レベル
を遅延してトランジスタＴP3のゲート制御をする。な
お、その他の構成は第11の実施例と同様であるため、そ
の説明を省略する。
【０２１８】次に、当該レベルコンバータの動作につい
て、図33（Ｂ），図34，図35を参照しながら説明をす
る。例えば、図33（Ｂ）において、入力部ＩＮが「Ｈ」
レベルとなる定常時には、トランジスタＴN1のゲート
に、入力信号ＳIN＝「Ｈ」レベルが供給され、また、ト
ランジスタＴN2のゲートに、入力反転信号ＳIN＝「Ｌ」
レベルが供給される。これにより、図34（Ａ）の等価回
路に示すように、トランジスタＴN1，ＴP3，ＴP2がＯＮ
動作状態となり、トランジスタＴN2，ＴP1，ＴP4がＯFF
動作状態となって、出力部ＯUT２が「Ｈ」レベル，出力
部ＯUT２が「Ｌ」レベルとなる。
【０２１９】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、トランジスタＴN2のゲートに、図34（Ｂ）に
示すような入力信号ＳIN＝「Ｈ」レベルが供給され、ま
た、トランジスタＴN1のゲートに、入力信号ＳIN＝
「Ｌ」レベルが供給される。これにより、図34（Ｂ）の
等価回路に示すように、トランジスタＴN2，ＴP1，ＴP4
がＯＮ動作状態となり、トランジスタＴN1，ＴP2，ＴP3
がＯFF動作状態となって、出力部ＯUT１が「Ｈ」レベ
ル，出力部ＯUT２が「Ｌ」レベルとなる。
【０２２０】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、トランジスタＴN1のゲートに、
図33（Ｂ）に示すような入力信号ＳIN＝「Ｈ」→「Ｌ」
レベルが供給され、また、トランジスタＴN2のゲート
に、入力信号ＳIN＝「Ｌ」→「Ｈ」レベルが供給され
る。これにより、図35（Ａ）に示すようにトランジスタ
ＴN2のＯFF→ＯＮ動作に次いでトランジスタＴP1が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。
【０２２１】この際に、出力部ＯUT１の「Ｌ」→「Ｈ」
レベルがインバータ素子 INV１により遅延され、そのゲ
ート制御信号ＳＧP4がトランジスタＴP4に供給され、そ
れがＯFF→ＯＮ動作に遷移する。また、トランジスタＴ
N1のＯＮ→ＯFF動作に次いでトランジスタＴP2が早くＯ
Ｎ→ＯFF動作に遷移し、出力部ＯUT２の電位が「Ｈ」→
「Ｌ」レベルに急峻に立ち下がる。
【０２２２】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN1のゲートに、図
33（Ｂ）に示すような入力信号ＳIN＝「Ｌ」→「Ｈ」レ
ベルが供給され、また、トランジスタＴN2のゲートに、
入力信号ＳIN＝「Ｈ」→「Ｌ」レベルが供給される。こ
れにより、図35（Ｂ）に示すように、トランジスタＴN1
のＯFF→ＯＮ動作に次いでトランジスタＴP2が早くＯFF
→ＯＮ動作に遷移し、出力部ＯUT２の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。
【０２２３】この際に、出力部ＯUT２の「Ｌ」→「Ｈ」
レベルがインバータ素子 INV２により遅延され、そのゲ
ート制御信号ＳＧP3がトランジスタＴP3に供給され、そ
れがＯFF→ＯＮ動作に遷移する。また、トランジスタＴ
N2のＯＮ→ＯFF動作に次いでトランジスタＴP1が早くＯ
Ｎ→ＯFF動作に遷移し、出力部ＯUT２の電位が「Ｈ」→
「Ｌ」レベルに急峻に立ち下がる。
【０２２４】この繰り返し動作により、第11の実施例と
同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを
５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換する
ことができる。このようにして、本発明の第13の実施例
に係るレベルコンバータによれば、図33（Ａ）に示すよ
うに、奇数個のインバータ素子 INV１，INV ２が設けら
れ、インバータ素子 INV１がトランジスタＴP3のゲート
と出力部ＯUT２との間に接続され、インバータ素子 INV
２がトランジスタＴP4のゲートと出力部ＯUT１との間に
接続される。
【０２２５】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際に、出力部ＯUT１の「Ｌ」→「Ｈ」レ
ベルをインバータ素子 INV１により遅延し、そのゲート
制御信号ＳＧP4をトランジスタＴP4に供給することがで
き、トランジスタＴP4をＯFF→遅れてＯＮ動作に遷移さ
せることができる。また、入力部ＩＮが「Ｌ」→「Ｈ」
レベルに遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」
レベルをインバータ素子 INV２により遅延し、そのゲー
ト制御信号ＳＧP3をトランジスタＴP3に供給することが
でき、トランジスタＴP3をＯFF→遅れＯＮ動作に遷移さ
せることができる。
【０２２６】これにより、第11の実施例に比べて、入力
部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、
「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第11の実施例と同
様に、駆動電源系ＶDD２，ＧNDに接続されたトランジス
タＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間
の貫通電流を無くすことが可能となる。このことから、
回路消費電力の低減化及び回路動作の高速化を図ること
が可能となる。
【０２２７】（14）第14の実施例の説明 図36は、本発明の第14の実施例に係るレベルコンバータ
の構成図及び動作波形図であり、図37はその動作（定常
時）の等価回路図であり、図38はその動作（状態遷移
時）の等価回路図をそれぞれ示している。第14の実施例
では第13の実施例と異なり、図36（Ａ）に示すように、
偶数個のインバータ素子 INV１， INV２が設けられるも
のである。
【０２２８】例えば、偶数個のインバータ素子 INVの一
例となる２個のインバータ素子 INV１がトランジスタＴ
P3のゲートと出力部ＯUT１との間に接続され、インバー
タ素子列 INV11を構成する。インバータ素子 INV１は電
源線ＶDD２，接地線ＧNDに接続され、第13の実施例と異
なり、出力部ＯUT１の電位レベルを遅延してトランジス
タＴP3のゲート制御をする。同様に、２個のインバータ
素子 INV２はトランジスタＴP4のゲートと出力部ＯUT２
との間に接続され、インバータ素子列 INV21を構成す
る。インバータ素子 INV２は電源線ＶDD２，接地線ＧND
に接続され、第13の実施例と異なり、出力部ＯUT２の電
位レベルを遅延してトランジスタＴP4のゲート制御をす
る。
【０２２９】なお、インバータ素子列 INV11， INV21
は、出力部ＯUT１，ＯUT２に接続される負荷（インバー
タ回路等）に応じて段数を調整する。例えば、負荷回路
の閾値電圧に至る波形立ち上がり時間に等しくなるよう
にディレイ時間を調整する。これにより、高速に次段に
信号を伝達することが可能となる。その他の構成は第11
の実施例と同様であるため、その説明を省略する。
【０２３０】次に、当該レベルコンバータの動作につい
て、図36（Ｂ），図37，図38を参照しながら説明をす
る。例えば、図36（Ｂ）において、入力部ＩＮが「Ｈ」
レベルとなる定常時には、トランジスタＴN1のゲート
に、入力信号ＳIN＝「Ｈ」レベルが供給され、また、ト
ランジスタＴN2のゲートに、入力反転信号ＳIN＝「Ｌ」
レベルが供給される。これにより、図37（Ａ）の等価回
路に示すように、トランジスタＴN1，ＴP3，ＴP2がＯＮ
動作状態となり、トランジスタＴN2，ＴP1，ＴP4がＯFF
動作状態となって、出力部ＯUT２が「Ｈ」レベル，出力
部ＯUT２が「Ｌ」レベルとなる。
【０２３１】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、トランジスタＴN2のゲートに、図37（Ｂ）に
示すような入力信号ＳIN＝「Ｈ」レベルが供給され、ま
た、トランジスタＴN1のゲートに、入力信号ＳIN＝
「Ｌ」レベルが供給される。これにより、図37（Ｂ）の
等価回路に示すように、トランジスタＴN2，ＴP1，ＴP4
がＯＮ動作状態となり、トランジスタＴN1，ＴP2，ＴP3
がＯFF動作状態となって、出力部ＯUT１が「Ｈ」レベ
ル，出力部ＯUT２が「Ｌ」レベルとなる。
【０２３２】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、トランジスタＴN1のゲートに、
図36（Ｂ）に示すような入力信号ＳIN＝「Ｈ」→「Ｌ」
レベルが供給され、また、トランジスタＴN2のゲート
に、入力信号ＳIN＝「Ｌ」→「Ｈ」レベルが供給され
る。これにより、図38（Ａ）に示すようにトランジスタ
ＴN2のＯFF→ＯＮ動作に次いでトランジスタＴP1が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。
【０２３３】この際に、出力部ＯUT１の「Ｌ」→「Ｈ」
レベルがインバータ素子 INV１により遅延され、そのゲ
ート制御信号ＳＧP3がトランジスタＴP3に供給され、そ
れがＯＮ→ＯFF動作に遷移する。また、出力部ＯUT２の
「Ｈ」→「Ｌ」レベルがインバータ素子 INV２により遅
延され、そのゲート制御信号ＳＧP4がトランジスタＴP4
に供給され、それがＯFF→ＯＮ動作に遷移する。これに
より、トランジスタＴN1のＯＮ→ＯFF動作に次いでトラ
ンジスタＴP2が早くＯＮ→ＯFF動作に遷移し、出力部Ｏ
UT１の電位が「Ｌ」→「Ｈ」レベルに急峻に立ち下が
る。
【０２３４】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN1のゲートに、図
36（Ｂ）に示すような入力信号ＳIN＝「Ｌ」→「Ｈ」レ
ベルが供給され、また、トランジスタＴN2のゲートに、
入力信号ＳIN＝「Ｈ」→「Ｌ」レベルが供給される。こ
れにより、図38（Ｂ）に示すように、トランジスタＴN1
のＯFF→ＯＮ動作に次いでトランジスタＴP2が早くＯFF
→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。
【０２３５】この際に、出力部ＯUT１の「Ｈ」→「Ｌ」
レベルがインバータ素子 INV１により遅延され、そのゲ
ート制御信号ＳＧP3がトランジスタＴP3に供給され、そ
れがＯFF→ＯＮ動作に遷移する。また、出力部ＯUT２の
「Ｌ」→「Ｈ」レベルがインバータ素子 INV２により遅
延され、そのゲート制御信号ＳＧP4がトランジスタＴP4
に供給され、それがＯＮ→ＯFF動作に遷移する。これに
より、トランジスタＴN2のＯＮ→ＯFF動作に次いでトラ
ンジスタＴP1が早くＯＮ→ＯFF動作に遷移し、出力部Ｏ
UT１の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下が
る。
【０２３６】この繰り返し動作により、第11の実施例と
同様に、３〔Ｖ〕駆動系で信号処理された信号レベルを
５〔Ｖ〕駆動系の信号処理可能な電位レベルに変換する
ことができる。このようにして、本発明の第14の実施例
に係るレベルコンバータによれば、図36に示すように、
偶数個のインバータ素子 INV１， INV２が設けられ、そ
の直列接続されたインバータ素子列 INV11がトランジス
タＴP3のゲートと出力部ＯUT１との間に接続され、イン
バータ素子列 INV21がトランジスタＴP4のゲートと出力
部ＯUT２との間に接続される。
【０２３７】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際に、インバータ素子列 INV11のディレ
イ時間を経てトランジスタＴP3がＯFF動作をし、トラン
ジスタＴP1のゲート電圧が抵抗Ｒ１により「Ｈ」レベル
に設定される。これにより、トランジスタＴP4がＯＮ動
作し、抵抗Ｒ２により「Ｈ」レベルが出力部ＯUT１に伝
達される。
【０２３８】このとき、トランジスタＴN2→出力部ＯUT
２→トランジスタＴP1→出力部ＯUT１→インバータ素子
列 INV11→トランジスタＴP3→抵抗Ｒ１→トランジスタ
ＴP1を循環する第１の信号伝達経路と、トランジスタＴ
N2→出力部ＯUT２→インバータ素子列 INV21→トランジ
スタＴP4→抵抗Ｒ２→出力部ＯUT１を循環する第２の信
号伝達径路が構成される。
【０２３９】この第１の信号伝達経路により、出力部Ｏ
UT１を「Ｌ」→「Ｈ」レベルに高速に遷移させることが
でき、該信号伝達経路で立ち上がった後に、第２の信号
伝達経路により、その電位を保持し、遷移状態を継続さ
せることが可能となり、出力部ＯUT１が高速に「Ｌ」→
「Ｈ」レベルに遷移する。逆に、入力部ＩＮが「Ｌ」→
「Ｈ」レベルに遷移する際に、トランジスタＴP4がイン
バータ素子列 INV22のディレイ時間を経てＯＮ→ＯFF動
作に遷移し、トランジスタＴP2のゲート電圧が抵抗Ｒ２
により「Ｈ」レベルに設定され、トランジスタＴP3をＯ
Ｎ動作させ、抵抗Ｒ１により「Ｈ」レベルが出力部ＯUT
２に伝達される。
【０２４０】このとき、トランジスタＴN1→出力部ＯUT
１→トランジスタＴP2→出力部ＯUT２→インバータ素子
列 INV21→トランジスタＴP4→抵抗Ｒ２→トランジスタ
ＴP2を循環する第３の信号伝達経路と、トランジスタＴ
N1→出力部ＯUT１→インバータ素子列 INV11→トランジ
スタＴP3→抵抗Ｒ１→出力部ＯUT２を循環する第４の信
号伝達径路が構成される。
【０２４１】このため、第３の信号伝達経路により、出
力部ＯUT１を「Ｌ」→「Ｈ」レベルに高速に遷移させる
ことができ、該信号伝達経路で立ち上がった後に、第４
の信号伝達経路により、その電位を保持し、遷移状態を
継続させることことが可能となり、出力部ＯUT２が高速
に「Ｌ」→「Ｈ」レベルに遷移する。これにより、イン
バータ素子列 INV11やINV21 により信号伝達時間に遅延
を持たせ、そのディレイ期間にトランジスタＴP1，ＴP2
をＯＮ動作させることにより、出力部ＯUT１，出力部Ｏ
UT2 を「Ｌ」から「Ｈ」レベルに立ち上げる時間を早く
することが可能となり、第11〜第13の実施例に比べて、
回路動作の高速化を図ることが可能となる。また、駆動
電源系ＶDD２，ＧNDに接続されたトランジスタＴP1，Ｔ
N1間の貫通電流やトランジスタＴP2，ＴN2間の貫通電流
を一層低減することが可能となる。このことから、回路
消費電力の低減化を図ることが可能となる。
【０２４２】（15）第15の実施例の説明 図39（Ａ），（Ｂ）は、本発明の第15の実施例に係るレ
ベルコンバータの構成図及び等価回路図をそれぞれ示し
ている。第15の実施例では第13の実施例のレベルコンバ
ータに図39（Ａ）に示すような、トランジスタＴP5，Ｔ
P6が設けられ、第13の実施例に係る抵抗素子Ｒ１，Ｒ２
の機能を持たせるものである。すなわち、トランジスタ
ＴP5は第７のトランジスタＴ７の一例であり、ｐ型電界
効果トランジスタから成る。トランジスタＴP5は第13の
実施例に係る抵抗素子Ｒ１の接続位置に設けられる。ト
ランジスタＴP5はゲート・ソース接続点ｑ２と電源線Ｖ
DD２との間に接続され、そのゲートが接地線ＧNDに接続
される。トランジスタＴP5はトランジスタＴP2のＯＮ抵
抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
【０２４３】トランジスタＴP6は第８のトランジスタＴ
８の一例であり、ｐ型電界効果トランジスタから成る。
トランジスタＴP6はゲート・ソース接続点ｑ１と電源線
ＶDD２との間に接続され、そのゲートが接地線ＧNDに接
続される。なお、トランジスタＴP6はトランジスタＴP1
のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持
つ。その他の構成は第13の実施例と同様であるため、そ
の説明を省略する。
【０２４４】このようにして、本発明の第15の実施例に
係るレベルコンバータによれば、図39（Ａ）に示すよう
に、トランジスタＴP5，ＴP6が設けられ、抵抗素子Ｒ
１，Ｒ２の機能を持たせている。このため、入力部ＩＮ
が「Ｈ」→「Ｌ」レベルに遷移する際に、図39（Ｂ）に
示すように、出力部ＯUT１の「Ｌ」→「Ｈ」レベルをイ
ンバータ素子 INV１により遅延し、そのゲート制御信号
ＳＧP4をトランジスタＴP4に供給することができ、トラ
ンジスタＴP4をＯFF→遅れてＯＮ動作に遷移させること
ができる。この際に、出力部ＯUT２の電位レベルはトラ
ンジスタＴP5のノーマリＯＮ抵抗ＲP5とトランジスタＴ
N2のＯＮ抵抗の比で決まる。
【０２４５】また、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」レベル
をインバータ素子 INV２により遅延し、そのゲート制御
信号ＳＧP3をトランジスタＴP3に供給することができ、
トランジスタＴP3をＯFF→遅れＯＮ動作に遷移させるこ
とができる。出力部ＯUT１の電位レベルはノーマリＯＮ
抵抗ＲP6とトランジスタＴN1のＯＮ抵抗の比で決まる。
【０２４６】これにより、第14の実施例と同様に、入力
部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、
「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第14の実施例と同
様に、駆動電源系ＶDD２，ＧNDに接続されたトランジス
タＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間
の貫通電流を無くすことが可能となる。このことから、
回路消費電力の低減化及び回路動作の高速化を図ること
が可能となる。
【０２４７】（16）第16の実施例の説明 図40（Ａ），（Ｂ）は、本発明の第16の実施例に係るレ
ベルコンバータの構成図及び等価回路図をそれぞれ示し
ている。第16の実施例では第14の実施例のレベルコンバ
ータに図40（Ａ）に示すようななトランジスタＴP5，Ｔ
P6が設けられ、第14の実施例に係る抵抗素子Ｒ１，Ｒ２
の機能を持たせるものである。すなわち、トランジスタ
ＴP5は第７のトランジスタＴ７の一例であり、ｐ型電界
効果トランジスタから成る。トランジスタＴP5は第14の
実施例に係る抵抗素子Ｒ１の接続位置に設けられる。ト
ランジスタＴP5はゲート・ソース接続点ｑ２と電源線Ｖ
DD２との間に接続され、そのゲートが接地線ＧNDに接続
される。トランジスタＴP5はトランジスタＴP2のＯＮ抵
抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持つ。
【０２４８】トランジスタＴP6は第８のトランジスタＴ
８の一例であり、ｐ型電界効果トランジスタから成る。
トランジスタＴP6はゲート・ソース接続点ｑ１と電源線
ＶDD２との間に接続され、そのゲートが接地線ＧNDに接
続される。なお、トランジスタＴP6はトランジスタＴP1
のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持
つ。その他の構成は第14の実施例と同様であるため、そ
の説明を省略する。
【０２４９】このようにして、本発明の第16の実施例に
係るレベルコンバータによれば、図40に示すように、ト
ランジスタＴP5，ＴP6が第14の実施例に係るレベルコン
バータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換えられ
る。このため、図40（Ａ）において、入力部ＩＮが
「Ｈ」→「Ｌ」レベルに遷移する際に、インバータ素子
列 INV11のディレイ時間を経てトランジスタＴP3がＯFF
動作をし、トランジスタＴP1のゲート電圧がトランジス
タＴP5のノーマリＯＮ抵抗ＲP5により「Ｈ」レベルに設
定される。これにより、トランジスタＴP4がＯＮ動作
し、トランジスタＴP6のノーマリＯＮ抵抗ＲP6により
「Ｈ」レベルが出力部ＯUT１に伝達される。
【０２５０】このとき、トランジスタＴN2→出力部ＯUT
２→トランジスタＴP1→出力部ＯUT１→インバータ素子
列 INV11→トランジスタＴP3→ＯＮ抵抗ＲP5→トランジ
スタＴP1を循環する第１の信号伝達経路と、トランジス
タＴN2→出力部ＯUT２→インバータ素子列 INV21→トラ
ンジスタＴP4→ＯＮ抵抗ＲP6→出力部ＯUT１を循環する
第２の信号伝達径路が構成される。
【０２５１】この第１の信号伝達経路により、出力部Ｏ
UT１を「Ｌ」→「Ｈ」レベルに高速に遷移させることが
でき、該信号伝達経路で立ち上がった後に、第２の信号
伝達経路により、その電位を保持し、遷移状態を継続さ
せることが可能となり、出力部ＯUT１が高速に「Ｌ」→
「Ｈ」レベルに遷移する。逆に、入力部ＩＮが「Ｌ」→
「Ｈ」レベルに遷移する際に、トランジスタＴP4がイン
バータ素子列 INV22のディレイ時間を経てＯＮ→ＯFF動
作に遷移し、トランジスタＴP2のゲート電圧がＯＮ抵抗
ＲP6により「Ｈ」レベルに設定され、トランジスタＴP3
をＯＮ動作させ、ＯＮ抵抗ＲP5により「Ｈ」レベルが出
力部ＯUT２に伝達される。
【０２５２】このとき、トランジスタＴN1→出力部ＯUT
１→トランジスタＴP2→出力部ＯUT２→インバータ素子
列 INV21→トランジスタＴP4→ＯＮ抵抗ＲP6→トランジ
スタＴP2を循環する第３の信号伝達経路と、トランジス
タＴN1→出力部ＯUT１→インバータ素子列 INV11→トラ
ンジスタＴP3→ＯＮ抵抗ＲP5→出力部ＯUT２を循環する
第４の信号伝達径路が構成される。
【０２５３】このため、第３の信号伝達経路により、出
力部ＯUT１を「Ｌ」→「Ｈ」レベルに高速に遷移させる
ことができ、該信号伝達経路で立ち上がった後に、第４
の信号伝達経路により、その電位を保持し、遷移状態を
継続させることことが可能となり、出力部ＯUT２が高速
に「Ｌ」→「Ｈ」レベルに遷移する。これにより、イン
バータ素子列 INV11やINV21 により信号伝達時間に遅延
を持たせ、そのディレイ期間にトランジスタＴP1，ＴP2
をＯＮ動作させることにより、第14の実施例と同様に、
出力部ＯUT１，出力部ＯUT2 を「Ｌ」から「Ｈ」レベル
に立ち上げる時間を早くすることが可能となり、第11〜
第13の実施例に比べて、回路動作の高速化を図ることが
可能となる。また、駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴP1，ＴN1間の貫通電流やトランジスタ
ＴP2，ＴN2間の貫通電流を一層低減することが可能とな
る。このことから、回路消費電力の低減化を図ることが
可能となる。
【０２５４】（17）第17の実施例の説明 図41（Ａ），（Ｂ）は、本発明の第17の実施例に係るレ
ベルコンバータの構成図及び動作波形図であり、図42は
その動作（定常時）の等価回路図であり、図43はその動
作（状態遷移時）の等価回路図をそれぞれ示している。
第17の実施例では、第11の実施例のレベルコンバータ
に、図41（Ａ）に示すような抵抗素子Ｒ３，Ｒ４及びコ
ンデンサＣ１，Ｃ２が設けられる。
【０２５５】すなわち、抵抗素子Ｒ３は第３の負荷素子
の一例であり、はトランジスタＴP3のゲートと出力部Ｏ
UT１との間に接続される。抵抗素子Ｒ３はトランジスタ
ＴP3のＯＮ動作にもよるが、数〔ＫΩ〕程度の抵抗値を
設定する。抵抗素子Ｒ４は第４の負荷素子の一例であ
り、トランジスタＴP4のゲートと出力部ＯUT２との間に
接続される。抵抗素子Ｒ４はトランジスタＴP4のＯＮ動
作にもよるが、数〔ＫΩ〕程度の抵抗値を設定する。
【０２５６】コンデンサＣ１は第１の静電容量Ｃ１の一
例であり、出力部ＯUT１と接地線ＧNDとの間に接続され
る。コンデンサＣ２は第２の静電容量Ｃ２の一例であ
り、出力部ＯUT２と接地線ＧNDとの間に接続される。な
お、抵抗素子Ｒ３，コンデンサＣ１は、積分回路を構成
し、出力部ＯUT１の電位レベルを遅延してトランジスタ
ＴP3のゲートにその遅延信号を出力する。同様に、抵抗
素子Ｒ４，コンデンサＣ２は、積分回路を構成し、出力
部ＯUT２の電位レベルを遅延してトランジスタＴP4のゲ
ートにその遅延信号を出力する。
【０２５７】積分回路の時定数は出力部ＯUT１，ＯUT２
に接続される負荷（インバータ回路等）に応じて調整す
る。例えば、負荷回路の閾値電圧に至る波形立ち上がり
時間に等しくなるように時定数を調整する。これによ
り、高速に次段に信号を伝達することが可能となる。な
お、その他の構成は第11の実施例と同様であるため、そ
の説明を省略する。
【０２５８】次に、当該レベルコンバータの動作につい
て、図41（Ｂ），図42，43を参照しながら説明をする。
例えば、図41（Ｂ）において、入力部ＩＮが「Ｈ」レベ
ルとなる定常時には、トランジスタＴN1のゲートに、入
力信号ＳIN＝「Ｈ」レベルが供給され、また、トランジ
スタＴN2のゲートに、入力反転信号ＳIN＝「Ｌ」レベル
が供給される。これにより、図42（Ａ）の等価回路に示
すように、トランジスタＴN1，ＴP3，ＴP2がＯＮ動作状
態となり、トランジスタＴN2，ＴP1，ＴP4がＯFF動作状
態となって、出力部ＯUT２が「Ｈ」レベル，出力部ＯUT
１が「Ｌ」レベルとなる。
【０２５９】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、トランジスタＴN2のゲートに、図42（Ｂ）に
示すような入力信号ＳIN＝「Ｈ」レベルが供給され、ま
た、トランジスタＴN2のゲートに、入力信号ＳIN＝
「Ｌ」レベルが供給される。これにより、図42（Ｂ）の
等価回路に示すように、トランジスタＴN2，ＴP1，ＴP4
がＯＮ動作状態となり、トランジスタＴN1，ＴP2，ＴP3
がＯFF動作状態となって、出力部ＯUT１が「Ｈ」レベ
ル，出力部ＯUT２が「Ｌ」レベルとなる。
【０２６０】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、トランジスタＴN1のゲートに、
図41（Ｂ）に示すような入力信号ＳIN＝「Ｈ」→「Ｌ」
レベルが供給され、また、トランジスタＴN2のゲート
に、入力信号ＳIN＝「Ｌ」→「Ｈ」レベルが供給され
る。これにより、図43（Ａ）に示すようにトランジスタ
ＴN2のＯFF→ＯＮ動作に次いでトランジスタＴP1が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。また、トランジス
タＴN1のＯＮ→ＯFF動作に次いでトランジスタＴP2が早
くＯＮ→ＯFF動作に遷移し、出力部ＯUT２の電位が
「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。この際に、
出力部ＯUT１の「Ｌ」→「Ｈ」レベルが抵抗素子Ｒ３と
コンデンサＣ１とにより遅延され、そのゲート制御信号
ＳＧP3がトランジスタＴP3に供給され、それがＯＮ→Ｏ
FF動作に遷移する。また、トランジスタＴN1のＯＮ→Ｏ
FF動作に次いでトランジスタＴP2が早くＯＮ→ＯFF動作
に遷移し、出力部ＯUT２の電位が「Ｈ」→「Ｌ」レベル
に急峻に立ち下がる。
【０２６１】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN1のゲートに、図
41（Ｂ）に示すような入力信号ＳIN＝「Ｌ」→「Ｈ」レ
ベルが供給され、また、トランジスタＴN2のゲートに、
入力信号ＳIN＝「Ｈ」→「Ｌ」レベルが供給される。こ
れにより、図43（Ｂ）に示すように、トランジスタＴN1
のＯFF→ＯＮ動作に次いでトランジスタＴP2が早くＯFF
→ＯＮ動作に遷移し、出力部ＯUT２の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。
【０２６２】この際に、出力部ＯUT２の「Ｌ」→「Ｈ」
レベルが抵抗素子Ｒ４とコンデンサＣ２とにより遅延さ
れ、そのゲート制御信号ＳＧP4がトランジスタＴP4に供
給され、それがＯＮ→ＯFF動作に遷移する。また、トラ
ンジスタＴN2のＯＮ→ＯFF動作に次いでトランジスタＴ
P1が早くＯＮ→ＯFF動作に遷移し、出力部ＯUT１の電位
が「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。
【０２６３】この繰り返し動作により、第11〜第16の実
施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レ
ベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変
換することができる。このようにして、本発明の第17の
実施例に係るレベルコンバータによれば、図43に示すよ
うに、抵抗素子Ｒ３，Ｒ４，コンデンサＣ１，Ｃ２が具
備される。
【０２６４】このため、出力部ＯUT１の電位レベルを抵
抗素子Ｒ３とコンデンサＣ１により遅延したゲート制御
信号ＳＧP3をトランジスタＴP3のゲートに供給すること
ができる。また、出力部ＯUT２の電位レベルを抵抗素子
Ｒ４とコンデンサＣ２により遅延したゲート制御信号Ｓ
ＧP4をトランジスタＴP4のゲートに供給することができ
る。
【０２６５】このことから、第14，第16の実施例と同様
に、入力部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際
や、「Ｌ」から「Ｈ」レベルに遷移する際に、出力部Ｏ
UT１が高速に「Ｌ」から「Ｈ」レベルに遷移すること、
及び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに
遷移させることができる。これにより、第11〜第16のレ
ベルコンバータと同様に、第２の駆動電源系ＶDD２，Ｇ
NDに接続されたトランジスタＴP1，ＴN1間の貫通電流や
トランジスタＴP2，ＴN2間の貫通電流を無くすことが可
能となる。このことから、回路消費電力の低減化及び回
路動作の高速化を図ることが可能となる。
【０２６６】（18）第18の実施例の説明 図44（Ａ），（Ｂ）は、本発明の第18の実施例に係るレ
ベルコンバータの構成図及び等価回路図をそれぞれ示し
ている。第18の実施例では第17の実施例のレベルコンバ
ータに図44（Ａ）に示すように、トランジスタＴP5，Ｔ
P6が設けられ、第14の実施例に係る抵抗素子Ｒ１，Ｒ２
の機能を持たせるものである。すなわち、トランジスタ
ＴP5は第14の実施例に係る抵抗素子Ｒ１の接続位置に設
けられる。トランジスタＴP5はゲート・ソース接続点ｑ
２と電源線ＶDD２との間に接続され、そのゲートが接地
線ＧNDに接続される。トランジスタＴP5はトランジスタ
ＴP2のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値
を持つ。
【０２６７】トランジスタＴP6はゲート・ソース接続点
ｑ１と電源線ＶDD２との間に接続され、そのゲートが接
地線ＧNDに接続される。なお、トランジスタＴP6はトラ
ンジスタＴP1のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯ
Ｎ抵抗値を持つ。その他の構成は第14，第17の実施例と
同様であるため、その説明を省略する。このようにし
て、本発明の第18の実施例に係るレベルコンバータによ
れば、図39（Ａ）に示すように、トランジスタＴP5，Ｔ
P6が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせてい
る。
【０２６８】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際には、図44（Ｂ）に示すように、出力
部ＯUT１の「Ｌ」→「Ｈ」レベルを抵抗素子Ｒ３とコン
デンサＣ１により遅延し、そのゲート制御信号ＳＧP3を
トランジスタＴP3のゲートに供給することができ、トラ
ンジスタＴP3をＯＮ→遅れてＯFF動作に遷移させること
ができる。この際に、出力部ＯUT２の電位レベルはトラ
ンジスタＴP5のノーマリＯＮ抵抗ＲP5とトランジスタＴ
N2のＯＮ抵抗の比で決まる。
【０２６９】また、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」レベル
を抵抗素子Ｒ４とコンデンサＣ２により遅延し、そのゲ
ート制御信号ＳＧP4をトランジスタＴP4のゲートに供給
することができ、トランジスタＴP4をＯＮ→遅れてＯFF
動作に遷移させることができる。この際に、出力部ＯUT
１の電位レベルはノーマリＯＮ抵抗ＲP6とトランジスタ
ＴN1のＯＮ抵抗の比で決まる。
【０２７０】これにより、第14の実施例と同様に、入力
部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、
「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第14の実施例と同
様に、駆動電源系ＶDD２，ＧNDに接続されたトランジス
タＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間
の貫通電流を無くすことが可能となる。このことから、
回路消費電力の低減化及び回路動作の高速化を図ること
が可能となる。
【０２７１】（19）第19の実施例の説明 図45（Ａ），（Ｂ）は、本発明の第19の実施例に係るレ
ベルコンバータの構成図及び動作波形図であり、図45は
その動作（定常時）の等価回路図であり、図46はその動
作（状態遷移時）の等価回路図をそれぞれ示している。
第19の実施例では、第15の実施例のレベルコンバータ
に、図45（Ａ）に示すような積分回路ＣR1，ＣR2が設け
られる。
【０２７２】すなわち、積分回路ＣR1はインバータ素子
INV１と出力部ＯUT１との間に接続され、抵抗素子Ｒ３
とコンデンサＣ１から成る。その機能は、出力部ＯUT１
の電位レベルを遅延してインバータ素子 INV１に遅延信
号を出力する。なお、抵抗素子Ｒ３はインバータ素子 I
NV１の入力部と出力部ＯUT１との間に接続され、コンデ
ンサＣ１はその接続点と接地線ＧNDとの間に接続され
る。
【０２７３】同様に、積分回路ＣR2はインバータ素子 I
NV２と出力部ＯUT２との間に接続され、抵抗素子Ｒ４と
コンデンサＣ２から成る。その機能は、出力部ＯUT２の
電位レベルを遅延してインバータ素子 INV２にその遅延
信号を出力する。なお、抵抗素子Ｒ４はインバータ素子
INV２の入力部と出力部ＯUT２との間に接続され、コン
デンサＣ２はその接続点と接地線ＧNDとの間に接続され
る。
【０２７４】また、積分回路ＣR1，ＣR2の時定数は出力
部ＯUT１，ＯUT２に接続される負荷（インバータ回路
等）に応じて調整する。例えば、負荷回路の閾値電圧に
至る波形立ち上がり時間に等しくなるように時定数を調
整する。これにより、高速に次段に信号を伝達すること
が可能となる。その他の構成は第11の実施例と同様であ
るため、その説明を省略する。
【０２７５】次に、当該レベルコンバータの動作につい
て、図45（Ｂ），図46，47を参照しながら説明をする。
例えば、図45（Ｂ）において、入力部ＩＮが「Ｈ」レベ
ルとなる定常時には、トランジスタＴN1のゲートに、入
力信号ＳIN＝「Ｈ」レベルが供給され、また、トランジ
スタＴN2のゲートに、入力反転信号ＳIN＝「Ｌ」レベル
が供給される。これにより、図46（Ａ）の等価回路に示
すように、トランジスタＴN1，ＴP3，ＴP2がＯＮ動作状
態となり、トランジスタＴN2，ＴP1，ＴP4がＯFF動作状
態となって、出力部ＯUT２が「Ｈ」レベル，出力部ＯUT
１が「Ｌ」レベルとなる。
【０２７６】逆に、入力部ＩＮが「Ｌ」レベルとなる定
常時には、トランジスタＴN2のゲートに、図46（Ｂ）に
示すような入力信号ＳIN＝「Ｈ」レベルが供給され、ま
た、トランジスタＴN2のゲートに、入力信号ＳIN＝
「Ｌ」レベルが供給される。これにより、図46（Ｂ）の
等価回路に示すように、トランジスタＴN2，ＴP1，ＴP4
がＯＮ動作状態となり、トランジスタＴN1，ＴP2，ＴP3
がＯFF動作状態となって、出力部ＯUT１が「Ｈ」レベ
ル，出力部ＯUT２が「Ｌ」レベルとなる。
【０２７７】さらに、入力部ＩＮが「Ｈ」→「Ｌ」レベ
ルに遷移する場合には、トランジスタＴN1のゲートに、
図45（Ｂ）に示すような入力信号ＳIN＝「Ｈ」→「Ｌ」
レベルが供給され、また、トランジスタＴN2のゲート
に、入力信号ＳIN＝「Ｌ」→「Ｈ」レベルが供給され
る。これにより、図47（Ａ）に示すようにトランジスタ
ＴN2のＯFF→ＯＮ動作に次いでトランジスタＴP1が早く
ＯFF→ＯＮ動作に遷移し、出力部ＯUT１の電位が「Ｌ」
→「Ｈ」レベルに急峻に立ち上がる。また、トランジス
タＴN1のＯＮ→ＯFF動作に次いでトランジスタＴP2が早
くＯＮ→ＯFF動作に遷移し、出力部ＯUT２の電位が
「Ｈ」→「Ｌ」レベルに急峻に立ち下がる。この際に、
出力部ＯUT１の「Ｌ」→「Ｈ」レベルが積分回路ＣR1に
より遅延され、そのゲート制御信号ＳＧP4がトランジス
タＴP4に供給され、それがＯFF→ＯＮ動作に遷移する。
また、トランジスタＴN1のＯＮ→ＯFF動作に次いでトラ
ンジスタＴP2が早くＯＮ→ＯFF動作に遷移し、出力部Ｏ
UT２の電位が「Ｈ」→「Ｌ」レベルに急峻に立ち下が
る。
【０２７８】逆に、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する場合には、トランジスタＴN1のゲートに、図
45（Ｂ）に示すような入力信号ＳIN＝「Ｌ」→「Ｈ」レ
ベルが供給され、また、トランジスタＴN2のゲートに、
入力信号ＳIN＝「Ｈ」→「Ｌ」レベルが供給される。こ
れにより、図47（Ｂ）に示すように、トランジスタＴN1
のＯFF→ＯＮ動作に次いでトランジスタＴP2が早くＯFF
→ＯＮ動作に遷移し、出力部ＯUT２の電位が「Ｌ」→
「Ｈ」レベルに急峻に立ち上がる。
【０２７９】この際に、出力部ＯUT２の「Ｌ」→「Ｈ」
レベルが積分回路ＣR2により遅延され、そのゲート制御
信号ＳＧP3がトランジスタＴP3に供給され、それがＯFF
→ＯＮ動作に遷移する。また、トランジスタＴN2のＯＮ
→ＯFF動作に次いでトランジスタＴP1が早くＯＮ→ＯFF
動作に遷移し、出力部ＯUT１の電位が「Ｈ」→「Ｌ」レ
ベルに急峻に立ち下がる。
【０２８０】この繰り返し動作により、第11〜第18の実
施例と同様に、３〔Ｖ〕駆動系で信号処理された信号レ
ベルを５〔Ｖ〕駆動系の信号処理可能な電位レベルに変
換することができる。このようにして、本発明の第19の
実施例に係るレベルコンバータによれば、図45に示すよ
うに、インバータ素子 INV１， INV２の前段に積分回路
ＣR1，ＣR2が接続される。
【０２８１】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際や、「Ｌ」→「Ｈ」レベルに遷移する
際に、出力部ＯUT１の電位レベルを積分回路ＣR1とイン
バータ素子 INV１とにより遅延したゲート制御信号ＳＧ
P4をトランジスタＴP4のゲートに供給することができ、
出力部ＯUT２の電位レベルを積分回路ＣR2とインバータ
素子 INV２とにより遅延したゲート制御信号ＳＧP3をト
ランジスタＴP3のゲートに供給することができる。この
ことから、出力部ＯUT１を高速に「Ｌ」から「Ｈ」レベ
ルに遷移すること、及び、出力部ＯUT２を高速に「Ｌ」
から「Ｈ」レベルに遷移させることができる。
【０２８２】これにより、第11〜第18のレベルコンバー
タと同様に、第２の駆動電源系ＶDD２，ＧNDに接続され
たトランジスタＴP1，ＴN1間の貫通電流やトランジスタ
ＴP2，ＴN2間の貫通電流を無くすことが可能となる。こ
のことから、回路消費電力の低減化及び回路動作の高速
化を図ることが可能となる。 （20）第20の実施例の説明 図48（Ａ），（Ｂ）は、本発明の第20の実施例に係るレ
ベルコンバータの構成図及び等価回路図をそれぞれ示し
ている。
【０２８３】第20の実施例では第19の実施例のレベルコ
ンバータに図44（Ａ）に示すように、トランジスタＴP
5，ＴP6が設けられ、第14の実施例に係る抵抗素子Ｒ
１，Ｒ２の機能を持たせるものである。トランジスタＴ
P5は第14の実施例に係る抵抗素子Ｒ１の接続位置に設け
られる。すなわち、トランジスタＴP5はゲート・ソース
接続点ｑ２と電源線ＶDD２との間に接続され、そのゲー
トが接地線ＧNDに接続される。トランジスタＴP5はトラ
ンジスタＴP2のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯ
Ｎ抵抗値を持つ。
【０２８４】トランジスタＴP6はゲート・ソース接続点
ｑ１と電源線ＶDD２との間に接続され、そのゲートが接
地線ＧNDに接続される。なお、トランジスタＴP6はトラ
ンジスタＴP1のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯ
Ｎ抵抗値を持つ。その他の構成は第14，第19の実施例と
同様であるため、その説明を省略する。このようにし
て、本発明の第20の実施例に係るレベルコンバータによ
れば、図48（Ａ）に示すように、トランジスタＴP5，Ｔ
P6が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせてい
る。
【０２８５】このため、入力部ＩＮが「Ｈ」→「Ｌ」レ
ベルに遷移する際には、図48（Ｂ）に示すように、出力
部ＯUT１の「Ｌ」→「Ｈ」レベルを積分回路ＣR1により
遅延し、そのゲート制御信号ＳＧP4をトランジスタＴP4
のゲートに供給することができ、トランジスタＴP4をＯ
FF→遅れてＯＮ動作に遷移させることができる。この際
に、出力部ＯUT２の電位レベルはトランジスタＴP5のノ
ーマリＯＮ抵抗ＲP5とトランジスタＴN2のＯＮ抵抗の比
で決まる。
【０２８６】また、入力部ＩＮが「Ｌ」→「Ｈ」レベル
に遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」レベル
を積分回路ＣR2により遅延し、そのゲート制御信号ＳＧ
P3をトランジスタＴP3のゲートに供給することができ、
トランジスタＴP3をＯＮ→遅れてＯFF動作に遷移させる
ことができる。この際に、出力部ＯUT１の電位レベルは
ノーマリＯＮ抵抗ＲP6とトランジスタＴN1のＯＮ抵抗の
比で決まる。
【０２８７】これにより、第14の実施例と同様に、入力
部ＩＮが「Ｈ」から「Ｌ」レベルに遷移する際や、
「Ｌ」から「Ｈ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第14，第19の実施
例と同様に、駆動電源系ＶDD２，ＧNDに接続されたトラ
ンジスタＴP1，ＴN1間の貫通電流やトランジスタＴP2，
ＴN2間の貫通電流を無くすことが可能となる。このこと
から、回路消費電力の低減化及び回路動作の高速化を図
ることが可能となる。
【０２８８】以上説明をした第11〜第20の実施例に係る
レベルコンバータでは、接地線ＧNDの電位レベルを基準
にして、電源線ＶDD１，ＶDD２が高電位電源に接続され
るが、次に説明する本発明の第21〜第30の実施例に係る
レベルコンバータでは電源線ＧNDの電位レベルを基準に
して、電源線ＧND１，ＧND２を低電位電源に接続するト
ランジスタ回路の構成を示している。
【０２８９】（21）第21の実施例の説明 図49（Ａ），（Ｂ）は、本発明の第21の実施例に係るレ
ベルコンバータの構成図及び動作波形図をそれぞれ示し
ている。本発明の第21のレベルコンバータは、図49
（Ａ）に示すように、インバータ素子INV ，トランジス
タＴN1〜ＴN3，ＴP1，ＴP2及び抵抗素子Ｒ１，Ｒ２が具
備され、それらの電源接続方法が第11〜第20の実施例と
異なる。
【０２９０】すなわち、インバータ素子INV は第１の駆
動電源系となる電源線ＶDD（０〔Ｖ〕），接地線（駆動
電圧−ＶS1＝−３〔Ｖ〕程度）ＧND１との間に接続され
る。なお、インバータ素子INV に代えて、第１の実施例
で採用する図10（Ａ）に示すような入力ラッチ回路11Ａ
を用いても良い。トランジスタＴP1は第１のトランジス
タＴ１の一例であり、ｐ型電界効果トランジスタ（以下
単にトランジスタという）から成る。トランジスタＴP1
のソースは電源線ＶDDに接続され、そのドレインがトラ
ンジスタＴN1のドレインに接続（以下直列接続ともい
う）されて、出力部ＯUT１に接続される。トランジスタ
ＴP1のゲートはインバータ素子INV の入力部ＩＮに接続
される。
【０２９１】トランジスタＴN1は第２のトランジスタＴ
２の一例であり、ｎ型電界効果トランジスタ（以下単に
トランジスタという）から成る。トランジスタＴN1のソ
ースは接地線（駆動電圧−ＶS2＝−５〔Ｖ〕程度）ＧND
２に接続され、そのゲートが抵抗素子Ｒ１の一端とトラ
ンジスタＴN3のゲート・ソース接続点ｑ２に接続され
る。
【０２９２】トランジスタＴP2は第３のトランジスタＴ
３の一例であり、ｐ型電界効果トランジスタから成る。
トランジスタＴP2のソースは電源線ＶDDに接続され、そ
のドレインがトランジスタＴN2のドレインに接続され
て、出力部ＯUT２に接続される。トランジスタＴP2のゲ
ートはインバータ素子INV に出力部ｏutに接続される。
トランジスタＴN2は第４のトランジスタＴ４の一例であ
り、ｎ型電界効果トランジスタから成る。トランジスタ
ＴN2のソースは接地線ＧND２に接続され、そのゲートが
抵抗素子Ｒ２の一端とトランジスタＴN4のゲート・ソー
ス接続点ｑ１に接続される。
【０２９３】トランジスタＴN3は第５のトランジスタＴ
５の一例であり、トランジスタＴN4は第６のトランジス
タＴ６の一例であり、いずれも、ｎ型電界効果トランジ
スタから成る。トランジスタＴN3のドレインはトランジ
スタＴN4のゲートに接続されて、出力部ＯUT２に接続さ
れる。トランジスタＴN3のゲートはトランジスタＴN4の
ドレインに接続されて出力部ＯUT１に接続される。
【０２９４】抵抗素子Ｒ１はゲート・ソース接続点ｑ２
と電源線ＶDDとの間に接続され、トランジスタＴP2のＯ
Ｎ抵抗によるが、数〔ＫΩ〕程度の抵抗値を持つ。抵抗
素子Ｒ２がゲート・ソース接続点ｑ１と電源線ＶDDとの
間に接続され、トランジスタＴP1のＯＮ抵抗によるが、
数〔ＫΩ〕程度の抵抗値を持つ。その他の構成は第11の
実施例と同様であるため、その説明を省略する。
【０２９５】このようにして、本発明の21の実施例に係
るレベルコンバータによれば、図49（Ａ）に示すよう
に、インバータ素子INV ，トランジスタＴN1〜ＴN4，Ｔ
P1，ＴP2，抵抗素子Ｒ１，Ｒ２が具備される。このた
め、入力信号ＳINが「Ｌ」→「Ｈ」レベルに遷移する際
に、トランジスタＴN1，ＴP2，ＴN3がＯＮ→ＯFF動作に
遷移し、トランジスタＴP1，ＴN2，ＴN4がＯFF→ＯＮ動
作に遷移する。この際に、出力部ＯUT２の電位レベルは
抵抗Ｒ１とトランジスタＴN2のＯＮ抵抗の比で決まる。
【０２９６】例えば、トランジスタＴP1の閾値電圧Ｖth
より低くなるようにＯＮ抵抗の比を設定をすると、トラ
ンジスタＴN3がＯFF動作をし、トランジスタＴP1のゲー
ト電圧が抵抗Ｒ１により「Ｈ」レベルに設定される。ま
た、トランジスタＴN4がＯＮ動作をし、抵抗Ｒ２により
「Ｈ」レベルが出力部ＯUT１に伝達され、出力部ＯUT１
が高速に「Ｌ」→「Ｈ」レベルに遷移する。
【０２９７】逆に、入力信号ＳINが「Ｈ」→「Ｌ」レベ
ルに遷移する際に、トランジスタＴN1，ＴP2，ＴN3がＯ
FF→ＯＮ動作に遷移し、トランジスタＴP1，ＴN2，ＴN4
がＯＮ→ＯFF動作に遷移する。この際に、出力部ＯUT１
の電位レベルは抵抗Ｒ２とトランジスタＴN1のＯＮ抵抗
の比で決まる。例えば、トランジスタＴP2の閾値電圧Ｖ
thより低くなるようにＯＮ抵抗の比を設定をすると、ト
ランジスタＴN4がＯＮ→ＯFF動作に遷移し、トランジス
タＴP2のゲート電圧が抵抗Ｒ２により「Ｈ」レベルに設
定される。また、トランジスタＴN3がＯＮ動作をし、抵
抗Ｒ１により「Ｈ」レベルが出力部ＯUT２に伝達され、
該出力部ＯUT２が高速に「Ｌ」→「Ｈ」レベルに遷移す
る。
【０２９８】これにより、−３〔Ｖ〕駆動系で信号処理
されたＥＣＬ信号レベルを−５〔Ｖ〕駆動系の信号処理
可能な電位レベルに変換することができる。また、駆動
電源系ＶDD，ＧND２に接続されたトランジスタＴP1，Ｔ
N1間の貫通電流やトランジスタＴP2，ＴN2間の貫通電流
を無くすことが可能となる。このことから、当該レベル
コンバータの回路消費電力の低減化を図ること、及び、
第11の実施例と同様に回路動作の高速化を図ることが可
能となる。
【０２９９】（22）第22の実施例の説明 図50（Ａ），（Ｂ）は、本発明の第22の実施例に係るレ
ベルコンバータの構成図及び動作波形図をそれぞれ示し
ている。第22の実施例では第21の実施例と異なり、図50
（Ａ）に示すように、トランジスタＴN5，ＴN6が設けら
れ、インバータ素子INV に代えて入力ラッチ回路11Ａを
設けたものである。
【０３００】すなわち、トランジスタＴN5は第７のトラ
ンジスタＴ７の一例であり、ｎ型電界効果トランジスタ
から成る。トランジスタＴN5は第21の実施例に係る抵抗
素子Ｒ１の接続位置に設けられる。トランジスタＴN5は
ゲート・ソース接続点ｑ２と電源線ＶDDとの間に接続さ
れ、そのゲートが接地線ＧND２に接続される。トランジ
スタＴN5はトランジスタＴP2のＯＮ抵抗によるが、数
〔ＫΩ〕程度のＯＮ抵抗値を持つ。
【０３０１】トランジスタＴN6は第８のトランジスタＴ
８の一例であり、ｎ型電界効果トランジスタから成る。
トランジスタＴN6はゲート・ソース接続点ｑ１と電源線
ＶDDとの間に接続され、そのゲートが接地線ＧND２に接
続される。なお、トランジスタＴN6はトランジスタＴP1
のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持
つ。その他の構成は第21の実施例と同様であるため、そ
の説明を省略する。
【０３０２】このようにして、本発明の第22の実施例に
係るレベルコンバータによれば、図50（Ａ）に示すよう
に、トランジスタＴN1〜ＴN6，ＴP1，ＴP2が具備され、
トランジスタＴN5，ＴN6が第21の実施例に係るレベルコ
ンバータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換えら
れる。このため、トランジスタＴN5，ＴN6のノーマリＯ
Ｎ抵抗ＲN5，ＲN6により第21の実施例に係るレベルコン
バータの抵抗素子Ｒ１，Ｒ２の機能を代替することがで
きる。例えば、図50（Ｂ）に示すように、入力信号ＳIN
が「Ｌ」→「Ｈ」レベルに遷移する際に、トランジスタ
ＴN1，ＴP2，ＴN3がＯFF→ＯＮ動作に遷移し、トランジ
スタＴP1，ＴN2，ＴN4がＯＮ→ＯFF動作に遷移する。こ
の際に、出力部ＯUT２の電位レベルはトランジスタＴN5
のノーマリＯＮ抵抗ＲN5とトランジスタＴN2のＯＮ抵抗
の比で決まる。
【０３０３】つまり、トランジスタＴP1の閾値電圧Ｖth
より低くなるようにノーマリＯＮ抵抗ＲN5を設定し、回
路のＯＮ抵抗の比を設定すると、トランジスタＴN3がＯ
FF動作をし、トランジスタＴP1のゲート電圧がノーマリ
ＯＮ抵抗ＲN5により「Ｈ」レベルに設定される。また、
トランジスタＴN4がＯＮ動作をし、トランジスタＴN6の
ノーマリＯＮ抵抗ＲN6により「Ｌ」レベルが出力部ＯUT
１に伝達され、出力部ＯUT１が高速に「Ｈ」→「Ｌ」レ
ベルに遷移する。
【０３０４】逆に、入力信号ＳINが「Ｈ」→「Ｌ」レベ
ルに遷移する際に、トランジスタＴN1，ＴP2，ＴN3がＯ
FF→ＯＮ動作に遷移し、トランジスタＴP1，ＴN2，ＴN4
がＯFF→ＯＮ動作に遷移する。この際に、出力部ＯUT１
の電位レベルはノーマリＯＮ抵抗ＲP6とトランジスタＴ
N1のＯＮ抵抗の比で決まる。例えば、トランジスタＴP2
の閾値電圧Ｖthより低くなるようにノーマリＯＮ抵抗Ｒ
N6を設定し、回路のＯＮ抵抗の比を設定すると、トラン
ジスタＴN4がＯＮ→ＯFF動作に遷移し、トランジスタＴ
P2のゲート電圧がノーマリＯＮ抵抗ＲN5により「Ｌ」レ
ベルに設定される。
【０３０５】また、トランジスタＴN3がＯＮ動作をし、
ノーマリＯＮ抵抗ＲN5により「Ｈ」レベルが出力部ＯUT
２に伝達され、該出力部ＯUT２が高速に「Ｌ」→「Ｈ」
レベルに遷移する。これにより、第21の実施例と同様
に、駆動電源系ＶDD，ＧND２に接続されたトランジスタ
ＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間の
貫通電流を無くすことが可能となる。このことから、回
路消費電力の低減化及び回路動作の高速化を図ることが
可能となる。
【０３０６】（23）第23の実施例の説明 図51（Ａ），（Ｂ）は、本発明の第23の実施例に係るレ
ベルコンバータの構成図及び動作波形図をそれぞれ示し
ている。第23の実施例では第21の実施例と異なり、図51
（Ａ）に示すように、奇数個のインバータ素子 INV１，
INV ２が設けられるものである。
【０３０７】例えば、奇数個のインバータ素子 INVの一
例となる１個のインバータ素子 INV１がトランジスタＴ
P4のゲートと出力部ＯUT１との間に接続される。インバ
ータ素子 INV１は電源線ＶDD，接地線ＧND２に接続さ
れ、出力部ＯUT１の電位レベルを遅延してトランジスタ
ＴN4のゲート制御をする。同様に、１個のインバータ素
子 INV２はトランジスタＴN3のゲートと出力部ＯUT２と
の間に接続される。インバータ素子 INV２は電源線ＶD
D，接地線ＧND２に接続され、出力部ＯUT２の電位レベ
ルを遅延してトランジスタＴN3のゲート制御をする。な
お、その他の構成は第21の実施例と同様であるため、そ
の説明を省略する。
【０３０８】このようにして、本発明の第23の実施例に
係るレベルコンバータによれば、図51（Ａ）に示すよう
に、奇数個のインバータ素子 INV１，INV ２が設けら
れ、インバータ素子 INV１がトランジスタＴN3のゲート
と出力部ＯUT２との間に接続され、インバータ素子 INV
２がトランジスタＴN4のゲートと出力部ＯUT１との間に
接続される。
【０３０９】このため、入力信号ＳINが「Ｌ」→「Ｈ」
レベルに遷移する際に、図51（Ｂ）に示すように、出力
部ＯUT１の「Ｈ」→「Ｌ」レベルをインバータ素子 INV
１により遅延し、そのゲート制御信号ＳＧN4をトランジ
スタＴN4に供給することができ、トランジスタＴN4をＯ
FF→遅れてＯＮ動作に遷移させることができる。また、
入力信号ＳINが「Ｈ」→「Ｌ」レベルに遷移する際に、
出力部ＯUT２の「Ｈ」→「Ｌ」レベルをインバータ素子
INV２により遅延し、そのゲート制御信号ＳＧN3をトラ
ンジスタＴN3に供給することができ、トランジスタＴN3
をＯFF→遅れＯＮ動作に遷移させることができる。
【０３１０】これにより、第21の実施例に比べて、入力
信号ＳINが「Ｌ」から「Ｈ」レベルに遷移する際や、
「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｈ」から「Ｌ」レベルに遷
移させることができる。これにより、第21の実施例と同
様に、駆動電源系ＶDD，ＧND２に接続されたトランジス
タＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間
の貫通電流を無くすことが可能となる。このことから、
回路消費電力の低減化及び回路動作の高速化を図ること
が可能となる。
【０３１１】（24）第24の実施例の説明 図52（Ａ），（Ｂ）は、本発明の第24の実施例に係るレ
ベルコンバータの構成図及び動作波形図をそれぞれ示し
ている。第24の実施例では第23の実施例と異なり、図52
（Ａ）に示すように、偶数個のインバータ素子 INV１，
INV２が設けられるものである。
【０３１２】例えば、偶数個のインバータ素子 INVの一
例となる２個のインバータ素子 INV１がトランジスタＴ
N3のゲートと出力部ＯUT１との間に接続され、インバー
タ素子列 INV12を構成する。インバータ素子 INV１は電
源線ＶDD，接地線ＧND２に接続され、第23の実施例と異
なり、出力部ＯUT１の電位レベルを遅延してトランジス
タＴN3のゲート制御をする。同様に、２個のインバータ
素子 INV２はトランジスタＴN4のゲートと出力部ＯUT２
との間に接続され、インバータ素子列 INV22を構成す
る。インバータ素子 INV２は電源線ＶDD，接地線ＧND２
に接続され、第13の実施例と異なり、出力部ＯUT２の電
位レベルを遅延してトランジスタＴN4のゲート制御をす
る。
【０３１３】なお、インバータ素子列 INV12， INV22
は、出力部ＯUT１，ＯUT２に接続される負荷（インバー
タ回路等）に応じて段数を調整する。例えば、負荷回路
の閾値電圧に至る波形立ち上がり時間に等しくなるよう
にディレイ時間を調整する。これにより、高速に次段に
信号を伝達することが可能となる。その他の構成は第21
の実施例と同様であるため、その説明を省略する。
【０３１４】このようにして、本発明の第24の実施例に
係るレベルコンバータによれば、図52（Ａ）に示すよう
に、偶数個のインバータ素子 INV１， INV２が設けら
れ、その直列接続されたインバータ素子列 INV12がトラ
ンジスタＴN3のゲートと出力部ＯUT１との間に接続さ
れ、インバータ素子列 INV22がトランジスタＴN4のゲー
トと出力部ＯUT２との間に接続される。
【０３１５】このため、図52（Ｂ）に示すように入力信
号ＳINが「Ｌ」→「Ｈ」レベルに遷移する際に、インバ
ータ素子列 INV12のディレイ時間を経てトランジスタＴ
N3がＯFF動作をし、トランジスタＴP1のゲート電圧が抵
抗Ｒ１により「Ｌ」レベルに設定される。これにより、
トランジスタＴN4がＯＮ動作し、抵抗Ｒ２により「Ｌ」
レベルが出力部ＯUT１に伝達される。
【０３１６】このとき、トランジスタＴN2→出力部ＯUT
２→トランジスタＴP1→出力部ＯUT１→インバータ素子
列 INV12→トランジスタＴN3→抵抗Ｒ１→トランジスタ
ＴP1を循環する第１の信号伝達経路と、トランジスタＴ
N2→出力部ＯUT２→インバータ素子列 INV22→トランジ
スタＴN4→抵抗Ｒ２→出力部ＯUT１を循環する第２の信
号伝達径路が構成される。
【０３１７】この第１の信号伝達経路により、出力部Ｏ
UT１を「Ｌ」→「Ｈ」レベルに高速に遷移させることが
でき、該信号伝達経路で立ち上がった後に、第２の信号
伝達経路により、その電位を保持し、遷移状態を継続さ
せることが可能となり、出力部ＯUT１が高速に「Ｌ」→
「Ｈ」レベルに遷移する。逆に、入力信号ＳINが「Ｈ」
→「Ｌ」レベルに遷移する際に、トランジスタＴN4がイ
ンバータ素子列 INV22のディレイ時間を経てＯＮ→ＯFF
動作に遷移し、トランジスタＴP2のゲート電圧が抵抗Ｒ
２により「Ｈ」レベルに設定され、トランジスタＴN3を
ＯＮ動作させ、抵抗Ｒ１により「Ｌ」レベルが出力部Ｏ
UT２に伝達される。
【０３１８】このとき、トランジスタＴN1→出力部ＯUT
１→トランジスタＴP2→出力部ＯUT２→インバータ素子
列 INV22→トランジスタＴN4→抵抗Ｒ２→トランジスタ
ＴP2を循環する第３の信号伝達経路と、トランジスタＴ
N1→出力部ＯUT１→インバータ素子列 INV12→トランジ
スタＴN3→抵抗Ｒ１→出力部ＯUT２を循環する第４の信
号伝達径路が構成される。
【０３１９】このため、第３の信号伝達経路により、出
力部ＯUT１を「Ｌ」→「Ｈ」レベルに高速に遷移させる
ことができ、該信号伝達経路で立ち上がった後に、第４
の信号伝達経路により、その電位を保持し、遷移状態を
継続させることことが可能となり、出力部ＯUT２が高速
に「Ｌ」→「Ｈ」レベルに遷移する。これにより、イン
バータ素子列 INV12やINV22 により信号伝達時間に遅延
を持たせ、そのディレイ期間にトランジスタＴP1，ＴP2
をＯＮ動作させることにより、出力部ＯUT１，出力部Ｏ
UT2 を「Ｌ」から「Ｈ」レベルに立ち上げる時間を早く
することが可能となり、第21〜第23の実施例に比べて、
回路動作の高速化を図ることが可能となる。また、駆動
電源系ＶDD，ＧND２に接続されたトランジスタＴP1，Ｔ
N1間の貫通電流やトランジスタＴP2，ＴN2間の貫通電流
を一層低減することが可能となる。このことから、回路
消費電力の低減化を図ることが可能となる。
【０３２０】（25）第25の実施例の説明 図53（Ａ）は、本発明の第25の実施例に係るレベルコン
バータの構成図をそれぞれ示している。第25の実施例で
は第23の実施例のレベルコンバータに図53（Ａ）に示す
ような、トランジスタＴN5，ＴN6が設けられ、第23の実
施例に係る抵抗素子Ｒ１，Ｒ２の機能を持たせるもので
ある。すなわち、トランジスタＴN5は第７のトランジス
タＴ７の一例であり、ｎ型電界効果トランジスタから成
る。トランジスタＴN5は第23の実施例に係る抵抗素子Ｒ
１の接続位置に設けられる。トランジスタＴN5はゲート
・ソース接続点ｑ２と電源線ＶDDとの間に接続され、そ
のゲートが接地線ＧND２に接続される。トランジスタＴ
N5はトランジスタＴP2のＯＮ抵抗によるが、数〔ＫΩ〕
程度のＯＮ抵抗値を持つ。
【０３２１】トランジスタＴN6は第８のトランジスタＴ
８の一例であり、ｎ型電界効果トランジスタから成る。
トランジスタＴN6はゲート・ソース接続点ｑ１と電源線
ＶDDとの間に接続され、そのゲートが接地線ＧND２に接
続される。なお、トランジスタＴN6はトランジスタＴP1
のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持
つ。その他の構成は第23の実施例と同様であるため、そ
の説明を省略する。
【０３２２】このようにして、本発明の第25の実施例に
係るレベルコンバータによれば、図39（Ａ）に示すよう
に、トランジスタＴN5，ＴN6が設けられ、抵抗素子Ｒ
１，Ｒ２の機能を持たせている。このため、入力信号Ｓ
INが「Ｌ」→「Ｈ」レベルに遷移する際に、出力部ＯUT
１の「Ｌ」→「Ｈ」レベルをインバータ素子 INV１によ
り遅延し、そのゲート制御信号ＳＧN4をトランジスタＴ
N4に供給することができ、トランジスタＴN4をＯFF→遅
れてＯＮ動作に遷移させることができる。この際に、出
力部ＯUT２の電位レベルはトランジスタＴN5のノーマリ
ＯＮ抵抗ＲN5とトランジスタＴN2のＯＮ抵抗の比で決ま
る。
【０３２３】また、入力信号ＳINが「Ｌ」→「Ｈ」レベ
ルに遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」レベ
ルをインバータ素子 INV２により遅延し、そのゲート制
御信号ＳＧN3をトランジスタＴN3に供給することがで
き、トランジスタＴN3をＯFF→遅れＯＮ動作に遷移させ
ることができる。出力部ＯUT１の電位レベルはノーマリ
ＯＮ抵抗ＲN6とトランジスタＴN1のＯＮ抵抗の比で決ま
る。
【０３２４】これにより、第24の実施例と同様に、入力
信号ＳINが「Ｌ」から「Ｈ」レベルに遷移する際や、
「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第24の実施例と同
様に、駆動電源系ＶDD，ＧND２に接続されたトランジス
タＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間
の貫通電流を無くすことが可能となる。このことから、
回路消費電力の低減化及び回路動作の高速化を図ること
が可能となる。
【０３２５】（26）第26の実施例の説明 図53（Ｂ）は、本発明の第26の実施例に係るレベルコン
バータの構成図を示している。第26の実施例では第24の
実施例のレベルコンバータに図53（Ｂ）に示すようなな
トランジスタＴN5，ＴN6が設けられ、第24の実施例に係
る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。す
なわち、トランジスタＴN5は第７のトランジスタＴ７の
一例であり、ｎ型電界効果トランジスタから成る。トラ
ンジスタＴN5は第24の実施例に係る抵抗素子Ｒ１の接続
位置に設けられる。トランジスタＴN5はゲート・ソース
接続点ｑ２と電源線ＶDDとの間に接続され、そのゲート
が接地線ＧND２に接続される。トランジスタＴN5はトラ
ンジスタＴP2のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯ
Ｎ抵抗値を持つ。
【０３２６】トランジスタＴN6は第８のトランジスタＴ
８の一例であり、ｎ型電界効果トランジスタから成る。
トランジスタＴN6はゲート・ソース接続点ｑ１と電源線
ＶDDとの間に接続され、そのゲートが接地線ＧND２に接
続される。なお、トランジスタＴN6はトランジスタＴP1
のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯＮ抵抗値を持
つ。その他の構成は第24の実施例と同様であるため、そ
の説明を省略する。
【０３２７】このようにして、本発明の第26の実施例に
係るレベルコンバータによれば、図53（Ｂ）に示すよう
に、トランジスタＴN5，ＴN6が第24の実施例に係るレベ
ルコンバータの抵抗素子Ｒ１，Ｒ２の接続位置に置き換
えられる。このため、入力信号ＳINが「Ｌ」→「Ｈ」レ
ベルに遷移する際に、インバータ素子列 INV12のディレ
イ時間を経てトランジスタＴN3がＯFF動作をし、トラン
ジスタＴP1のゲート電圧がトランジスタＴN5のノーマリ
ＯＮ抵抗ＲN5により「Ｈ」レベルに設定される。これに
より、トランジスタＴN4がＯＮ動作し、トランジスタＴ
N6のノーマリＯＮ抵抗ＲN6により「Ｈ」レベルが出力部
ＯUT１に伝達される。
【０３２８】このとき、トランジスタＴN2→出力部ＯUT
２→トランジスタＴP1→出力部ＯUT１→インバータ素子
列 INV12→トランジスタＴN3→ＯＮ抵抗ＲN5→トランジ
スタＴP1を循環する第１の信号伝達経路と、トランジス
タＴN2→出力部ＯUT２→インバータ素子列 INV22→トラ
ンジスタＴN4→ＯＮ抵抗ＲN6→出力部ＯUT１を循環する
第２の信号伝達径路が構成される。
【０３２９】この第１の信号伝達経路により、出力部Ｏ
UT１を「Ｌ」→「Ｈ」レベルに高速に遷移させることが
でき、該信号伝達経路で立ち上がった後に、第２の信号
伝達経路により、その電位を保持し、遷移状態を継続さ
せることが可能となり、出力部ＯUT１が高速に「Ｌ」→
「Ｈ」レベルに遷移する。逆に、入力信号ＳINが「Ｌ」
→「Ｈ」レベルに遷移する際に、トランジスタＴN4がイ
ンバータ素子列 INV22のディレイ時間を経てＯＮ→ＯFF
動作に遷移し、トランジスタＴP2のゲート電圧がＯＮ抵
抗ＲN6により「Ｈ」レベルに設定され、トランジスタＴ
N3をＯＮ動作させ、ＯＮ抵抗ＲN5により「Ｈ」レベルが
出力部ＯUT２に伝達される。
【０３３０】このとき、トランジスタＴN1→出力部ＯUT
１→トランジスタＴP2→出力部ＯUT２→インバータ素子
列 INV22→トランジスタＴN4→ＯＮ抵抗ＲN6→トランジ
スタＴP2を循環する第３の信号伝達経路と、トランジス
タＴN1→出力部ＯUT１→インバータ素子列 INV12→トラ
ンジスタＴN3→ＯＮ抵抗ＲN5→出力部ＯUT２を循環する
第４の信号伝達径路が構成される。
【０３３１】このため、第３の信号伝達経路により、出
力部ＯUT１を「Ｌ」→「Ｈ」レベルに高速に遷移させる
ことができ、該信号伝達経路で立ち上がった後に、第４
の信号伝達経路により、その電位を保持し、遷移状態を
継続させることことが可能となり、出力部ＯUT２が高速
に「Ｌ」→「Ｈ」レベルに遷移する。これにより、イン
バータ素子列 INV12やINV22 により信号伝達時間に遅延
を持たせ、そのディレイ期間にトランジスタＴP1，ＴP2
をＯＮ動作させることにより、第24の実施例と同様に、
出力部ＯUT１，出力部ＯUT2 を「Ｌ」から「Ｈ」レベル
に立ち上げる時間を早くすることが可能となり、第21〜
第23の実施例に比べて、回路動作の高速化を図ることが
可能となる。また、駆動電源系ＶDD，ＧND２に接続され
たトランジスタＴP1，ＴN1間の貫通電流やトランジスタ
ＴP2，ＴN2間の貫通電流を一層低減することが可能とな
る。このことから、回路消費電力の低減化を図ることが
可能となる。
【０３３２】（27）第27の実施例の説明 図54（Ａ）は、本発明の第27の実施例に係るレベルコン
バータの構成図を示している。第27の実施例では、第21
の実施例のレベルコンバータに、図54（Ａ）に示すよう
な抵抗素子Ｒ３，Ｒ４及びコンデンサＣ１，Ｃ２が設け
られる。すなわち、抵抗素子Ｒ３（第３の抵抗素子）は
トランジスタＴN3のゲートと出力部ＯUT１との間に接続
される。抵抗素子Ｒ３はトランジスタＴN3のＯＮ動作に
もよるが、数〔ＫΩ〕程度の抵抗値を設定する。
【０３３３】抵抗素子Ｒ４（第４の抵抗素子）はトラン
ジスタＴN4のゲートと出力部ＯUT２との間に接続され
る。抵抗素子Ｒ４はトランジスタＴN4のＯＮ動作にもよ
るが、数〔ＫΩ〕程度の抵抗値を設定する。コンデンサ
Ｃ１は第１の静電容量Ｃ１の一例であり、出力部ＯUT１
と電源線ＶDDとの間に接続される。コンデンサＣ２は第
２の静電容量Ｃ２の一例であり、出力部ＯUT２と電源線
ＶDDとの間に接続される。なお、抵抗素子Ｒ３，コンデ
ンサＣ１は、積分回路を構成し、出力部ＯUT１の電位レ
ベルを遅延してトランジスタＴN3のゲートにその遅延信
号を出力する。同様に、抵抗素子Ｒ４，コンデンサＣ２
は、積分回路を構成し、出力部ＯUT２の電位レベルを遅
延してトランジスタＴN4のゲートにその遅延信号を出力
する。
【０３３４】積分回路の時定数は出力部ＯUT１，ＯUT２
に接続される負荷（インバータ回路等）に応じて調整す
る。例えば、負荷回路の閾値電圧に至る波形立ち上がり
時間に等しくなるように時定数を調整する。これによ
り、高速に次段に信号を伝達することが可能となる。な
お、その他の構成は第21の実施例と同様であるため、そ
の説明を省略する。
【０３３５】このようにして、本発明の第27の実施例に
係るレベルコンバータによれば、図54（Ａ）に示すよう
に、抵抗素子Ｒ３，Ｒ４，コンデンサＣ１，Ｃ２が具備
される。このため、出力部ＯUT１の電位レベルを抵抗素
子Ｒ３とコンデンサＣ１により遅延したゲート制御信号
ＳＧN3をトランジスタＴN3のゲートに供給することがで
きる。また、出力部ＯUT２の電位レベルを抵抗素子Ｒ４
とコンデンサＣ２により遅延したゲート制御信号ＳＧN4
をトランジスタＴN4のゲートに供給することができる。
このことから、第24，第26の実施例と同様に、入力信号
ＳINが「Ｈ」から「Ｌ」レベルに遷移する際や、「Ｌ」
から「Ｈ」レベルに遷移する際に、出力部ＯUT１が高速
に「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力
部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷移させる
ことができる。
【０３３６】これにより、第21〜第26のレベルコンバー
タと同様に、第２の駆動電源系ＶDD，ＧND２に接続され
たトランジスタＴP1，ＴN1間の貫通電流やトランジスタ
ＴP2，ＴN2間の貫通電流を無くすことが可能となる。こ
のことから、回路消費電力の低減化及び回路動作の高速
化を図ることが可能となる。 （28）第28の実施例の説明 図54（Ｂ）は、本発明の第28の実施例に係るレベルコン
バータの構成図を示している。第28の実施例では第27の
実施例のレベルコンバータに図54（Ｂ）に示すように、
トランジスタＴN5，ＴN6が設けられ、第24の実施例に係
る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。ト
ランジスタＴN5は第24の実施例に係る抵抗素子Ｒ１の接
続位置に設けられる。すなわち、トランジスタＴN5はゲ
ート・ソース接続点ｑ２と電源線ＶDDとの間に接続さ
れ、そのゲートが接地線ＧND２に接続される。トランジ
スタＴN5はトランジスタＴP2のＯＮ抵抗によるが、数
〔ＫΩ〕程度のＯＮ抵抗値を持つ。
【０３３７】トランジスタＴN6はゲート・ソース接続点
ｑ１と電源線ＶDDとの間に接続され、そのゲートが接地
線ＧND２に接続される。なお、トランジスタＴN6はトラ
ンジスタＴP1のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯ
Ｎ抵抗値を持つ。その他の構成は第24，第27の実施例と
同様であるため、その説明を省略する。このようにし
て、本発明の第28の実施例に係るレベルコンバータによ
れば、図54（Ｂ）に示すように、トランジスタＴN5，Ｔ
N6が設けられ、抵抗素子Ｒ１，Ｒ２の機能を持たせてい
る。
【０３３８】このため、入力信号ＳINが「Ｌ」→「Ｈ」
レベルに遷移する際には、出力部ＯUT１の「Ｌ」→
「Ｈ」レベルを抵抗素子Ｒ３とコンデンサＣ１により遅
延し、そのゲート制御信号ＳＧN3をトランジスタＴN3の
ゲートに供給することができ、トランジスタＴN3をＯＮ
→遅れてＯFF動作に遷移させることができる。この際
に、出力部ＯUT２の電位レベルはトランジスタＴN5のノ
ーマリＯＮ抵抗ＲN5とトランジスタＴN2のＯＮ抵抗の比
で決まる。
【０３３９】また、入力信号ＳINが「Ｌ」→「Ｈ」レベ
ルに遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」レベ
ルを抵抗素子Ｒ４とコンデンサＣ２により遅延し、その
ゲート制御信号ＳＧN4をトランジスタＴN4のゲートに供
給することができ、トランジスタＴN4をＯＮ→遅れてＯ
FF動作に遷移させることができる。この際に、出力部Ｏ
UT１の電位レベルはノーマリＯＮ抵抗ＲN6とトランジス
タＴN1のＯＮ抵抗の比で決まる。
【０３４０】これにより、第24の実施例と同様に、入力
信号ＳINが「Ｌ」から「Ｈ」レベルに遷移する際や、
「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第24の実施例と同
様に、駆動電源系ＶDD，ＧND２に接続されたトランジス
タＴP1，ＴN1間の貫通電流やトランジスタＴP2，ＴN2間
の貫通電流を無くすことが可能となる。このことから、
回路消費電力の低減化及び回路動作の高速化を図ること
が可能となる。
【０３４１】（29）第29の実施例の説明 図55（Ａ）は、本発明の第29の実施例に係るレベルコン
バータの構成図を示している。第29の実施例では、第25
の実施例のレベルコンバータに、図55（Ａ）に示すよう
な積分回路ＣR1，ＣR2が設けられる。すなわち、積分回
路ＣR1はインバータ素子 INV１と出力部ＯUT１との間に
接続され、抵抗素子Ｒ３とコンデンサＣ１から成る。そ
の機能は、出力部ＯUT１の電位レベルを遅延してインバ
ータ素子 INV１に遅延信号を出力する。なお、抵抗素子
Ｒ３はインバータ素子 INV１の入力部と出力部ＯUT１と
の間に接続され、コンデンサＣ１はその接続点と接地線
ＧND２との間に接続される。
【０３４２】同様に、積分回路ＣR2はインバータ素子 I
NV２と出力部ＯUT２との間に接続され、抵抗素子Ｒ４と
コンデンサＣ２から成る。その機能は、出力部ＯUT２の
電位レベルを遅延してインバータ素子 INV２にその遅延
信号を出力する。なお、抵抗素子Ｒ４はインバータ素子
INV２の入力部と出力部ＯUT２との間に接続され、コン
デンサＣ２はその接続点と接地線ＧND２との間に接続さ
れる。
【０３４３】また、積分回路ＣR1，ＣR2の時定数は出力
部ＯUT１，ＯUT２に接続される負荷（インバータ回路
等）に応じて調整する。例えば、負荷回路の閾値電圧に
至る波形立ち上がり時間に等しくなるように時定数を調
整する。これにより、高速に次段に信号を伝達すること
が可能となる。その他の構成は第21の実施例と同様であ
るため、その説明を省略する。
【０３４４】このようにして、本発明の第29の実施例に
係るレベルコンバータによれば、図55（Ａ）に示すよう
に、インバータ素子 INV１， INV２の前段に積分回路Ｃ
R1，ＣR2が接続される。このため、入力信号ＳINが
「Ｌ」→「Ｈ」レベルに遷移する際や、「Ｈ」→「Ｌ」
レベルに遷移する際に、出力部ＯUT１の電位レベルを積
分回路ＣR1とインバータ素子 INV１とにより遅延したゲ
ート制御信号ＳＧN4をトランジスタＴN4のゲートに供給
することができ、出力部ＯUT２の電位レベルを積分回路
ＣR2とインバータ素子 INV２とにより遅延したゲート制
御信号ＳＧN3をトランジスタＴN3のゲートに供給するこ
とができる。このことから、出力部ＯUT１を高速に
「Ｌ」から「Ｈ」レベルに遷移すること、及び、出力部
ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷移させるこ
とができる。
【０３４５】これにより、第21〜第28のレベルコンバー
タと同様に、第２の駆動電源系ＶDD，ＧND２に接続され
たトランジスタＴP1，ＴN1間の貫通電流やトランジスタ
ＴP2，ＴN2間の貫通電流を無くすことが可能となる。こ
のことから、回路消費電力の低減化及び回路動作の高速
化を図ることが可能となる。 （30）第30の実施例の説明 図55（Ｂ）は、本発明の第30の実施例に係るレベルコン
バータの構成図を示している。第30の実施例では第29の
実施例のレベルコンバータに図55（Ｂ）に示すように、
トランジスタＴN5，ＴN6が設けられ、第24の実施例に係
る抵抗素子Ｒ１，Ｒ２の機能を持たせるものである。ト
ランジスタＴN5は第14の実施例に係る抵抗素子Ｒ１の接
続位置に設けられる。すなわち、トランジスタＴN5はゲ
ート・ソース接続点ｑ２と電源線ＶDDとの間に接続さ
れ、そのゲートが接地線ＧND２に接続される。トランジ
スタＴN5はトランジスタＴP2のＯＮ抵抗によるが、数
〔ＫΩ〕程度のＯＮ抵抗値を持つ。
【０３４６】トランジスタＴN6はゲート・ソース接続点
ｑ１と電源線ＶDDとの間に接続され、そのゲートが接地
線ＧND２に接続される。なお、トランジスタＴN6はトラ
ンジスタＴP1のＯＮ抵抗によるが、数〔ＫΩ〕程度のＯ
Ｎ抵抗値を持つ。その他の構成は第29の実施例と同様で
あるため、その説明を省略する。このようにして、本発
明の第30の実施例に係るレベルコンバータによれば、図
48（Ａ）に示すように、トランジスタＴN5，ＴN6が設け
られ、抵抗素子Ｒ１，Ｒ２の機能を持たせている。
【０３４７】このため、入力信号ＳINが「Ｌ」→「Ｈ」
レベルに遷移する際には、図48（Ｂ）に示すように、出
力部ＯUT１の「Ｌ」→「Ｈ」レベルを積分回路ＣR1によ
り遅延し、そのゲート制御信号ＳＧN4をトランジスタＴ
N4のゲートに供給することができ、トランジスタＴN4を
ＯFF→遅れてＯＮ動作に遷移させることができる。この
際に、出力部ＯUT２の電位レベルはトランジスタＴN5の
ノーマリＯＮ抵抗ＲN5とトランジスタＴN2のＯＮ抵抗の
比で決まる。
【０３４８】また、入力信号ＳINが「Ｈ」→「Ｌ」レベ
ルに遷移する際に、出力部ＯUT２の「Ｌ」→「Ｈ」レベ
ルを積分回路ＣR2により遅延し、そのゲート制御信号Ｓ
ＧN3をトランジスタＴN3のゲートに供給することがで
き、トランジスタＴN3をＯＮ→遅れてＯFF動作に遷移さ
せることができる。この際に、出力部ＯUT１の電位レベ
ルはノーマリＯＮ抵抗ＲN6とトランジスタＴN1のＯＮ抵
抗の比で決まる。
【０３４９】これにより、第14の実施例と同様に、入力
信号ＳINが「Ｌ」から「Ｈ」レベルに遷移する際や、
「Ｈ」から「Ｌ」レベルに遷移する際に、出力部ＯUT１
が高速に「Ｌ」から「Ｈ」レベルに遷移すること、及
び、出力部ＯUT２を高速に「Ｌ」から「Ｈ」レベルに遷
移させることができる。これにより、第24，第29の実施
例と同様に、駆動電源系ＶDD，ＧND２に接続されたトラ
ンジスタＴP1，ＴN1間の貫通電流やトランジスタＴP2，
ＴN2間の貫通電流を無くすことが可能となる。このこと
から、回路消費電力の低減化及び回路動作の高速化を図
ることが可能となる。
【０３５０】以上説明をした第１〜第30の実施例に係る
レベルコンバータでは従来例に比べ、トランジスタＴP
1，ＴP2を他のトランジスタサイズと同等にしても、
「Ｈ」→「Ｌ」レベルになる立ち上がり時間を高速にす
ることが可能となる。 （31）第31の実施例の説明 図56は、本発明の第31の実施例に係るレベルコンバータ
の構成図であり、図57はその動作波形図をそれぞれ示し
ている。
【０３５１】第31の実施例では第１〜第30の実施例のレ
ベルコンバータと異なり、図56に示すように、インバー
タ素子23Ａ，ワンショットタイマ回路２４，波形整形回
路23Ｂ及び出力ラッチ回路２５から成る。すなわち、イ
ンバータ素子23Ａは第１の駆動電源系となる電源線ＶDD
１（駆動電圧ＶD2＝３〔Ｖ〕程度），接地線ＧND（０
〔Ｖ〕）との間に接続され、入力信号Ｓinを反転出力す
るものである。
【０３５２】ワンショットタイマ回路２４はパルス発生
回路１４の一例であり、第１の駆動電源系ＶDD１，ＧND
に接続される。ワンショットタイマ回路２４はインバー
タ素子 INV10〜INV13 ， INV21〜INV23 及び二入力ＮＡ
ＮＤ回路ＮA1，ＮA2から成る。４つのインバータ素子 I
NV10〜INV13 は従属接続されてインバータ素子23Ａの出
力部と二入力ＮＡＮＤ回路ＮA1の第２の入力部in２に接
続され、インバータ素子 INV10の出力部が二入力ＮＡＮ
Ｄ回路ＮA1の第１の入力部in１に接続される。
【０３５３】また、インバータ素子 INV21〜INV23 は従
属接続されてインバータ素子23Ａの出力部と二入力ＮＡ
ＮＤ回路ＮA1の第２の入力部in２に接続され、インバー
タ素子23Ａの出力部が二入力ＮＡＮＤ回路ＮA2の第１の
入力部in１に接続される。ワンショットタイマ回路２４
の機能は入力信号Ｓinに基づき、ワンショットパルス信
号を発生し、それを波形整形回路23Ｂに出力する波形整
形回路23Ｂはインバータ素子 INV14，INV24 から成り、
第１の駆動電源系ＶDD１，ＧNDに接続される。インバー
タ素子 INV14は二入力ＮＡＮＤ回路ＮA1から出力された
ＮＡＮＤ論理信号（以下ワンショットパルス信号とい
う）を出力ラッチ回路２５に反転出力する。同様に、イ
ンバータ素子 INV24は二入力ＮＡＮＤ回路ＮA2から出力
されたワンショットパルス信号を出力ラッチ回路２５に
反転出力する。
【０３５４】出力ラッチ回路２５は信号出力回路１５の
一例であり、第２の駆動電源系となる電源線ＶDD２（駆
動電圧ＶD2＝５〔Ｖ〕程度），接地線ＧND（０〔Ｖ〕）
との間に接続される。出力ラッチ回路２５は二入力ＮＯ
Ｒ回路ＮR1，ＮR2から成る。二入力ＮＯＲ回路ＮR1の第
１の入力部in１がインバータ素子 INV14に接続され、そ
の第２の入力部in２が二入力ＮＯＲ回路ＮR1の出力部に
接続される。また、二入力ＮＯＲ回路ＮR2の第１の入力
部in１がインバータ素子 INV24に接続され、その第２の
入力部in２が二入力ＮＯＲ回路ＮR2の出力部に接続され
る。これにより、出力ラッチ回路２５からレベル変換さ
れた出力信号がラッチ出力される。
【０３５５】このようにして、本発明の第31の実施例に
係るレベルコンバータによれば、図56に示すように、イ
ンバータ素子23Ａ，ワンショットタイマ回路２４，波形
整形回路23Ｂ及び出力ラッチ回路２５が具備され、該タ
イマ回路２４が第１の駆動電源系に接続され、出力ラッ
チ回路２５が第２の駆動電源系に接続される。例えば、
図57に示すように、第１の駆動電源系で処理された入力
信号Ｓinが「Ｈ」レベルから「Ｌ」レベルに遷移する場
合、その信号立ち下がりに遅れて出力信号Ｓ１がインバ
ータ素子 INV10から二入力ＮＯＲ回路ＮR1に出力され
る。また、二入力ＮＡＮＤ回路ＮA1の出力信号Ｓ２は
「Ｈ」レベルを維持し、従属接続されたインバータ素子
INV11〜INV13 のディレイ時間によって変化をする。こ
の変化によって、インバータ INV14から出力信号Ｓ３が
立ち下がり、その信号Ｓ３が出力ラッチ回路２５に出力
される。
【０３５６】一方、二入力ＮＡＮＤ回路ＮA2の出力信号
Ｓ４は入力信号Ｓinの立ち下がりに基づいて「Ｈ」→
「Ｌ」→「Ｈ」レベルに変化をし、それがワンショット
パルス信号となって、インバータ INV24により反転出力
され、その出力信号Ｓ５が出力ラッチ回路２５に出力さ
れる。このため、二入力ＮＯＲ回路ＮR2では出力信号Ｓ
５と出力部から帰還する信号Ｓout とのＮＯＲ論理が採
られ、その出力信号Ｓ６が「Ｈ」レベルから「Ｌ」レベ
ルに立ち下がる。このことで、二入力ＮＯＲ回路ＮR2で
は出力信号Ｓ３と出力信号Ｓ６とのＮＯＲ論理が採ら
れ、その結果を第２の駆動電源系で信号処理可能な出力
信号Ｓout として出力ラッチ回路２５から出力すること
ができる。
【０３５７】これにより、第１の駆動電源系と第２の駆
動電源系との電圧切り換えをワンショットパルス信号に
基づいて瞬間的に行うことができ、電流消費を伴うカレ
ントミラー回路を主要部とするレベルコンバータに比較
して、回路消費電力の低減化を図ることが可能となる。 （32）第32の実施例の説明 図58は、本発明の第32の実施例に係る半導体集積回路の
構成図であり、図59は、そのＤ／Ａコンバータ回路の内
部構成図をそれぞれ示している。
【０３５８】例えば、情報処理装置とアナログ処理機器
との間で信号変換処理をする半導体集積回路は、図58に
おいて、同一半導体チップ100 内に、３〔Ｖ〕駆動回路
系２６，レベルコンバータ27Ａ，27Ｂ及び５〔Ｖ〕駆動
回路系２８が具備される。すなわち、３〔Ｖ〕駆動回路
系２６は第１の回路系１６の一実施例であり、第１の電
圧レベル，例えば、電源線ＶDD１＝３〔Ｖ〕，接地線Ｇ
ND（０〔Ｖ〕）に基づいて駆動をする信号処理回路であ
る。また、３〔Ｖ〕駆動回路系２６の例としては、アド
レスデコーダ26Ａ，デジタル処理部26Ｂ及びＩ／Ｏポー
ト部26Ｃから成り、中央演算処理装置（以下ＣＰＵとい
う）から出力されるデータＳOUT に基づいてデジタル／
アナログ変換をしたり、５〔Ｖ〕駆動回路系２８に制御
信号を出力する。さらに、５〔Ｖ〕駆動回路系２８で処
理されたアナログ／デジタル変換信号は出力データＳOU
T としてＣＰＵに出力される。
【０３５９】レベルコンバータ27Ａ，27Ｂはレベル変換
回路１７の一実施例であり、３〔Ｖ〕駆動回路系２６の
出力信号を５〔Ｖ〕駆動回路系２８で処理可能な信号に
レベル変換をするものである。例えば、レベルコンバー
タ27Ａは回路系２６でデジタル／アナログ処理された入
力データＳINを回路系２８で処理可能な信号に変換をす
る。また、レベルコンバータ27Ｂは回路系２６のＩ／Ｏ
ポート回路26Ｃから出力される制御信号を回路系２８で
処理可能な制御信号に変換をする。なお、レベルコンバ
ータ27Ａ，27Ｂが本発明の第１〜第30の実施例のレベル
コンバータから成ることを特徴とする。
【０３６０】５〔Ｖ〕駆動回路系２８は第２の回路系１
８の一実施例であり、レベル変換された各種信号を第２
の電圧レベル，例えば、電源線ＶDD２＝５〔Ｖ〕，接地
線ＧND（０〔Ｖ〕）に基づいて駆動をする信号処理回路
である。また、５〔Ｖ〕駆動回路系２８の例としては、
Ｉ／Ｏセル部28Ａ，アナログスイッチ部28Ｂ及びアナロ
グ処理部28Ｃから成り、各種アナログ処理機器から出力
されるアナログ入力信号ＡSin をサンプリング処理した
り、その結果を回路系２６に出力する。
【０３６１】なお、図59は本発明の第32の実施例に係る
半導体集積回路の一部を構成するＤ／Ａコンバータの内
部構成例であり、入力データＳINが８ビット（Ｄ１〜Ｄ
８）の場合を示している。図59において、Ｄ／Ａコンバ
ータ回路は、デジタル信号３〔Ｖ〕系に接続される９つ
のレジスタＲE1〜ＲE9と、レベルコンバータ27Ａや27Ｂ
を構成する10個のレベル変換部Ｌ１〜Ｌ10と、アナログ
信号５〔Ｖ〕系を処理するＤ／Ａアナログセル28Ｄと、
その他、出力バッファ部28Ｅ，インバータ素子 INV及び
ＮＯＲ回路ＮＲとを具備する。
【０３６２】当該Ｄ／Ａコンバータ回路の機能は、デジ
タル信号３〔Ｖ〕系で信号処理されたデジタル入力デー
タＤ１〜Ｄ８がレジスタＲE1〜ＲE9に保持され、それが
レベル変換部Ｌ１〜Ｌ８により、アナログ信号５〔Ｖ〕
系で処理可能な信号にレベル変換され、該信号がＤ／Ａ
アナログセル28Ｄによりデジタル／アナログ変換され
る。この際に、デジタル信号３〔Ｖ〕系から出力される
デジタル制御データＤ01がレジスタＲE9に保持され、イ
ンバータ素子 INVやＮＯＲ回路ＮＲを介して、２個のレ
ベル変換部Ｌ９，Ｌ10に出力され、該レベル変換部Ｌ
９，Ｌ10ではアナログ信号５〔Ｖ〕系で処理可能な制御
信号にレベル変換され、該信号がＤ／Ａアナログセル28
ＤとＩ／Ｏセル部28Ａに出力される。これにより、出力
バッファ28Ｅからアナログ出力信号ＡSoutが出力され
る。
【０３６３】このようにして、本発明の第32の実施例に
係る半導体集積回路によれば、図58に示すように、同一
半導体チップ100 内に、３〔Ｖ〕駆動回路系２６，レベ
ルコンバータ27Ａ，27Ｂ及び５〔Ｖ〕駆動回路系２８が
具備され、本発明の第１〜第30の実施例に係るレベルコ
ンバータが適用される。このため、情報処理装置とアナ
ログ処理機器との間で信号変換処理をする半導体集積回
路の低消費電力化及び信号動作の高速化を図ることがで
きる。また、同一半導体チップ100 内に、各信号処理回
路が混在されることから、従来例のように個々のＩＣを
プリント基板に個別に実装する必要が無くなる。また、
２〜３〔Ｖ〕の低電圧駆動集積回路と既存の５〔Ｖ〕駆
動系集積回路を用いてハイブリッド（複合）集積回路を
容易に構成することが可能となる。
【０３６４】これにより、電子機器のＩＣ実装面積を小
さく抑えることが可能となり、また、電池駆動電源に依
存する携帯用電子機器のコンパクト化及び使用継続時間
の改善を図ることが可能となる。 （33）第33の実施例の説明 図60は、本発明の第33の実施例に係る半導体集積回路の
構成図であり、図61は、その双方向性レベルコンバータ
の構成図であり、図62はそのタイミング発生回路の構成
図をそれぞれ示している。
【０３６５】例えば、３〔Ｖ〕駆動回路系の入出力イン
ターフェス部に適用した半導体集積回路は図60におい
て、同一の半導体チップ内に、双方向性レベルコンバー
タ３０，内部回路２９及びタイミング発生回路３２が設
けられて成る。すなわち、内部回路２９は第１の回路系
１９の一実施例であり、第１の駆動電源系となる電源線
ＶDD１（駆動電圧ＶD2＝３〔Ｖ〕程度），接地線ＧND
（０〔Ｖ〕）との間に接続される回路である。例えば、
内部回路２９はＩ／Ｏポート部29Ａ，ＲＯＭ（読出し専
用メモリ）29Ｂ，ＣＰＵ29Ｃ及びＲＡＭ（随時書込み／
読出し可能なメモリ）29Ｄ等から成る。
【０３６６】双方向性レベルコンバータ３０は双方向性
のレベル変換回路２０の一実施例であり、出力レベルコ
ンバータ30Ａ及び入力レベルコンバータ30Ｂから成る。
出力レベルコンバータ30Ａはレベルコンバータ301 及び
出力バッファ302 から成り、制御信号ＣTLに基づいて３
〔Ｖ〕駆動系の内部回路２９の出力信号を５〔Ｖ〕駆動
回路系で処理可能な信号にレベル変換をする。なお、双
方向性レベルコンバータ３０は入出力端子３３毎に設け
られる。
【０３６７】例えば、レベルコンバータ301 には本発明
の第１〜第30の実施例に係るレベルコンバータを適用
し、出力バッファ302 は図61に示すように、ｐ型電界効
果トランジスタＴP11 , ＴP12 及びｎ型電界効果トラン
ジスタＴN11 , ＴN12 から構成する。なお、トランジス
タＴP12 ，ＴP11 , ＴN11 , ＴN12 が直列に接続され
て、電源線ＶDD２と接地線ＧNDとの間に接続され、トラ
ンジスタＴP11 , ＴN11 の共通ゲートがレベルコンバー
タ301 に接続され、その共通ドレインが入出力端子３３
に接続される。また、トランジスタＴP12 のゲートに反
転制御信号ＣTL（上線を省略する）が供給され、トラン
ジスタＴN12 のゲートに制御信号ＣTLが供給される。
【０３６８】入力レベルコンバータ30Ｂはレベルコンバ
ータ303 及び入力バッファ304 から成り、制御信号ＣTL
に基づいて５〔Ｖ〕駆動回路系で処理された信号を３
〔Ｖ〕駆動系の内部回路２９で処理可能な出力にレベル
変換する。例えば、レベルコンバータ303 には本発明の
第１〜第30の実施例に係るレベルコンバータを適用し、
出力バッファ304 は図61に示すように、ｐ型電界効果ト
ランジスタＴP13 , ＴP14 及びｎ型電界効果トランジス
タＴN13 , ＴN14 から構成する。なお、トランジスタＴ
P14 ，ＴP13 , ＴN13 , ＴN14 が直列に接続されて、電
源線ＶDD１と接地線ＧNDとの間に接続され、トランジス
タＴP13 , ＴN13 の共通ゲートがレベルコンバータ303
に接続され、その共通ドレインがＩ／Ｏポート部29Ａと
レベルコンバータ301 との接続点Ｐに接続される。ま
た、トランジスタＴP14 のゲートに制御信号ＣTLが供給
され、トランジスタＴN14 のゲートに反転制御信号ＣTL
（上線を省略する）が供給される。
【０３６９】タイミング発生回路32は信号制御手段２２
の一実施例であり、電源線ＶDD１，ＶDD２のの投入順序
に基づいて制御信号ＣTLを発生する回路である。例え
ば、タイミング発生回路32は、図62（Ａ）に示すよう
に、インバータ素子 INV１〜 INV３，ｐ型電界効果トラ
ンジスタＴP21 〜ＴP24 及びｎ型電界効果トランジスタ
ＴN21 , ＴN24 から構成する。
【０３７０】なお、インバータ素子 INV１が電源線ＶDD
１，接地線ＧNDとの間に接続され、その入力部が電源線
ＶDD１に接続される。トランジスタＴP22 ，ＴP21 , Ｔ
N21は直列に接続されて、電源線ＶDD２と接地線ＧNDと
の間に接続される。トランジスタＴP21 , ＴN21 の共通
ゲートはインバータ素子 INV１に接続され、その共通ド
レインがトランジスタＴN22 のドレインと、トランジス
タＴP24 ，ＴN24 のゲートに接続されて出力部ＯUT１に
接続される。
【０３７１】また、インバータ素子 INV２が電源線ＶDD
２，接地線ＧNDとの間に接続され、その入力部が電源線
ＶDD２に接続される。トランジスタＴP24 ，ＴP23 , Ｔ
N23は直列に接続されて、電源線ＶDD１と接地線ＧNDと
の間に接続される。トランジスタＴP23 , ＴN23 の共通
ゲートはインバータ素子 INV２に接続され、その共通ド
レインがトランジスタＴN22 のドレインと、トランジス
タＴP22 ，ＴN22 のゲートに接続される。インバータ素
子 INV２は出力部ＯUT１と出力部ＯUT２との間に接続さ
れる。
【０３７２】これにより、タイミング発生回路32の出力
部ＯUT１から出力バッファ302 のトランジスタＴN12 の
ゲート及び入力バッファ304 のトランジスタＴP14 のゲ
ートに非反転制御信号ＣTLが供給され、その出力部ＯUT
２から出力バッファ302 のトランジスタＴP12 のゲート
及び入力バッファ304 のトランジスタＴN14 ゲートに反
転制御信号ＣTL（上線を省略する）が供給される。
【０３７３】このようにして、本発明の第33の実施例に
係る半導体集積回路によれば、図63に示すように、同一
の半導体チップ内に、双方向性レベルコンバータ３０，
内部回路２９及びタイミング発生回路３２が具備され、
該双方向性レベルコンバータ３０が入出力端子毎に設け
られ、そのレベルコンバータ301 ，303 に本発明の第１
〜第30の実施例に係るレベルコンバータが適用される。
【０３７４】このため、電源線ＶDD１，ＶDD２の投入順
序に基づいてタイミング発生回路３２により制御信号Ｃ
TLを発生し、その信号ＣTLを各双方向性レベルコンバー
タ３０に出力することにより、その動作方向を決定する
ことができる。例えば、図62（Ｂ）において、電源線Ｖ
DD１の投入が先で電源線ＶDD２の投入が後の場合には、
出力レベルコンバータ30ＡのトランジスタＴN12 のゲー
トに非反転制御信号ＣTL＝「Ｈ」レベルが供給され、そ
のトランジスタＴP12 のゲートに反転制御信号ＣTL＝
「Ｌ」レベルが供給される。また、入力レベルコンバー
タ30ＢのトランジスタＴP14 のゲートに非反転制御信号
ＣTL＝「Ｌ」レベルが供給され、トランジスタＴN14 の
ゲートに反転制御信号ＣTL＝「Ｈ」レベルが供給され
る。
【０３７５】これにより、出力レベルコンバータ30Ａが
動作状態にされ、入力レベルコンバータ30Ｂが非動作状
態にされ、図63（Ａ）に示すように、３〔Ｖ〕駆動系の
ＩＣから５〔Ｖ〕駆動系のＩＣへの出力方向を自動決定
することが可能となる。逆に、電源線ＶDD２の投入が先
で電源線ＶDD１の投入が後の場合には、出力レベルコン
バータ30ＡのトランジスタＴN12 のゲートに非反転制御
信号ＣTL＝「Ｌ」レベルが供給され、そのトランジスタ
ＴP12 のゲートに反転制御信号ＣTL＝「Ｈ」レベルが供
給される。また、入力レベルコンバータ30Ｂのトランジ
スタＴP14 のゲートに非反転制御信号ＣTL＝「Ｈ」レベ
ルが供給され、トランジスタＴN14 のゲートに反転制御
信号ＣTL＝「Ｌ」レベルが供給される。
【０３７６】これにより、出力レベルコンバータ30Ａが
非動作状態にされ、入力レベルコンバータ30Ｂが動作状
態にされ、５〔Ｖ〕駆動回路系200 のＩＣから３〔Ｖ〕
駆動回路系201 のＩＣへの入力方向を自動決定すること
が可能となる。このことから、信号入出力方向を制御信
号として外部供給に依存することなく、電源投入順序で
決定することができ、無駄な入出力端子が削減される。
また、ワンチップマイクロコンピュータ等の入出力端子
数を極力削減することが可能となる。
【０３７７】なお、図63（Ｂ）に示すように、双方向性
レベルコンバータ３０，タイミング発生回路３２及び第
２の回路系１９の一例となる５〔Ｖ〕駆動回路系201 を
同一の半導体チップ内に設け、それを集積化しても良
い。これにより、自分自身の駆動電源電圧と、外部接続
されている他のＩＣの駆動電源電圧との高低を特に判別
すること無く自由に使用することが可能となる。
【０３７８】例えば、双方向性レベルコンバータ３０を
３，４〔Ｖ〕駆動系又は５〔Ｖ〕駆動系のどちらかのＩ
Ｃに取込み込むことにより、それに接続されるＩＣが
３，４〔Ｖ〕駆動系又は５〔Ｖ〕駆動系のＩＣでも、共
通に使用することが可能となる。つまり、当該ＩＣ自身
が５〔Ｖ〕駆動系であって、外部に接続されたＩＣが４
〔Ｖ〕駆動系の場合，及び、当該ＩＣ自身が３〔Ｖ〕駆
動系であって、外部に接続されたＩＣが５〔Ｖ〕駆動系
の場合においても、同一ＩＣを共用することが可能とな
る。
【０３７９】また、本発明の第33の実施例に係る半導体
集積回路によれば、双方向性レベルコンバータ３０，タ
イミング発生回路３２が３〔Ｖ〕駆動回路系200 や５
〔Ｖ〕駆動回路系201 と同一の半導体チップ内に設けら
れることから、従来例に比べＩＣの実装効率を改善する
ことが可能となる。 （34）第34の実施例の説明 図64は、本発明の第34の実施例に係る半導体集積回路の
電源配線図であり、図65は、そのレベルコンバータの構
成図である。また、図66はそのレベルコンバータの電源
配線図であり、図67は本発明の第34の実施例に係る半導
体集積回路の構成図をそれぞれ示している。
【０３８０】例えば、本発明の第33の実施例に係る半導
体集積回路をＣＭＯＳ集積化し、その電源配線をする場
合、図64において、まず、半導体チップ３４にＩ／Ｏセ
ル部３５，セルアレイ部３６を配置する。ここで、セル
アレイ部３６には、本発明の第１〜第30の実施例に係る
レベルコンバータを含む第32の実施例の３〔Ｖ〕駆動回
路系200 又は５〔Ｖ〕駆動回路系201 が配置される。
【０３８１】また、Ｉ／Ｏセル部３５やセルアレイ部３
６に供給する電源線を格子状に配線する。例えば、５
〔Ｖ〕電源配線ＬDD２や３〔Ｖ〕電源配線ＬDD１は周辺
のＩ／Ｏセル部３５とセルアレイ部３６との間におい
て、リング状に配置され、そのリング状配線からセルア
レイ部３６に対して格子状に配置する。なお、図65にセ
ルアレイ部内に配置するレベルコンバータセルの構成図
を示している。図65において、例えば、ｍ×ｎ個のレベ
ルコンバータセルはセルアレイ部３６のＸ方向にｍ〔ｍ
＝１〜ｍ〕個のレベルコンバータセルＬ11〜Ｌm1が配置
され、それがＹ方向にｎ個〔ｎ＝１〜ｎ〕並設される。
また、ｍ×ｎ個のレベルコンバータセルに対して、５
〔Ｖ〕電源配線ＬDD２や３〔Ｖ〕電源配線ＬDD１がリン
グ状配線から格子状に配線される。
【０３８２】具体的には、図66に示すように、半導体チ
ップ内に配置されたＩ／Ｏセル部３５に、５〔Ｖ〕電源
配線ＬDD２や３〔Ｖ〕電源配線ＬDD１を配線し、セルア
レイ部３６の３〔Ｖ〕駆動セル36Ａに電源配線ＬDD１を
接続し、その５〔Ｖ〕駆動セル36Ｂに電源配線ＬDD２を
接続する。これにより、レベルコンバータの配置に自由
度を持たせることが可能となる。
【０３８３】このようにして、本発明の第34の実施例に
係る半導体集積回路によれば、図64〜図66に示すよう
に、５〔Ｖ〕電源配線ＬDD２や３〔Ｖ〕電源配線ＬDD１
が半導体チップ３４内で格子状に配線される。このた
め、従来例のようにセル列によって低電圧源と高電圧源
とを分離することなく、例えば、図67に示すように、半
導体チップ３７上の電源配線ＬDD２，ＬDD１を縦・横方
向から各々のセル列にリング状（格子状）に、必要に応
じて配線するこにより、縦・横方向から各セルに自由に
高・低電圧を供給することができる。
【０３８４】このことから、図67に示すように、同一セ
ル内にＩ／Ｏポート部３８，ＲＡＭ，ＲＯＭ，乗算セル
部３９及びその他のマクロセル部４1 が配置され、３
〔Ｖ〕駆動回路系２６，レベルコンバータ27Ａ，27Ｂ及
び５〔Ｖ〕駆動回路系２８を含むワンチップマイクロプ
ロセッサ等の無駄な電力消費の削減化を図ることが可能
となる。また、レベルコンバータの配置が自由となるこ
とから、従来例に比べて入出力信号の迂回配線を低減す
ることができ、回路動作の高速化が図られる。
【０３８５】
【発明の効果】以上説明したように、本発明の第１のレ
ベルコンバータによれば、入力トランジスタ回路及び第
１〜第４のトランジスタが具備され、該入力トランジス
タ回路が第１のラッチ回路から成る。このため、入力レ
ベル遷移時に第１のラッチ回路から第２，第４のトラン
ジスタに相補性の制御信号を供給することにより、第
１，第２のトランジスタのＯＮ動作状態をずらすこと、
及び、第３，第４のトランジスタＴ２のＯＮ動作状態を
ずらすことができる。
【０３８６】本発明の第２のレベルコンバータによれ
ば、第１のレベルコンバータに、第１，第２の抵抗素子
及び第５，第６のトランジスタが具備され、第２，第５
のトランジスタのゲート接続点及び第４，第６のトラン
ジスタのゲート接続点に相補性の制御信号がそれぞれ供
給される。このため、第３，第４のトランジスタのＯＮ
抵抗や第１，第２の抵抗素子の合成抵抗に対する第５，
第６のトランジスタのＯＮ抵抗の比によりスイッチング
速度が改善でき、入力レベル遷移時に、一方の出力部の
電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げるこ
と、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベ
ルに急峻に立ち下げることができる。
【０３８７】本発明の第３のレベルコンバータによれ
ば、第１のレベルコンバータに、第５〜第８のトランジ
スタが具備され、第２，第５，第７のトランジスタのゲ
ート接続点及び第４，第６，第８のトランジスタのゲー
ト接続点に相補性の制御信号がそれぞれ供給される。こ
のため、第１のラッチ回路から上記のゲート接続点に相
補性の制御信号を供給することにより、第２のレベルコ
ンバータと同様に、入力レベル遷移時に、一方の出力部
の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち上げるこ
と、及び、他方の出力部の電位を「Ｈ」から「Ｌ」レベ
ルに急峻に立ち下げることができる。
【０３８８】本発明の第４のレベルコンバータによれ
ば、入力トランジスタ回路が第２のラッチ回路により構
成される。このため、第２のラッチ回路から第５，第６
のトランジスタに相補性の制御信号が供給され、第２，
第４のトランジスタに相補性の遅延制御信号が供給され
る。このことから、第２，第３のレベルコンバータと同
様に、入力レベル遷移時に、一方の出力部の電位を
「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及
び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急
峻に立ち下げることができる。
【０３８９】本発明の第５のレベルコンバータによれ
ば、第２のレベルコンバータに、第９，第10のトランジ
スタが接続される。このため、第２のラッチ回路から第
２，第５のトランジスタ及び第４，第６のトランジスタ
に相補性の制御信号が供給され、第９，第10のトランジ
スタに相補性の遅延制御信号が供給される。このことか
ら、第２〜第４のレベルコンバータと同様に、入力レベ
ル遷移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レ
ベルに急峻に立ち上げること、及び、他方の出力部の電
位を「Ｈ」から「Ｌ」レベルに急峻に立ち下げることが
できる。
【０３９０】本発明の第６のレベルコンバータによれ
ば、入力トランジスタ回路，第１〜第６のトランジスタ
及び第１，第２の抵抗素子を具備し、入力トランジスタ
回路が第１のラッチ回路から成る。このため、第５，第
６のトランジスタのＯＮ抵抗や第１，第２の抵抗素子の
合成抵抗に対する第２，第４のトランジスタのＯＮ抵抗
の比によりスイッチング速度が改善でき、入力レベル遷
移時に、一方の出力部の電位を「Ｌ」から「Ｈ」レベル
に急峻に立ち上げること、及び、他方の出力部の電位を
「Ｈ」から「Ｌ」レベルに急峻に立ち下げることができ
る。
【０３９１】本発明の第７のレベルコンバータによれ
ば、入力トランジスタ回路及び第１〜第８のトランジス
タ〜Ｔ８が具備され、第７，第８のトランジスタが第
１，第２の抵抗素子の接続位置に置き換えられる。この
ため、第７，第８のトランジスタのノーマリＯＮ抵抗に
より第６のレベルコンバータと同様にスイッチング速度
が改善でき、入力レベル遷移時に、一方の出力部の電位
を「Ｌ」から「Ｈ」レベルに急峻に立ち上げること、及
び、他方の出力部の電位を「Ｈ」から「Ｌ」レベルに急
峻に立ち下げることができる。
【０３９２】本発明の第８のレベルコンバータによれ
ば、奇数個の第１，第２のインバータ素子が設けられ、
第１のインバータ素子が第５のトランジスタと出力部と
の間に接続され、第２のインバータ素子が第６のトラン
ジスタと出力部との間に接続される。このため、出力部
の電位レベルを遅延した信号を第５のトランジスタや第
６のトランジスタに帰還することができ、第６，第７の
レベルコンバータと同様に、入力レベル遷移時に、一方
の出力部の電位を「Ｌ」から「Ｈ」レベルに急峻に立ち
上げること、及び、他方の出力部の電位を「Ｈ」から
「Ｌ」レベルに急峻に立ち下げることができる。
【０３９３】本発明の第９のレベルコンバータによれ
ば、偶数個の第１，第２のインバータ素子が設けられ、
第１のインバータ素子列が第５のトランジスタと出力部
との間に接続され、第２のインバータ素子列が第６のト
ランジスタと出力部との間に接続される。このため、入
力レベル遷移時に、第１，第２のインバータ素子列によ
り第５，第６のトランジスタを制御することができる。
このとき、第４のトランジスタ→出力部→第１のトラン
ジスタ→出力部→第１のインバータ素子列→第５のトラ
ンジスタ→抵抗素子→第１のトランジスタを循環する第
１の信号伝達経路と、第４のトランジスタ→出力部→第
２のインバータ素子列→第６のトランジスタ→抵抗素子
→出力部を循環する第２の信号伝達径路が構成される。
【０３９４】このため、第１の信号伝達経路により、一
方の出力部を高速に遷移させることができ、該第１の信
号伝達経路で立ち上がった後に、第２の信号伝達経路に
より、その電位を保持し、又は継続して状態遷移させる
ことが可能となり、他方の出力部を高速に遷移させるこ
とが可能となる。本発明の第10のレベルコンバータによ
れば、第３，第４の抵抗素子，第１，第２の静電容量が
接続される。
【０３９５】このため、出力部の電位レベルを第３の抵
抗素子と第１の静電容量又は第４の抵抗素子と第１の静
電容量とにより遅延したゲート制御信号を第５のトラン
ジスタや第６のトランジスタに供給することができ、第
６〜第９のレベルコンバータと同様に、入力遷移時に、
一方の出力部を高速に「Ｌ」から「Ｈ」レベルに遷移す
ること、及び、他方の出力部を高速に「Ｌ」から「Ｈ」
レベルに遷移させることができる。
【０３９６】本発明の第11のレベルコンバータによれ
ば、第１，第２のインバータ素子又は第１，第２のイン
バータ素子列の前段に積分回路が接続される。このた
め、出力部の電位レベルを積分回路と第１又は第２のイ
ンバータ素子列とにより遅延したゲート制御信号を第
５，第６のトランジスタに供給することができ、第６〜
第10のレベルコンバータと同様に、入力遷移時に、一方
の出力部を高速に「Ｌ」から「Ｈ」レベルに遷移するこ
と、及び、他方の出力部を高速に「Ｌ」から「Ｈ」レベ
ルに遷移させることができる。
【０３９７】これにより、本発明の第１〜第11のレベル
コンバータにおいて、第２の電源線の電位レベルを基準
にして、第１，第３の電源線が高電位電源に接続する場
合や、第２の電源線の電位レベルを基準にして、第１，
第３の電源線を低電位電源に接続するトランジスタ回路
を構成した場合に、従来例のような相補型トランジスタ
間の貫通電流を極力低減することが可能となる。
【０３９８】また、第１〜第11のレベルコンバータにお
いて、従来例のように第１，第３のトランジスタのＯＮ
抵抗を大きくする必要が無くなり、それらのｐ型電界効
果トランジスタサイズを他のｎ型電界効果トランジスタ
のサイズと同等に設計することができ、レベルコンバー
タを含めた各種信号処理回路のゲートアレイ（ＣＭＯＳ
集積回路）化に寄与するところが大きい。
【０３９９】さらに、本発明の第12のレベルコンバータ
によれば、パルス発生回路及び信号出力回路が具備さ
れ、該パルス発生回路が第１の駆動電源系と入力部とに
接続され、信号出力回路が第２の駆動電源系に接続され
る。このため、第１の駆動電源系と第２の駆動電源系と
の電圧切り換えをワンショットパルス信号に基づいて瞬
間的に行うことができ、電流消費を伴うカレントミラー
回路を主要部とするレベルコンバータに比較して、回路
消費電力の低減化を図ることが可能となる。
【０４００】また、本発明の第１〜第３の半導体集積回
路によれば、第１の回路系，レベル変換回路及び第２の
回路系が具備され、該レベル変換回路が本発明の第１〜
第12のレベルコンバータから成る。このため、低電圧駆
動系の集積回路と高電圧駆動系の集積回路を用いて複合
集積回路を構成する場合に、本発明の第１〜第12のレベ
ルコンバータを適用することにより、低消費電力化及び
信号動作の高速化が図られる。また、従来例のように第
１の回路系，レベル変換回路及び第２の回路系を個々に
集積化したＩＣをプリント基板に個別に実装する必要が
無くなる。
【０４０１】これにより、電子機器のＩＣ実装面積を小
さく抑えることが可能となる。また、電池駆動電源に依
存する携帯用電子機器のコンパクト化を図ることが可能
となる。さらに、本発明の第４の半導体集積回路によれ
ば、第１の回路系又は第２の回路系に双方向性のレベル
変換回路及び信号制御手段が具備され、それらが同一の
半導体チップ内に設けられる。
【０４０２】このため、第１，第３の電源線の投入順序
に基づいて信号制御手段により、レベルコンバータの動
作方向を決定する制御信号が発生され、その信号を各双
方向性のレベル変換回路に出力することができる。これ
により、出力レベル変換部や入力レベル変換部を非動
作，動作状態に制御することができ、当該半導体集積回
路の入出力方向を自動決定することが可能となる。
【０４０３】このことから、ワンチップマイクロコンピ
ュータ等の入出力部の端子数を極力削減することが可能
となる。また、本発明の第５の半導体集積回路によれ
ば、第１〜４の半導体集積回路において、第１〜第３の
電源線が半導体チップ内で格子状に配線される。このた
め、従来例のようにセル列によって低電圧と高電圧とを
分離することなく、必要に応じて縦・横方向から各セル
に電源を供給することができる。このことから、同一セ
ル内に低・高電圧を混在させること及び無駄な電力消費
の削減化を図ることが可能となる。また、レベル変換回
路の配置に自由度を持たせることが可能となる。
【０４０４】これにより、駆動電源が異なる回路系間で
信号レベルを高速変換する半導体集積回路装置の提供、
及び、その応用回路装置の提供に寄与するところが大き
い。
【図面の簡単な説明】
【図１】本発明に係るレベルコンバータの原理図（その
１）である。
【図２】本発明に係るレベルコンバータの原理図（その
２）である。
【図３】本発明に係るレベルコンバータの原理図（その
３）である。
【図４】本発明に係るレベルコンバータの原理図（その
４）である。
【図５】本発明に係るレベルコンバータの原理図（その
５）である。
【図６】本発明に係るレベルコンバータの原理図（その
６）である。
【図７】本発明に係るレベルコンバータの原理図（その
７）である。
【図８】本発明に係るレベルコンバータの原理図（その
８）である。
【図９】本発明に係る半導体集積回路の原理図である。
【図10】本発明の第１の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図11】本発明の第１の実施例に係る動作（定常時）を
説明する等価回路図である。
【図12】本発明の第１の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図13】本発明の第２の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図14】本発明の第２の実施例に係る動作（定常時）を
説明する等価回路図である。
【図15】本発明の第２の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図16】本発明の第２の実施例に係るレベルコンバータ
の補足説明図である。
【図17】本発明の第３の実施例に係るレベルコンバータ
の構成図である。
【図18】本発明の第３の実施例に係る動作（定常時）を
説明する等価回路図である。
【図19】本発明の第３の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図20】本発明の第４の実施例に係るレベルコンバータ
の構成図である。
【図21】本発明の第４の実施例に係る動作（定常時）を
説明する等価回路図である。
【図22】本発明の第４の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図23】本発明の第５の実施例に係るレベルコンバータ
の構成図である。
【図24】本発明の第５の実施例に係る動作（定常時）を
説明する等価回路図である。
【図25】本発明の第５の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図26】本発明の第６の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図27】本発明の第７，第８の実施例に係るレベルコン
バータの構成図である。
【図28】本発明の第９，第10の実施例に係るレベルコン
バータの構成図である。
【図29】本発明の第11の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図30】本発明の第11の実施例に係る動作（定常時）を
説明する等価回路図である。
【図31】本発明の第11の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図32】本発明の第12の実施例に係るレベルコンバータ
の構成図及び等価回路図である。
【図33】本発明の第13の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図34】本発明の第13の実施例に係る動作（定常時）を
説明する等価回路図である。
【図35】本発明の第13の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図36】本発明の第14の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図37】本発明の第14の実施例に係る動作（定常時）を
説明する等価回路図である。
【図38】本発明の第14の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図39】本発明の第15の実施例に係るレベルコンバータ
の構成図及び等価回路図である。
【図40】本発明の第16の実施例に係るレベルコンバータ
の構成図及び等価回路図である。
【図41】本発明の第17の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図42】本発明の第17の実施例に係る動作（定常時）を
説明する等価回路図である。
【図43】本発明の第17の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図44】本発明の第18の実施例に係るレベルコンバータ
の構成図及び等価回路図である。
【図45】本発明の第19の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図46】本発明の第19の実施例に係る動作（定常時）を
説明する等価回路図である。
【図47】本発明の第19の実施例に係る動作（遷移時）を
説明する等価回路図である。
【図48】本発明の第20の実施例に係るレベルコンバータ
の構成図及び等価回路図である。
【図49】本発明の第21の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図50】本発明の第22の実施例に係るレベルコンバータ
の構成図及び等価回路図である。
【図51】本発明の第23の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図52】本発明の第24の実施例に係るレベルコンバータ
の構成図及び動作波形図である。
【図53】本発明の第25，第26の実施例に係るレベルコン
バータの構成図である。
【図54】本発明の第27，第28の実施例に係るレベルコン
バータの構成図である。
【図55】本発明の第29，第30の実施例に係るレベルコン
バータの構成図である。
【図56】本発明の第31の実施例に係るレベルコンバータ
の構成図である。
【図57】本発明の第31の実施例に係るレベルコンバータ
の動作波形図である。
【図58】本発明の第32の実施例に係る半導体集積回路の
構成図である。
【図59】本発明の第32の実施例に係るＤ／Ａコンバータ
回路の構成図である。
【図60】本発明の第33の実施例に係る半導体集積回路の
構成図である。
【図61】本発明の第33の実施例に係る双方向性レベルコ
ンバータの構成図である。
【図62】本発明の第33の実施例に係るタイミング発生回
路の構成図及び動作波形図である。
【図63】本発明の第33の実施例に係る半導体集積回路の
構成図である。
【図64】本発明の第34の実施例に係る半導体集積回路の
電源配線図である。
【図65】本発明の第34の実施例に係るレベルコンバータ
セルの構成図である。
【図66】本発明の第34の実施例に係るレベルコンバータ
セルの電源配線図である。
【図67】本発明の第34の実施例に係る半導体集積回路の
構成図である。
【図68】従来例に係るレベルコンバータの説明図であ
る。
【図69】従来例に係る問題点を説明するレベルコンバー
タの等価回路図及び信号波形図である。
【図70】従来例に係る問題点を説明するレベルコンバー
タの配置及び電源配線図である。
【符号の説明】
１１，１２，１３…入力トランジスタ回路、 11Ａ，11Ｂ…第１，第２のラッチ回路、 １４…パルス発生回路、 １５…信号出力回路、 １６，１９…第１の回路系、 １７…レベル変換回路、 １８，２１…第２の回路系、 ２０…双方向性のレベル変換回路、 20Ａ…出力レベル変換回路、 20Ｂ…入力レベル変換回路、 ２１…信号制御手段、 Ｔ１〜Ｔ10…第１〜第10のトランジスタ、 Ｒ１〜Ｒ４…第１〜第４の抵抗素子、 Ｃ１，Ｃ２…第１，第２の静電容量、 ＣR1，ＣR2…第１，第２の積分回路、 INV ， INV１〜 INV５…インバータ素子、 ＶDD１…第１の電源線、 ＧND…第２の電源線、 ＶDD２…第３の電源線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/76 9065−5Ｊ (72)発明者 山本 明典 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関 扶佐夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 浅見 文孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大野 和男 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 今井 正夫 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 鵜戸 真也 鹿児島県薩摩郡入来町副田5950番地 株式 会社九州富士通エレクトロニクス内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 入力トランジスタ回路（１１）と、第１
    〜第４のトランジスタ（Ｔ１〜Ｔ４）とを具備し、 前記入力トランジスタ回路（１１）が第１の駆動電源系
    （ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、か
    つ、該入力トランジスタ回路（１１）が第２，第４のト
    ランジスタ（Ｔ２，Ｔ４）の各ゲートに接続され、 前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接
    続されて第２の駆動電源系（ＶDD２，ＧND）に接続さ
    れ、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ
    ４）が直列接続されて第２の駆動電源系（ＶDD２，ＧN
    D）に接続され、 前記第１のトランジスタ（Ｔ１）のゲートが前記第３，
    第４のトランジスタ（Ｔ３，Ｔ４）の直列接続点となる
    第２の出力部（ＯUT２）に接続され、前記第３のトラン
    ジスタ（Ｔ３）のゲートが前記第１，第２のトランジス
    タ（Ｔ１，Ｔ２）の直列接続点となる第１の出力部（Ｏ
    UT１）に接続され、 前記入力トランジスタ回路（１１）が入力信号（Ｓin）
    をラッチ出力する第１のラッチ回路（11Ａ）から成るこ
    とを特徴とするレベルコンバータ。
  2. 【請求項２】 請求項１記載のレベルコンバータにおい
    て、第１，第２の負荷素子（Ｒ１，Ｒ２）と、第５，第
    ６のトランジスタ（Ｔ５，Ｔ６）とが具備され、 前記第１のトランジスタ（Ｔ１）のゲートと第２の出力
    部（ＯUT２）との間に第２の負荷素子（Ｒ２）が接続さ
    れ、 前記第１のトランジスタ（Ｔ１）のゲートと第２の負荷
    素子（Ｒ２）との接続点に第６のトランジスタ（Ｔ６）
    のドレインが接続され、前記第６のトランジスタ（Ｔ
    ６）のゲートが第４のトランジスタ（Ｔ４）のゲートに
    接続され、 前記第３のトランジスタ（Ｔ３）のゲートと第１の出力
    部（ＯUT１）との間に第１の負荷素子（Ｒ１）が接続さ
    れ、 前記第３のトランジスタ（Ｔ３）のゲートと第１の負荷
    素子（Ｒ１）との接続点に第５のトランジスタ（Ｔ５）
    のドレインが接続され、前記第５のトランジスタ（Ｔ
    ５）のゲートが第２のトランジスタ（Ｔ２）のゲートに
    接続され、前記第５，第６のトランジスタ（Ｔ５，Ｔ
    ６）のソースが電源線（ＧND）に接続され、前記第２，
    第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点と、
    前記第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート
    接続点とが入力トランジスタ回路（１１）に接続される
    ことを特徴とするレベルコンバータ。
  3. 【請求項３】 請求項１記載のレベルコンバータにおい
    て、第５〜第８のトランジスタ（Ｔ５〜Ｔ８）が具備さ
    れ、 前記第１のトランジスタ（Ｔ１）のゲートと第２の出力
    部（ＯUT２）との間に第８のトランジスタ（Ｔ８）が接
    続され、 前記第１のトランジスタ（Ｔ１）と第８のトランジスタ
    （Ｔ８）との接続点に第６のトランジスタ（Ｔ６）のド
    レインが接続され、前記第６のトランジスタ（Ｔ６）の
    ゲートが第４，第８のトランジスタ（Ｔ４，Ｔ８）のゲ
    ートに接続され、 前記第３のトランジスタ（Ｔ３）のゲートと第１の出力
    部（ＯUT１）との間に第７のトランジスタ（Ｔ７）が接
    続され、 前記第３のトランジスタ（Ｔ３）と第７のトランジスタ
    （Ｔ７）との接続点に第５のトランジスタ（Ｔ５）のド
    レインが接続され、前記第５のトランジスタ（Ｔ５）の
    ゲートが第２，第７のトランジスタ（Ｔ２，Ｔ７）のゲ
    ートに接続され、前記第２，第４，第５及び第６のトラ
    ンジスタ（Ｔ２，Ｔ４，Ｔ５，Ｔ６）のソースが電源線
    （ＧND）に接続され、前記第２，第５及び第７のトラン
    ジスタ（Ｔ２，Ｔ５，Ｔ７）のゲート接続点と、前記第
    ４，第６，第８のトランジスタ（Ｔ４，Ｔ６，Ｔ８）の
    ゲート接続点とが入力トランジスタ回路（１１）に接続
    されることを特徴とするレベルコンバータ。
  4. 【請求項４】 請求項１〜３記載のレベルコンバータに
    おいて、前記第１のラッチ回路（11Ａ）がインバータ素
    子（ＩＮＶ）と第１，第２の二入力ＮＯＲ回路（ＮOR
    １，ＮOR２）から成り、 前記インバータ素子（ＩＮＶ）の入力部（ＩＮ）が第２
    の二入力ＮＯＲ回路（ＮOR２）の一方の入力部（ｉｎ
    １）に接続され、 前記インバータ素子（ＩＮＶ）の出力部（ｏut）が第１
    の二入力ＮＯＲ回路（ＮOR１）の一方の入力部（ｉｎ
    １）に接続され、前記第１の二入力ＮＯＲ回路（ＮOR
    １）の他方の入力部（ｉｎ２）が第２の二入力ＮＯＲ回
    路（ＮOR２）の出力部（ｏut２）に接続され、前記第２
    の二入力ＮＯＲ回路（ＮOR２）の他方の入力部（ｉｎ
    ２）が第１の二入力ＮＯＲ回路（ＮOR１）の出力部（ｏ
    ut１）に接続され、 前記第１，第２の二入力ＮＯＲ回路（ＮOR１，ＮOR２）
    の相補性の制御信号（IND ，IND ）が前記第２のトラン
    ジスタ（Ｔ２）のゲートと第４のトランジスタ（Ｔ４）
    のゲートとに供給され、 又は、前記相補性の制御信号（IND ，IND ）が前記第
    ２，第５のトランジスタ（Ｔ２，Ｔ５）のゲート接続点
    及び第４，第６のトランジスタ（Ｔ４，Ｔ６）のゲート
    接続点にそれぞれ供給され、 又は、前記相補性の制御信号（IND ，IND ）が前記第
    ２，第５，第７のトランジスタ（Ｔ２，Ｔ５，Ｔ７）の
    ゲート接続点及び第４，第６，第８のトランジスタ（Ｔ
    ４，Ｔ６，Ｔ８）のゲート接続点にそれぞれ供給される
    ことを特徴とするレベルコンバータ。
  5. 【請求項５】 請求項２記載のレベルコンバータにおい
    て、第２，第４，第５，第６のトランジスタ（Ｔ２，Ｔ
    ４，Ｔ５，Ｔ６）の各ゲートが入力トランジスタ回路
    （１１）に個別に接続されることを特徴とするレベルコ
    ンバータ。
  6. 【請求項６】 請求項２記載のレベルコンバータにおい
    て、第９，第10のトランジスタ（Ｔ９，Ｔ10）が具備さ
    れ、 前記第９のトランジスタ（Ｔ９）のドレインと第２のト
    ランジスタ（Ｔ２）のソースとが接続され、前記第９の
    トランジスタ（Ｔ９）のゲートが入力トランジスタ回路
    （１１）に接続され、前記第10のトランジスタ（Ｔ10）
    のドレインと第４のトランジスタ（Ｔ４）のソースが接
    続され、前記第10のトランジスタ（Ｔ10）のゲートが入
    力トランジスタ回路（１１）に接続され、 前記第９のトランジスタ（Ｔ９）のソースと第10のトラ
    ンジスタ（Ｔ10）のソースとが電源線（ＧND）に接続さ
    れることを特徴とするレベルコンバータ。
  7. 【請求項７】 請求項５，６記載のレベルコンバータに
    おいて、前記入力トランジスタ回路（１１）が、第１〜
    第５のインバータ素子（ INV１〜 INV５）と第１，第２
    の二入力ＮＯＲ回路（ＮOR１，ＮOR２）とが接続された
    第２のラッチ回路（11Ｂ）から成り、 前記第１，第２のインバータ素子（ INV１， INV２）が
    直列接続されて第１の二入力ＮＯＲ回路（ＮOR１）の出
    力部（ｏut１）に接続され、前記第３，第４のインバー
    タ素子（ INV３， INV４）が直列接続されて第２の二入
    力ＮＯＲ回路（ＮOR２）の出力部（ｏut２）に接続さ
    れ、 前記第５のインバータ素子（ INV５）の入力部（ＩＮ）
    が第２の二入力ＮＯＲ回路（ＮOR２）の一方の入力部
    （ｉｎ１）に接続され、 前記第５のインバータ素子（ INV５）の出力部（ｏut）
    が第１の二入力ＮＯＲ回路（ＮOR１）の一方の入力部
    （ｉｎ１）に接続され、 前記第１の二入力ＮＯＲ回路（ＮOR１）の他方の入力部
    （ｉｎ２）が、第４のインバータ素子（ INV４）の出力
    部（ｏut）に接続され、前記第２の二入力ＮＯＲ回路
    （ＮOR２）の他方の入力部（ｉｎ２）が第２のインバー
    タ素子（ INV２）の出力部（ｏut）に接続され、 前記第１，第２の二入力ＮＯＲ回路（ＮOR１，ＮOR２）
    から出力される相補性の制御信号（IN１，IN１）が前記
    第５，第６のトランジスタ（Ｔ５，Ｔ６）のゲート又は
    前記第２，第４，第５，第６のトランジスタ（Ｔ２，Ｔ
    ４，Ｔ５，Ｔ６）のゲートに供給され、前記第２，第４
    のインバータ素子（ INV２， INV４）から出力される相
    補性の遅延制御信号（IN２，IN２）が前記第２，第４の
    トランジスタ（Ｔ２，Ｔ４）のゲート又は前記第９，第
    10のトランジスタ（Ｔ９，Ｔ10）のゲートに供給される
    ことを特徴とするレベルコンバータ。
  8. 【請求項８】 入力トランジスタ回路（１２）と、第１
    〜第６のトランジスタ（Ｔ１〜Ｔ６）と、第１，第２の
    負荷素子（Ｒ１，Ｒ２）とを具備し、 前記入力トランジスタ回路（１２）が第１，第２の電源
    線（ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、か
    つ、該入力トランジスタ回路（１２）が第２，第４のト
    ランジスタ（Ｔ２，Ｔ４）の各ゲートに接続され、 前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接
    続されて第２，第３の電源線（ＧND，ＶDD２）に接続さ
    れ、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ
    ４）が直列接続されて第２，第３の電源線（ＧND，ＶDD
    ２）に接続され、 前記第１のトランジスタ（Ｔ１）のゲートが前記第５の
    トランジスタ（Ｔ５）のソースに接続され、前記第３の
    トランジスタ（Ｔ３）のゲートが前記第６のトランジス
    タ（Ｔ６）のソースに接続され、 前記第５のトランジスタ（Ｔ５）のドレインが第６のト
    ランジスタ（Ｔ６）のゲートに接続されて第３，第４の
    トランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第
    ２の出力部（ＯUT２）に接続され、 前記第６のトランジスタ（Ｔ６）のドレインが第５のト
    ランジスタ（Ｔ５）のゲートに接続されて第１，第２の
    トランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第
    １の出力部（ＯUT２）に接続され、 前記第１の負荷素子（Ｒ１）が第１，第５のトランジス
    タ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の電源
    線（ＶDD２）との間に接続され、 前記第２の負荷素子（Ｒ２）が第３，第６のトランジス
    タ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の電源
    線（ＶDD２）との間に接続されることを特徴とするレベ
    ルコンバータ。
  9. 【請求項９】 入力トランジスタ回路（１３）と、第１
    〜第８のトランジスタ（Ｔ１〜Ｔ８）とを具備し、 前記入力トランジスタ回路（１３）が第１，第２の電源
    線（ＶDD１，ＧND）と入力部（ＩＮ）とに接続され、か
    つ、該入力トランジスタ回路（１３）が第２，第４のト
    ランジスタ（Ｔ４）の各ゲートに接続され、 前記第１，第２のトランジスタ（Ｔ１，Ｔ２）が直列接
    続されて第２，第３の電源線（ＧND，ＶDD２）に接続さ
    れ、かつ、前記第３，第４のトランジスタ（Ｔ３，Ｔ
    ４）が直列接続されて第２，第３の電源線（ＧND，ＶDD
    ２）に接続され、 前記第１のトランジスタ（Ｔ１）のゲートが前記第５の
    トランジスタ（Ｔ５）のソースに接続され、前記第３の
    トランジスタ（Ｔ３）のゲートが前記第６のトランジス
    タ（Ｔ６）のソースに接続され、 前記第５のトランジスタ（Ｔ５）のドレインが第６のト
    ランジスタ（Ｔ６）のゲートに接続されて第３，第４の
    トランジスタ（Ｔ３，Ｔ４）のドレイン接続点となる第
    ２の出力部（ＯUT２）に接続され、 前記第６のトランジスタ（Ｔ６）のドレインが第５のト
    ランジスタ（Ｔ５）のゲートに接続されて第１，第２の
    トランジスタ（Ｔ１，Ｔ２）のドレイン接続点となる第
    １の出力部（ＯUT２）に接続され、 前記第７のトランジスタ（Ｔ７）が第１，第５のトラン
    ジスタ（Ｔ１，Ｔ５）のゲート・ソース接続点と第３の
    電源線（ＶDD２）との間に接続され、前記第７のトラン
    ジスタ（Ｔ７）のゲートが第２の電源線（ＧND）に接続
    され、 前記第８のトランジスタ（Ｔ８）が第３，第６のトラン
    ジスタ（Ｔ３，Ｔ６）のゲート・ソース接続点と第３の
    電源線（ＶDD２）との間に接続され、前記第８のトラン
    ジスタ（Ｔ８）のゲートが第２の電源線（ＧND）に接続
    されることを特徴とするレベルコンバータ。
  10. 【請求項10】 請求項８，９記載のレベルコンバータに
    おいて、入力信号（Ｓin）を遅延し反転出力する遅延回
    路（ INV１， INV２）がそれぞれ第６のトランジスタ
    （Ｔ６）のゲートと第１の出力部（ＯUT１）との間、前
    記第５のトランジスタ（Ｔ５）のゲートと第２の出力部
    （ＯUT２）との間に接続されることを特徴とするレベル
    コンバータ。
  11. 【請求項11】 請求項８，９記載のレベルコンバータに
    おいて、入力信号（Ｓin）を遅延し反転出力する遅延回
    路（ INV１， INV２）がそれぞれ第５のトランジスタ
    （Ｔ５）のゲートと第１の出力部（ＯUT１）との間、前
    記第６のトランジスタ（Ｔ６）のゲートと第２の出力部
    （ＯUT２）との間に接続されることを特徴とするレベル
    コンバータ。
  12. 【請求項12】 入力信号（Ｓin）に基づいてワンショッ
    トパルス信号を発生するパルス発生回路（１４）と、前
    記ワンショットパルス信号をラッチする信号出力回路
    （１５）とを具備し、前記パルス発生回路（１４）が第
    １の駆動電源系（ＶDD１，ＧND）と入力部（ＩＮ）とに
    接続され、前記信号出力回路（１５）が第２の駆動電源
    系（ＶDD２，ＧND）に接続されることを特徴とするレベ
    ルコンバータ。
  13. 【請求項13】 第１の電圧レベルに基づいて駆動をする
    第１の回路系（１６）と、前記第１の回路系（１６）の
    出力信号のレベル変換をするレベル変換回路（１７）
    と、前記レベル変換された入力信号を第２の電圧レベル
    に基づいて駆動をする第２の回路系（１８）とを具備
    し、前記レベル変換回路（１７）が請求項１〜12記載の
    レベルコンバータから成ることを特徴とする半導体集積
    回路。
  14. 【請求項14】 第１の電圧レベルに基づいて駆動をする
    第１の回路系（１９）又は第２の電圧レベルに基づいて
    駆動をする第２の回路系（２１）に双方向性のレベル変
    換回路（２０）と、前記双方向性のレベル変換回路（２
    ０）及び第１〜第３の電源線（ＶDD１，ＧND，ＶDD２）
    に接続された信号制御手段（２２）とを具備し、 前記信号制御手段（２２）が第１，第３の電源線（ＶDD
    １，ＶDD２）の投入順序に基づいて双方向性のレベル変
    換回路（２０）の信号方向を決定することを特徴とする
    半導体集積回路。
  15. 【請求項15】 請求項14記載の半導体集積回路におい
    て、前記双方向性のレベル変換回路（２０）が出力レベ
    ル変換部（20Ａ）と入力レベル変換部（20Ｂ）から成
    り、前記出力レベル変換部（20Ａ）と入力レベル変換部
    （20Ｂ）に、請求項１〜12記載のレベルコンバータが含
    まれることを特徴とする半導体集積回路。
  16. 【請求項16】 請求項13〜15記載の半導体集積回路にお
    いて、前記第１の回路系（１６，１９），第２の回路系
    （１８，２１），レベル変換回路（１７），双方向性の
    レベル変換回路（２０）及び信号制御手段（２２）に接
    続される第１〜第３の電源線（ＶDD１，ＧND，ＶDD２）
    が半導体チップ内で格子状に配線されることを特徴とす
    る半導体集積回路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1014334A3 (en) * 1998-12-21 2002-10-02 Sony Corporation Data driver comprising a digital/analog converter for a liquid crystal display device
JP2006101146A (ja) * 2004-09-29 2006-04-13 Ricoh Co Ltd レベルシフト回路
JP2007259011A (ja) * 2006-03-23 2007-10-04 Oki Electric Ind Co Ltd レベルシフト回路
WO2007129557A1 (ja) * 2006-05-10 2007-11-15 Thine Electronics, Inc. 半導体集積回路
US7636056B2 (en) 2007-05-22 2009-12-22 Panasonic Corporation Delta sigma modulator operating with different power source voltages

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69528085T2 (de) 1994-01-19 2003-01-02 Matsushita Electric Industrial Co., Ltd. Intergrierte Halbleiterschaltung mit zwei Versorgungsspannungen
JP3705880B2 (ja) * 1996-11-28 2005-10-12 富士通株式会社 レベルコンバータ及び半導体装置
US6232818B1 (en) 1998-05-20 2001-05-15 Xilinx, Inc. Voltage translator
KR100430095B1 (ko) * 1998-09-15 2004-07-27 엘지.필립스 엘시디 주식회사 액정표시장치의잔상제거장치및그방법
IT1304060B1 (it) * 1998-12-29 2001-03-07 St Microelectronics Srl Variatore di livello per circuiteria a tensione d'alimentazionemultipla
JP2002190572A (ja) * 2000-12-20 2002-07-05 Fujitsu Ltd 半導体装置、レイアウトデータ設計装置、及び記録媒体
US6388499B1 (en) 2001-01-19 2002-05-14 Integrated Device Technology, Inc. Level-shifting signal buffers that support higher voltage power supplies using lower voltage MOS technology
US20020175729A1 (en) * 2001-05-25 2002-11-28 Infineon Technologies North America Corp. Differential CMOS controlled delay unit
US6545521B2 (en) 2001-06-29 2003-04-08 International Business Machines Corporation Low skew, power sequence independent CMOS receiver device
US6717452B2 (en) * 2002-05-30 2004-04-06 International Business Machines Corporation Level shifter
JP4389787B2 (ja) * 2002-11-06 2009-12-24 日本電気株式会社 レベル変換回路
US6842043B1 (en) 2003-03-11 2005-01-11 Xilinx, Inc. High-speed, low current level shifter circuits for integrated circuits having multiple power supplies
US6724224B1 (en) 2003-04-07 2004-04-20 Pericom Semiconductor Corp. Bus relay and voltage shifter without direction control input
DE10349464B4 (de) * 2003-10-23 2009-07-30 Qimonda Ag Pegelumsetz-Einrichtung
US7034572B2 (en) * 2004-06-14 2006-04-25 Micron Technology, Inc. Voltage level shifting circuit and method
KR100678458B1 (ko) * 2004-12-24 2007-02-02 삼성전자주식회사 레벨 쉬프트 회로 및 이의 동작 방법
WO2007048447A1 (fr) * 2005-10-27 2007-05-03 Semtech Neuchâtel SA Circuit de conversion de niveau de tension
US10715209B2 (en) 2006-11-18 2020-07-14 RF Micron, Inc. Computing device for processing environmental sensed conditions
US11817637B2 (en) 2006-11-18 2023-11-14 Rfmicron, Inc. Radio frequency identification (RFID) moisture tag(s) and sensors with extended sensing via capillaries
US10149177B2 (en) 2006-11-18 2018-12-04 Rfmicron, Inc. Wireless sensor including an RF signal circuit
US12073272B2 (en) 2006-11-18 2024-08-27 Rfmicron, Inc. Generating a response by a radio frequency identification (RFID) tag within a field strength shell of interest
US7855575B1 (en) * 2009-09-25 2010-12-21 Intel Corporation Wide voltage range level shifter with symmetrical switching
US8421516B2 (en) * 2009-10-23 2013-04-16 Arm Limited Apparatus and method providing an interface between a first voltage domain and a second voltage domain
WO2013095500A1 (en) * 2011-12-22 2013-06-27 Intel Corporation High-voltage level-shifter
US10746682B2 (en) 2014-10-08 2020-08-18 Rfmicron, Inc. Wireless sensor with multiple sensing options

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51122721A (en) * 1975-04-21 1976-10-27 Hitachi Ltd Boosting circuit
US4150308A (en) * 1977-10-25 1979-04-17 Motorola, Inc. CMOS level shifter
JPS5516539A (en) * 1978-07-20 1980-02-05 Nec Corp Level shifter circuit
US4561702A (en) * 1984-05-09 1985-12-31 Texas Instruments Incorporated CMOS Address buffer circuit
JPH01109824A (ja) * 1987-10-22 1989-04-26 Nec Corp レベル変換回路
JPH01226218A (ja) * 1988-03-07 1989-09-08 Canon Inc レベルシフト用集積回路
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
JP2752839B2 (ja) * 1992-04-14 1998-05-18 シャープ株式会社 複合論理回路
US5300835A (en) * 1993-02-10 1994-04-05 Cirrus Logic, Inc. CMOS low power mixed voltage bidirectional I/O buffer
US5381062A (en) * 1993-10-28 1995-01-10 At&T Corp. Multi-voltage compatible bidirectional buffer
US5521531A (en) * 1993-12-13 1996-05-28 Nec Corporation CMOS bidirectional transceiver/translator operating between two power supplies of different voltages

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1014334A3 (en) * 1998-12-21 2002-10-02 Sony Corporation Data driver comprising a digital/analog converter for a liquid crystal display device
KR100743214B1 (ko) * 1998-12-21 2007-07-26 소니 가부시끼 가이샤 샘플링 래치 회로 및 이를 탑재한 액정 표시 장치
KR100746572B1 (ko) * 1998-12-21 2007-08-06 소니 가부시끼 가이샤 래치 회로 및 이를 탑재한 액정 표시 장치
KR100750975B1 (ko) * 1998-12-21 2007-08-22 소니 가부시끼 가이샤 디지털/아날로그 변환기 회로를 포함하는 액정 표시 장치
JP2006101146A (ja) * 2004-09-29 2006-04-13 Ricoh Co Ltd レベルシフト回路
JP4502767B2 (ja) * 2004-09-29 2010-07-14 株式会社リコー レベルシフト回路
JP2007259011A (ja) * 2006-03-23 2007-10-04 Oki Electric Ind Co Ltd レベルシフト回路
WO2007129557A1 (ja) * 2006-05-10 2007-11-15 Thine Electronics, Inc. 半導体集積回路
JP2007306219A (ja) * 2006-05-10 2007-11-22 Thine Electronics Inc 半導体集積回路
US7636056B2 (en) 2007-05-22 2009-12-22 Panasonic Corporation Delta sigma modulator operating with different power source voltages

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