JP2007259011A - レベルシフト回路 - Google Patents
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Abstract
【解決手段】人力信号INがHになると、遅延素子21により遅延時間τDだけ遅れた入力信号IN2が生成され、信号A,BのLが生成され、遅延時間τDの間だけNMOS53及び54が同時にオフする。この間、信号A,Bから生成された信号Cは、Hになり、簡易レベルシフト部40から出力された信号C3がH(VDD2)へと変化し、NMOS55がオンする。この結果、主レベルシフト部50の両側の出力ノードN51,N52で電荷が移動し、NMOS54のドレイン側電位が上昇し、NMOS53のドレイン側電位が下降する。遅延時間τD後にNMOS53がオンした時、NMOS54のドレイン側電位がある程度の電位まで上昇しているため、PMOS51の能力は低下しており、速やかにNMOS53のドレイン側電位がOVまで低下する。
【選択図】図1
Description
図1は、本発明の実施例1を示すレベルシフト回路の回路図である。
図2は、図1のレベルシフト動作のタイムチャートの概略を示す図であり、横軸は時間、縦軸は論理レベル(電位)である。図3は、図1のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図であり、横軸は時間(Time)、縦軸は電位(Voltages)である。
本実施例1のレベルシフト回路によれば、従来の図15のレベルシフト回路よりも早い応答速度で動作が可能となる。更に、中間電位の期間が短いということから、貫通電流も抑えられるという効果も得られる。簡易レベルシフト部40は、信号CがHレベルの間ずっと貫通電流が流れるが、回路サイズを小さく設計することが出来、又、短い遅延時間τDのみの間であり、レベルシフト回路全体の動作に大きな影響を与えない。
図5は、本発明の実施例2を示すレベルシフト回路の回路図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
図6は、図5のレベルシフト動作のタイムチャートの概略を示す図であり、横軸は時間、縦軸は論理レベル(電位)である。図7は、図5のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図であり、横軸は時間(Time)、縦軸は電位(Voltages)である。
実施例1においては、主レベルシフト部50の両側の出力ノードN51,N52の電荷を移動させることで電位低下のトリガとしたが、その後の電位の低下は従来の図15のレベルシフト回路と同様に、NMOS53及び54を使ったものであった。これに対し、本実施例2では、NMOS55−1,56を用いた直接的な電位の降下を実施しており、より高速な動作が可能となっている。
図9は、本発明の実施例3を示すレベルシフト回路におけるVDD1−GND系回路の回路図であり、実施例2を示す図5中の要素と共通の要素には共通の符号が付されている。
図10は、図9のレベルシフト動作のタイムチャートの概略を示す図であり、横軸は時間、縦軸は論理レベル(電位)である。図11は、図9のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図であり、横軸は時間(Time)、縦軸は電位(Voltages)である。
図12は、実施例2のレベルシフト回路と本実施例3のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図であり、横軸は時間(Time)、縦軸は電流(Currents)である。
30,30−1 VDD2−GND系回路
40,40−1 簡易レベルシフト部
50,50−1 主レベルシフト部
51,52 PMOS
53,54,55,55−1,56 NMOS
Claims (7)
- 第1の電源電位と第1の出力ノードとの間に接続され、出力信号を出力する第2の出力ノードの第1の電位によりオン状態、第2の電位によりオフ状態になる第1のトランジスタと、
前記第1の電源電位と前記第2のノードとの間に接続され、前記第1のノードの前記第1の電位によりオン状態、第2の電位によりオフ状態になる第2のトランジスタと、
前記第1の出力ノードと第2の電源電位との間に接続され、第1の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第3のトランジスタと、
前記第2の出力ノードと前記第2の電源電位との間に接続され、第2の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第4のトランジスタと、
前記第1の出力ノードと前記第2の出力ノードとの間に接続され、第3の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第5のトランジスタと、
第1の論理レベルと第2の論理レベルに変化する第1の入力信号と、前記第1の入力信号の変化から所定の遅延時間だけ遅延して前記第1の論理レベルと前記第2の論理レベルに変化する第2の入力信号とに基づき、前記第2の入力信号が前記第2の論理レベルに変化すると前記第2の論理レベルに変化し、前記第1の入力信号が前記第1の論理レベルに変化すると前記第1の論理レベルに変化する前記第1の信号と、前記第1の入力信号が前記第2の論理レベルに変化すると前記第1の論理レベルに変化し、前記第2の入力信号が前記第1の論理レベルに変化すると前記第2の論理レベルに変化する前記第2の信号と、前記第2の信号が前記第1の論理レベルに変化すると前記遅延時間の間、前記第2の電位になり、前記第1の信号が前記第1の論理レベルに変化すると前記遅延時間の間、前記第2の電位になる前記第3の信号とを生成する信号生成回路と、
を有することを特徴とするレベルシフト回路。 - 第1の電源電位と第1の出力ノードとの間に接続され、出力信号を出力する第2の出力ノードの第1の電位によりオン状態、第2の電位によりオフ状態になる第1のトランジスタと、
前記第1の電源電位と前記第2のノードとの間に接続され、前記第1のノードの前記第1の電位によりオン状態、第2の電位によりオフ状態になる第2のトランジスタと、
前記第1の出力ノードと第2の電源電位との間に接続され、第1の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第3のトランジスタと、
前記第2の出力ノードと前記第2の電源電位との間に接続され、第2の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第4のトランジスタと、
前記第3のトランジスタと並列に接続され、第3の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第5のトランジスタと、
前記第4のトランジスタと並列に接続され、第4の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第6のトランジスタと、
第1の論理レベルと第2の論理レベルに変化する第1の入力信号と、前記第1の入力信号の変化から所定の遅延時間だけ遅延して前記第1の論理レベルと前記第2の論理レベルに変化する第2の入力信号とに基づき、前記第2の入力信号が前記第2の論理レベルに変化すると前記第2の論理レベルに変化し、前記第1の入力信号が前記第1の論理レベルに変化すると前記第1の論理レベルに変化する前記第1の信号と、前記第1の入力信号が前記第2の論理レベルに変化すると前記第1の論理レベルに変化し、前記第2の入力信号が前記第1の論理レベルに変化すると前記第2の論理レベルに変化する前記第2の信号と、前記第1の入力信号が前記第2の論理レベルに変化すると前記遅延時間の間、前記第2の電位になる前記第3の信号と、前記第1の入力信号が前記第1の論理レベルに変化すると前記遅延時間の間、前記第2の電位になる前記第4の信号とを生成する信号生成回路と、
を有することを特徴とするレベルシフト回路。 - 第1の電源電位と第1の出力ノードとの間に接続され、出力信号を出力する第2の出力ノードの第1の電位によりオン状態、第2の電位によりオフ状態になる第1のトランジスタと、
前記第1の電源電位と前記第2のノードとの間に接続され、前記第1のノードの前記第1の電位によりオン状態、第2の電位によりオフ状態になる第2のトランジスタと、
前記第1の出力ノードと第2の電源電位との間に接続され、第1の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第3のトランジスタと、
前記第2の出力ノードと前記第2の電源電位との間に接続され、第2の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第4のトランジスタと、
前記第3のトランジスタと並列に接続され、第3の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第5のトランジスタと、
前記第4のトランジスタと並列に接続され、第4の信号の前記第1の電位によりオフ状態、前記第2の電位によりオン状態になる第6のトランジスタと、
第1の論理レベルと第2の論理レベルに変化する第1の入力信号と同様の前記第1の信号と、前記第1の信号に対して逆相の前記第2の信号と、前記第1の入力信号と前記第1の入力信号の変化から所定の遅延時間だけ遅延して前記第1の論理レベルと前記第2の論理レベルに変化する第2の入力信号とに基づいて前記第1の入力信号が前記第2の論理レベルに変化すると前記遅延時間の間、前記第2の電位になる前記第3の信号と、前記第1の入力信号が前記第1の論理レベルに変化すると前記遅延時間の間、前記第2の電位になる前記第4の信号とを生成する信号生成回路と、
を有することを特徴とするレベルシフト回路。 - 前記第1及び第2のトランジスタは、相補的な第1導電型及び第2導電型の内の前記第1導電型のMOSトランジスタで構成し、前記第3、第4、第5のトランジスタは、前記第2導電型のMOSトランジスタで構成したことを特徴とする請求項1記載のレベルシフト回路。
- 前記第1及び第2のトランジスタは、相補的な第1導電型及び第2導電型の内の前記第1導電型のMOSトランジスタで構成し、前記第3、第4、第5、第6のトランジスタは、前記第2導電型のMOSトランジスタで構成したことを特徴とする請求項2又は3記載のレベルシフト回路。
- 前記第2の入力信号は、前記第1の入力信号を前記遅延時間だけ遅延する遅延素子により生成することを特徴とする請求項1〜5のいずれか1項に記載のレベルシフト回路。
- 前記第2の入力信号は、クロック信号に同期して前記第1の入力信号を取り込み、前記第1の入力信号を前記遅延時間遅延させて出力するフリップフロップ回路により生成することを特徴とする請求項1〜5のいずれか1項に記載のレベルシフト回路。
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---|---|---|---|---|
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JP2004207867A (ja) * | 2002-12-24 | 2004-07-22 | Kawasaki Microelectronics Kk | レベル変換回路 |
JP2004343396A (ja) * | 2003-05-15 | 2004-12-02 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
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JPH06283980A (ja) * | 1993-03-30 | 1994-10-07 | Fujitsu Ltd | レベルコンバータ及び半導体集積回路 |
JP2004153524A (ja) * | 2002-10-30 | 2004-05-27 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
JP2004207867A (ja) * | 2002-12-24 | 2004-07-22 | Kawasaki Microelectronics Kk | レベル変換回路 |
JP2004343396A (ja) * | 2003-05-15 | 2004-12-02 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
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