JP2005510899A

JP2005510899A - 電子装置及びパワーアップ方法

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Publication number: JP2005510899A
Application number: JP2003520083A
Authority: JP
Inventors: ヘンドリカスジェイエムフェエンドリック; ロベルトダブリュージェイツァイルストラ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-08-09
Filing date: 2002-07-04
Publication date: 2005-04-21
Also published as: WO2003015279A3; WO2003015279A2; US20030042795A1; TW556239B

Abstract

それぞれ結合素子（１１０ａ，１１０ｂ，・・・，１１０ｎ）を介して給電線（１０２）と接続されるｎ個の回路部（１２０ａ，１２０ｂ，・・・，１２０ｎ）を有する電子装置（１００）は、装置のパワーアップ中におけるパワーサージの発生を防止するよう制御回路（２４０ａ，・・・，２４０ｎ−１）の制御の下でｎ個の回路部（１２０ａ，１２０ｂ，・・・，１２０ｎ）の段階的自己計時式のパワーアップ／ダウンをなすように構成される。第１回路部（１２０ａ）が給電線（１０２）及び第１結合素子（１１０ａ）を介して十分に給電されると、制御回路（２４０ａ）は、第２結合素子（１１０ｂ）を導電状態に切り換え、これにより、第２回路部（１２０ｂ）の給電が可能となる。同様に、電子装置（１００）は、それぞれ回路部（１２０ａ，１２０ｂ，・・・，１２０ｎ）を他の給電線（１０４）に接続する結合素子（１１２ａ，１１２ｂ，・・・，１１２ｎ）を介して段階的な自己計時式の態様によりパワーダウンが可能となる。

Description

本発明は、給電線と、第１回路部及び第２回路部を含むｎ個の回路部（ｎは２以上の整数）と、当該第１回路部を当該給電線に結合するための第１結合エレメントを有する結合手段と、当該第１回路部を当該給電線に結合してから遅延時間後に当該第２回路部を当該給電線に結合するよう第２回路部パワーアップ制御信号に応じる他の第１結合エレメントを有する他の結合手段と、を有する電子装置に関する。

本発明はさらに、かかる電子装置をパワーアップ（給電）する方法に関する。

米国特許第５，７８１，４９０号には集積回路が記述されている。この半導体分野においてよく知られている問題は、複数の回路部を持つ電子装置の立ち上げにおける大きな電源サージの発生が起こりうることである。このような電子装置は、例えば、ＩＰコア若しくはメモリ、集積回路、又は印刷回路基板（ＰＣＢ）若しくは例えば集積回路の如き比較的小さい複数の電子デバイスを持つマルチチップモジュール（ＭＣＭ）のような比較的大きなデバイスなど、集積回路の一部となりうるものである。かかる電子装置の当該大なる回路部分のオン及びオフのスイッチングは、その電子装置の電流消費、すなわち電流ピークに大きな変化を生じさせる。こうした電流のピークは、当該オンチップの給電線に沿う大なる電圧降下（Ｉ・Ｒ）や、そのパッケージリード及びボンディングワイヤの自己インダクタンスにおける電源ノイズ（ｄＩ／ｄｔ）を生じさせる。これにより、その回路部の性能及び機能に劇的な作用を奏することになる。さらに、これらの電流ピークは、そのパッケージリード及び基板配線を通じて供給されるので、近隣の回路部に対してＥＭＣ問題を生じさせる著しい電磁放射も発生させてしまう。したがって、これら大なる電流ピークの発生は、その装置の動作の妨げとなり、或いはもっと悪い場合には取り返しのできないほどに当該装置を破壊させてしまうこともある。

上述した従来技術は、当該回路をｎ個の回路部に分割し（ｎは２以上）、段階的に各回路部をオンにスイッチングすることにより電力ピークを減らすようにした相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を提供している。第１のパワーアップ制御信号は、第１の回路部のパワーアップ（給電）を可能とする一方、次の回路部のパワーアップは、第２のパワーアップ制御信号により可能とされる。かかる第２の制御信号は、当該第１のパワーアップ制御信号が発生してから選択された遅延時間後に発生される。この遅延時間は、遅延段によって生成され、当該回路への電力供給が第２の回路部等のパワーアップを可能（イネーブル）とする前に当該第１の段階部分を給電することから十分回復することとなるように選択される。これにより、前述したパワーピークの発生を減らすことにより、ＣＭＯＳ回路の比較的安全なパワーアップがなされる。

この回路の欠点は、当該遅延段が専用の制御回路によって制御されなければならないことである。シリコンの実際の領域の不可避の関連する増加とは別にして、このことはこのような回路に対して付加的な設計上の問題も招来する。何故なら、それぞれの回路部のパワーアップの期間に関する情報は、当該電源の十分な回復を保証するよう考慮しなければならないからである。これは、高度に規則的なＩＣ構造体、例えばメモリにとっては比較的に簡単となりうる。この場合、当該ＩＣの区画によって、等しいサイズのｎ個の回路部を作り出しうる。しかしながら、当該ＩＣが不規則な構造である場合、又は種々の回路部においてパワーアップタイミング情報が利用できない場合、安全なパワーアップを保証するには実際に必要とされるよりも極めて長いパワーアップ遅延をもたらす可能性がある、という最悪の事態も想定しなければならない。その場合、益々重大な問題となる。何故なら、ＩＣ設計の技術は、しばしば他の業者により設計されたり購入されたりする例えばＩＰコアやＤＳＰコアなどの大規模な構築ブロックの再利用へと次第に向かっており、その場合において、電力消費に関する詳細な情報が欠けていることがあるからである。既知の回路には、種々の回路部間のパワーアップの時間遅延を導入する方法が、当該種々の回路部のパワーアップに関する全ての関連タイミング情報が利用可能で考慮される場合にのみ最適になることが保証される、という欠点がある。

したがって、本発明の目的は、本文冒頭の段落に記述した種類の電子装置であってそのｎ個の回路部のパワーアップステップ間において最小の有効遅延を有するものを提供することである。

本発明の他の目的は、パワーアップステップ間における最小の有効遅延を有するパワーアップ（給電）方法を提供することである。

本発明の第１の目的は、前記第１回路部に結合され、前記第１回路部の選択されたパワーアップ状態に応じて前記第２回路部パワーアップ制御信号を発生する制御回路をさらに有する電子装置により達成される。

本発明の他の目的は、前記第１回路部の選択されたパワーアップ状態に応じて前記第２回路部パワーアップ制御信号を発生するステップを有する方法により達成される。効果的な実施例は、従属請求項によって規定される。

第１回路部の選択されたパワーアップ状態、例えば当該回路部の内部供給電圧の所定値に応じて動作する制御回路の存在によって、スイッチング順序における前のものが十分にチャージされるや否や次の回路部をオンに切り換える自己計時式の構成が提供される。これにより、コスト及びパワーアップ期間の双方に関して非常に効率的で安全な漸進的パワーアップ構成となる。これは、制御回路が非常に単純なままで済むので重要な利点であり、さらに重要なのは、ここではパワーアップされている回路部のサイズによってのみその選択される時間遅延が規定され、当該関連の回路部の特性には本来的に無感応となることである。これにより、そのサイズに拘らず各回路部のパワーアップ間の最小遅延間隔が保証され、しかも当該集積回路のパワーアップにおいてパワーサージを回避するのに効果的となる。この結果、追加設計の労力を無視することができ、もって時間対マーケットの側面を軽減することになる。

切り換え可能な第１結合エレメントにより当該給電線からその第１回路部を取り外すことにより、当該集積回路のパワーアップに対する付加的な制御を得ることができる。これにより、全体のすなわち第１回路部を含む電子装置のための制御可能なオン／オフスイッチングが可能となる。これは、増大化された階層構造を有する装置、すなわち各々が回路部に小分割される多数のコアを有する電子装置において、特に当該コアが同じ給電線に接続される場合に有利となる。このように、かかるコアのパワーアップは、種々の第１回路部のパワーアップの制御されたイネーブリングによって段階的なパワーアップの形態で、個別の単位で制御可能である。この結果、ある幾つかのコアを安全にして漸進的にオンに切り換えることができるとともに、その他のコアは待機モードに保たれ、これにより極めて安全で電力効率の高い装置を提供することとなる。

第１回路部パワーダウン制御信号に応答する第２結合エレメントを有する結合手段を拡張することによって、回路部の漸進的オフ切り換えも起動することができる。これは、ｎ個の回路部の同時のオフ切り換えは大なるｄＩ／ｄｔをもたらし、未だ機能的にアクティブである近隣のデバイスにおけるＥＭＣの問題を引き起こしてしまうので、重要な利点である。

また、パワーダウン制御信号を発生する能力を有する制御回路及び第２回路部パワーダウン制御信号に応答する他の第２結合エレメントを有する他の結合手段を拡張することによって、電子装置全体を、それら種々の回路部間における最小の有効パワーダウン遅延をもって自己計時型の段階的態様でパワーダウンさせることができ、パワーアップ及びパワーダウン双方の処理において大パワーサージ及びｄＩ／ｄｔの問題を回避することのできる電子装置を導くこととなる。

第１回路部が十分パワーアップされたかどうかを検出する簡単な方法は、その内部にある供給電圧を電圧比較回路において好ましくは一定の基準電圧と比較することによるものである。電圧比較器は、簡単で自己計時型の論理的素子であり、この用途に特に好適なものとされる。内部供給電圧と例えばその電源の如き基準電圧との差が十分に小さいものとなる閾値点において、電圧比較器は、第１回路部の当該選択されたパワーアップ状態を検出する。

また、上記電圧比較回路を同様にパワーダウン制御信号を検出するよう拡張することができる。これは、パワーアップ及びパワーダウン双方の悪い作用を避けなければならない装置に特に有益である。

当該制御回路の極めて簡単な実現形態はインバータである。インバータは、普通、相補的な性質の２つのトランジスタからなり、次のような振る舞いをする。すなわち、回路部の内部供給電圧と当該トランジスタのうちの一方の閾値電圧とに比較的大なる差がある場合、当該一方のトランジスタはイネーブルとなり、他方のトランジスタはディセーブルとなる。これら電圧間の差が比較的に小さい場合、この状態は反対になる。当該トランジスタの一方がイネーブルとなる閾値電圧は、パワーアップ制御信号を検出するために当該基準電圧として用いることができる。また、他方のトランジスタがイネーブルになる閾値電圧は、パワーダウン制御信号を検出するよう当該閾値電圧として用いることができる。実際、インバータは、領域の占有を大きく制限した電圧比較回路として考えることができ、これはコスト面で非常に魅力的なことである。

既に上述したように、本発明の電子装置は、印刷回路基板のような多数回路装置とすることができる。このことが重要な利点であるのは、例えばスタンドアロン型の集積回路の場合よりも印刷回路基板のパワーアップについての相当高い要求があり、印刷回路基板の構築ブロックが、その回路部として完全な集積回路を含むものであるからである。自己計時式の段階的な態様により印刷回路基板の種々の回路をパワーアップすることにより、追加のハードウェアをあまり必要としない安全なパワーアップ構成が得られる。また、本発明は、単一のテクノロジーだけに限定されない。例えば、第１回路はＣＭＯＳテクノロジーにより実現可能である一方で、第２回路はバイポーラテクノロジーにより実現可能である。要はそれら回路に供給された電圧部分と供給電圧との比が重要なのである。この比は用いられるテクノロジーとは基本的に独立しているので、本発明は、広く多種多様なテクノロジーの組み合わせにおいて適用可能である。

以下、添付図面に基づき、これによって限定するものではない例を挙げてさらに詳しく説明する。

図１の電子装置１００は、給電線１０２を通じて図示せぬ電源と結合可能となっている。この電子装置は、ｎ個の回路部（ｎは２以上の値を持つ整数）を備えている。特に、この電子装置は、集積回路の一部、１つの集積回路、印刷回路基板又はマルチチップモジュールとすることができる。第１回路部１２０ａは、第１結合エレメント（素子）１１０ａ及び内部第１回路部給電線１０２ａを介して給電線１０２に結合される一方、第２回路部１２０ｂは、第２結合エレメント（素子）１１０ｂ及び内部第２回路部給電線１０２ｂを介して給電線１０２に結合される。第１結合エレメント１１０ａは、図示せぬ抵抗器或いは好ましくは図１に描かれているような他の制御回路１６０に応答するトランジスタのように簡単なものとすることができる。明らかに、給電線１０２と内部第１回路部給電線１０２ａとの間に電圧降下をもたらすために抵抗が用いられる場合、他の制御回路１６０は余分であり当該構成から省くことができる。なお、第１結合エレメント１１０ａは、例えばワイヤのような永久導電体とすることもできる。但し、その場合には、回路部１２０ａ及び１２０ｂが同時にパワーアップ（給電）を開始し、組み合わされた単一の回路部とみなすことができる。

第２結合エレメント１１０ｂは、制御回路１４０ａに応答し、接続部１４２及び接続部１４８を介して第２結合エレメント１１０ｂを回路部１２０ａに結合する。接続部１４２及び１４８は、当分野において知られた接続可能なエレメントとされるのが普通である。ここで、第２結合エレメント１１０ｂはｐＭＯＳトランジスタであり、接続部１４８は、制御回路１４０ａの出力を第２結合エレメント１１０ｂのゲートに結合する。特に、例えば低消費電力が課題となっている場合、第２結合エレメント１１０ｂは、待機状態において第２回路部１２０ｂからの漏れ電流、を減らし第２回路部１２０ｂの電力要求に対応することの可能な高い閾値電圧ｐＭＯＳトランジスタである。同じことが第１結合エレメント１１０ａにも当てはまり、これも高電圧ｐＭＯＳ閾値トランジスタとすることができることは明らかである。なお、当業者にとっては、結合エレメント１１０ａ及び１１０ｂの他の多くの等価なものを利用することは容易である。また、制御回路１４０ａは、接続部１４４によって給電線１０２に接続され、接続部１４６によって他の給電線１０４に接続される。また、接続部１４４及び１４６は当分野において知られている接続可能なエレメントとするのが普通である。なお、図１において回路部１２０ｎの存在によって明確であるように、この構成はｎ個の回路部に拡張させることができる。この場合、第２の回路部１２０ｂは、結合エレメント１１０ｎを介して給電線１０２に結合される回路部１２０ｎまで図示せぬ次の電圧比較回路等に結合される。結合エレメント１１０ｎは、他の制御回路１４０_ｎ−１を介して図示せぬ回路部１２０_ｎ−１に結合される。このように、各々がその前の部分に応じてパワーアップ（給電）されるｎ個の回路部による自己計時型の縦続接続形態の構成が得られる。

動作においては、図１に示されるような電子装置１００のパワーアップが次のように行われる。電源電圧が給電線１０２に供給される。第１の結合エレメント１１０ａは、本来的に相対的導電性のものか又は他の制御回路１６０の制御の下で導電状態に切り換えられる。この結果、第１の回路部１２０ａはパワーアップされる。図１に描かれた実施例の制御回路１４０ａは、電圧比較回路１４０ａによって形成可能である。かかる比較回路は、接続部１４４を介して制御回路１４０ａに供給される電源電圧と内部第１回路部給電線１０２ａから得られ接続部１４２を介して制御回路１４０ａに供給される第１回路部１２０ａの内部電源電圧との比を監視することによって第１回路部１２０ａのパワーアップを検出する。この比が大きいとき、すなわち第１回路部１２０ａがその選択されたパワーアップ状態にまだ到達していない場合には、電圧比較回路１４０ａは、接続部１４８を導電パス１５０及び接続部１４４を介して比較的高い電圧を伝送する給電線１０２に結合する。結合エレメント１１０ｂのゲートは結果的にプルアップされ、結合エレメント１１０ｂは、非導電状態に引き込まれ、もって第２回路部１２０ｂの給電線１０２との結合を解除することになる。但し、当該比が十分小さく、従って第１回路部１２０ａが十分にパワーアップされその選択されたパワーアップ状態に達すると、電圧比較回路１４０ａは導電パス１５０から導電パス１５２へ切り換わり、ここで接続部１４８が接続部１４６に結合される。この結果、第２結合エレメント１１０ｂのゲートは、ここで比較的に低い電圧を伝送する他方の給電線１０４に接続され、その後にプルダウンされ、スイッチングエレメント１１０ｂは導電状態となり、もって第２回路部１２０ｂのパワーアップを可能（イネーブル）とする。つまり、電圧比較回路１４０ａは、図１に接続部１４２から電圧比較器１４０ａのスイッチへの点線により示されるように、接続部１４２を介して供給される電圧に感応する。なお、当業者であれば、ここで説明したような集積回路１００の漸進的パワーアップがｎ個の回路部に容易に拡張することができる。また、本発明をＣＭＯＳ技術により実現する場合には、ＣＭＯＳの相補的な特性により当該技術のどちらの相補的形態においても本発明の実現が可能となる。例えば、給電線１０２はＶｄｄ線とすることができ、他方の給電線１０４はＶｓｓ線とすることができる。また、これとともに、結合エレメント１１０ａ，１１０ｂ，・・・，１１０はｐＭＯＳトランジスタに、他方の結合エレメント１１２ａ，１１２ｂ，・・・，１１２ｎはｎＭＯＳとランジスタに、その他も同様とされるが、Ｖｓｓ線とした給電線１０２及びｎＭＯＳトランジスタとした結合エレメント１１０ａ，１１０ｂ，・・・，１１０ｎ及びｐＭＯＳトランジスタとした他方の結合エレメント１１２ａ，１１２ｂ，・・・，１１２ｎとともにＶｄｄ線とした他方の給電線１０４を備えた相補的構成は、本発明の範囲から逸脱することなく等しく受け入れられる。

次に図２における電子装置１００の代替実施例を図１の詳細な説明に戻って説明する。図１において用いられる参照符号は、図２における同等の意味を有する。図２において、図１に示される電子装置は、好ましくは最小の有効時間遅延をもって自己計時式の漸進的パワーダウンを可能とする構成により拡張される。図２に描かれた電子装置は、ｄＩ／ｄｔの大きな作用もパワーダウン中に生じることができるので、好ましい構成である。図２において、電子装置１００は、第１回路部１２０ａをその内部第１回路部給電線１０２ａを介して他方の給電線１０４に結合するよう他方の制御回路１６０に応答する第２結合エレメント１１２ａにより拡張されている。また、制御回路１４０ａに応答する他方の第２の結合エレメント１１２ｂは、第２回路部１２０ｂを他方の給電線１０４にその内部第２回路部給電線１０２ｂを介して結合する。普通、ＣＭＯＳ技術においては、給電線１０２がＶｄｄ線である一方で、他方の給電線１０４はＶｓｓ線であるが、ＣＭＯＳの相補的特性は、給電線１０２及び１０４の交替した実現形態も考慮されている。第２の結合エレメント１１２ａ及び１１２ｂは、回路部１２０ａ及び１２０ｂに蓄積された電荷が例えば他方の給電線１０４の如きグランドに漏れて行く導電パスを供給することにより回路部１２０ａ及び１２０ｂの速いパワーダウンを可能（イネーブル）とする。他方の第２の結合エレメント１１２ｂは、制御回路１４０ａにより発生したパワーダウン制御信号に応答するので、第２回路部１２０ｂのパワーダウン（給電停止動作）は、その後、第１回路部１２０ａが選択したパワーダウン状態に達したときにのみイネーブルとされる。このように、電子装置１００のパワーダウンは、給電線１０２を通じた主電源を種々の回路部１２０ａ，１２０ｂ，・・・，１２０ｎへ切り換える必要なく実現することができ、ｄＩ／ｄｔの作用が大きくなることを避けることができる。なお、他方の結合エレメント１１２ａ，１１２ｂ，・・・，１１２ｎは、回路部１２０ａ，１２０ｂ，・・・，１２０ｎの動作中それぞれに電力が供給されることを容易にする必要がないので、極めて小さなｎＭＯＳトランジスタとすることができる。これは、シリコンの実際の占有領域に関して非常に有利である。付随する不利な点は、関連する回路部１２０ａ，１２０ｂ，・・・，１２０ｎのパワーダウンが比較的大なる結合エレメント１１２ａ，１１２ｂ，・・・，１１２ｎを用いるときよりも時間がかかってしまうことである。しかし、これは、パワーダウン時間をミリ秒領域の低い範囲にシフトするのが普通であり、待機モードに電子装置１００の部分を置くことが関係のある問題であるような多くの用途には依然として十分速いものであるので、無視することのできる短所である。

図２に描かれた電子装置１００の動作は、以下にさらに詳しく説明する。また、当業者にとっては制御回路１４０の等価な他の実施例は、本発明の範囲から逸脱することなく適用可能であることは明らかであるが、制御回路１４０ａの実施例として電圧比較回路１４０ａが用いられることになる。電子装置１００がパワーダウン状態にあるときに、第２制御スイッチ１１２ａも他方の第２制御スイッチ１１２ｂも導電状態に切り換えられることになるのに対し、制御スイッチ１１０ａ及び１１０ｂの双方は非導電状態に切り換えられる。したがって、給電線１０２が高い電圧を伝送したとしても、回路部１２０ａ及び１２０ｂは、グランド例えば他方の給電線１０４にのみ接続され、これによりパワーダウン状態のままとなる。ここで、他方の制御回路１６０が第１回路部パワーアップ制御信号を発生すると、結合エレメント１１０ａは導電状態に切り換えられる。これとほぼ同時に、第２結合エレメント１１２ａは、第１回路部１２０ａのパワーアップを可能とし給電線１０２と他方の給電線１０４との短絡を回避するために非導電状態に切り換えられる。第１回路部が十分にパワーアップされ、すなわち選択されたパワー状態に達すると、電圧比較回路１４０ａは、前述したようにその導電パス１５０を導電パス１５２に切り換えることによって第２回路部パワーアップ制御信号を発生する。その結果、他の結合エレメント１１０ｂは導電状態に切り換えられる。ほぼ同時に、他の第２結合エレメント１１２ｂは、第２回路部１２０ｂのパワーアップを許容し、給電線１０２と他の給電線１０４との短絡を回避するために非導電状態に切り換えられる。電子装置１００が十分動作し、すなわち全ての回路部１２０ａ，１２０ｂ，・・・，１２０ｎがパワーアップされたとき、電子装置１００は、次のようにして漸進的なオフ切り換えが可能となる。他の制御回路１６０が第１回路部パワーダウン制御信号を発生するとき、結合エレメント１１０ａは非導電状態に切り換えられる。ほぼ同時に、第２結合エレメント１１２ａは、第１回路部１２０ａのパワーダウンを可能とするために導電状態に切り換えられる。第１回路部パワーダウン制御信号は、単に第１回路部パワーアップ制御信号の不存在とすることができる。第１回路部が十分にパワーダウンされ、すなわち選択されたパワーダウン状態に達したときには、電圧比較回路１４０ａは、その導電パス１５２を導電パス１５０に切り換えることにより、効果的には低電圧を高電圧に切り換えることにより、第２回路部パワーダウン制御信号を発生する。この結果、他の結合エレメント１１０ｂは非導電状態に切り換えられる。同時に、他の第２結合エレメント１１２ｂは、第２回路部１２０ｂのパワーダウンを可能とするために導電状態に切り換えられる。選択されるパワーアップ及びパワーダウン状態は、それぞれ同じ電圧閾値より大きな電圧及び小さな電圧にそれぞれ達する回路部１２０ａ，１２０ｂ，・・・，１２０_ｎ-1として簡単に規定することができる。或いは、選択されるパワーアップ状態は、第１電圧閾値より大なる電圧に達する回路部１２０ａ，１２０ｂ，・・・，１２０_ｎ-1として規定することができる一方、選択されるパワーダウン状態は、第１電圧閾値が第２電圧閾値よりも大きくされつつ第２電圧閾値より小なる電圧に達する回路部１２０ａ，１２０ｂ，・・・，１２０_ｎ-1として規定することができる。後者の場合、回路部１２０ｂ，・・・，１２０ｎの漸進的自己計時オン／オフ切り換えにおけるヒステリシス効果が存在する。なお、このようなヒステリシス効果は、電圧比較器により容易に実現することができることは当業者の誰でもよく知っている。

図３は、図２に示される回路の代替実施例を描いたものである。図２において用いられる参照符号は、図３において同等の意味を持っている。ここで、例えばインバータ２４０ａの如き制御回路２４０ａは、図２に示される電圧比較回路１４０ａの非常に簡単な代替形態である。インバータ２４０ａは、第２トランジスタ２５２に直列に結合される第１トランジスタ２５０を有し、第１トランジスタ２５０はｐＭＯＳトランジスタとされ、第２トランジスタ２５２は、ｎＭＯＳトランジスタとされる。制御端子すなわちトランジスタ２５０及び２５２のゲートは、接続部１４２を介して第１回路部１２０ａに結合される。トランジスタ２５０及び２５２のサイズは、第１トランジスタ２５０が、第１回路部１２０ａがその選択されたパワーアップレベルにまだ達していない場合すなわち第１回路部１２０ａの内部電源電圧が第２トランジスタ２５２をオンに切り換える閾値電圧よりも小さい場合にオンに切り換えられるように選ばれる。ＣＭＯＳの相補的特性により、第１トランジスタ２５０は、第２トランジスタ２５２がオフに切り換わる間にオンに切り換えられ、第２結合エレメント１１０ｂのゲートを、接続部１１４及び１４８を介して給電線１０２に接続することによりプルアップする。換言すれば、トランジスタ２５０は、図２における導電パスとして動作する。その選択されるパワーアップ状態に達する際には、第１回路部１２０ａは、トランジスタ２５２をイネーブルにするとともに、トランジスタ２５０を接続部１４２を介してディセーブルにする。これにより、第２回路部パワーアップ制御信号が発生され、第２結合エレメント１１０ｂのゲートはプルダウンされる。何故なら、トランジスタ２５２は、図２における導電パス１５２として動作し、第２結合エレメント１１０ｂのゲートを接続部１４６及び１４８を介して他の給電線１０４に結合するからである。この結果、第２結合エレメント１１０ｂは、他の第２結合エレメント１１２ｂが非導電状態となるのとほぼ同時に導電状態となり、第２の回路部１２０ｂのパワーアップは開始される。第２回路部パワーダウン制御信号は、このメカニズムの反対により発生される。すなわち、回路１２０ａが選択されたパワーダウン状態に達したときに、第１トランジスタ２５０はオンに切り換えられ、第２トランジスタ２５２はオフに切り換えられる。ここで、インバータ２４０ａは、図２における導電パス１５０として動作し、これに応じて第２回路部パワーダウン信号を発生する。

このポイントにおいて、本発明の実施例をＣＭＯＳ技術に関して説明したものであるが、制御回路１４０ａ及び制御回路２４０ａのような自己計時式の漸進型構成の実現は、ＣＭＯＳ技術だけに限定されない。ここでは明確には示さない他の技術、例えばバイポーラ技術なども本発明の範囲から逸脱することなくそのような回路を実現するのに用いることができる。さらに、本発明の説明の重要な側面は、回路部１２０ｂのパワーアップが技術とは独立したパラメータ、すなわち前の回路部１２０ａからの供給電圧により規定されることである。したがって、色々な技術で実現される複数の回路を印刷回路基板又はマルチチップモジュールである電子装置１００において適用することについての技術的な制限はない。例えば、第１回路部１２０ａは、第１技術例えばＣＭＯＳにより実現することができ、第２回路部１２０ｂは、バイポーラのような第２技術により実現することができこれも自己計時の段階的な態様で種々の回路をパワーアップすることができる。制御回路１４０ａは、第１回路部１２０ａか又は第２回路部１２０ｂにおいて集積化することができるし、当該印刷回路基板又はマルチチップモジュール上にこれら回路の外側に実現可能である。

集積回路及び印刷回路基板のような装置の安全なパワーアップ方策は、これら装置が何度もパワーアップされなければならない場合にこれら装置の寿命に大きく関係するものであり、本発明による方法により提供される。第１ステップにおいて、第１の回路部をパワーアップすることは当該装置の第１パートすなわち回路部をパワーアップ状態に導くことになる。第２ステップにおいては、第１回路部をパワーアップしてから選択された時間遅延後に第１回路部の選択されたパワーアップ状態に応じたパワーアップ制御信号を発生することは、当該装置の次のパートすなわち回路部のパワーアップを可能とするパワーアップ制御信号が前のパートが第１の回路部の選択されたパワーアップ状態により規定されるように十分パワーアップされるとすぐに発生される、ということが保証される。これにより、第２回路部が、当該電源が第２回路部の電力要求を扱うことができるようになったときにのみパワーアップされることになるということを保証する。そして、最終ステップにおいては、パワーアップ制御信号に応答して第２の回路部をパワーアップすることが実現されるのである。本方法は、このように、対象装置の自己計時式の最小時間遅延の段階的動作のパワーアップを保証し、装置の寿命を伸ばすのに低コストで済ますようにしている。

なお、上述した実施例は、本発明を限定したのではなく、どちらかと言えば例示したものであり、当業者であれば、添付の請求項の範囲から逸脱することなく数多くの代替実施例を構成することができる。これら請求項において、括弧内にある参照符号はその請求項を限定するものと解釈してはならない。また、「有する」なる文言は、請求項に列挙されたもの以外の構成要素又はステップの存在を排除するものではない。構成要素の単数表現は、かかる構成要素が複数存在することを排除しない。本発明は、幾つかの別個の構成要素を有するハードウェアにより、また適切にプログラムされたコンピュータにより実現可能である。幾つかの手段を列挙する装置の請求項においては、これら手段の幾つかが１つの同じ品目のハードウェアによって実現可能である。ある手段が相互に異なる従属項に記載されている点は、これら手段の組み合わせが有利に用いられるものではないことを示すものではない。

本発明の実施例による電子装置を示す図。本発明の他の実施例による電子装置を示す図。本発明のさらに他の実施例による電子装置を示す図。

Claims

電子装置であって、
給電線と、
少なくとも第１回路部及び第２回路部を含むｎ個の回路部（ｎは２以上の整数）と、
前記第１回路部を前記給電線に結合するための第１結合エレメントを有する結合手段と、
前記第１回路部を前記給電線に結合してから遅延時間後に前記第２回路部を前記給電線に結合するよう第２回路部パワーアップ制御信号に応じる他の第１結合エレメントを有する他の結合手段と、
を有し、
前記第１回路部に結合され、前記第１回路部の選択されたパワーアップ状態に応じて前記第２回路部パワーアップ制御信号を発生する制御回路をさらに有する、
電子装置。
請求項１に記載の電子装置であって、第１回路部パワーアップ制御信号を発生する他の制御回路をさらに有し、前記第１結合エレメントは、前記第１回路部パワーアップ制御信号に応じて導電状態に切り換わることが可能である、装置。
請求項２に記載の電子装置であって、
前記他の制御回路は、第１回路部パワーダウン制御信号を発生するよう構成され、
前記結合手段は、前記第１回路部パワーダウン制御信号に応じて前記第１回路部を他の給電線に結合するための第２結合手段を有する、装置。
請求項３に記載の電子装置であって、
前記制御回路は、前記第１回路部の選択されたパワーダウン状態に応じて第２回路部パワーダウン制御信号を発生するよう構成され、
前記他の結合手段は、前記第２回路部パワーダウン制御信号に応じて前記第２回路部を前記他の給電線に結合するための他の第２結合エレメントを有する、
装置。
請求項１又は２に記載の電子装置であって、前記制御回路は、前記第１回路部の内部供給電圧を基準電圧と比較することにより前記選択されたパワーアップ状態を検出する電圧比較回路を有し、前記選択されたパワーアップ状態の検出に応じて前記第２回路部パワーアップ制御信号を生成するようにした、
装置。
請求項４に記載の電子装置であって、前記制御回路は、前記第１回路部の内部供給電圧を基準電圧と比較することにより前記選択されたパワーアップ状態を検出する電圧比較回路を有し、前記選択されたパワーアップ状態の検出に応じて前記第２回路部パワーアップ制御信号を生成するようにし、前記第１回路部の内部供給電圧を基準電圧と比較することにより前記選択されたパワーダウン状態を検出し当該選択されたパワーダウン状態の検出に応じて前記第２回路部パワーダウン制御信号を生成するようにした、
装置。
請求項５又は６に記載の電子装置であって、前記基準電圧は電源電圧である、装置。
請求項１に記載の電子装置であって、前記電圧比較回路は、前記第１回路部の内部供給電圧に応じる制御端子をそれぞれ有する第１トランジスタ及び第２トランジスタを有するインバータを有する、
装置。
請求項８に記載の電子装置であって、前記選択されたパワーアップ状態は、前記第１トランジスタの第１の規模及び前記第２トランジスタの第２の規模によって規定される、装置。
請求項１に記載の電子装置であって、前記第１の回路部は、第１技術により実現され、前記第２回路部は、第２技術により実現される、装置。
第１回路部及び第２回路部を含むｎ個の回路部を有する電子装置をパワーアップする方法であって、
前記第１回路部をパワーアップし、
前記第１回路部をパワーアップしてから所定遅延時間後にパワーアップする制御信号を発生し、
前記パワーアップ制御信号に応じて前記第２回路部をパワーアップし、
前記第１回路部の選択されたパワーアップ状態に応じて前記パワーアップ制御信号を発生する、
方法。