JPH11274901A - 出力回路、パルス幅変調回路および半導体集積回路 - Google Patents
出力回路、パルス幅変調回路および半導体集積回路Info
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Abstract
(57)【要約】
【課題】 ＰＷＭＩＣの出力回路においては、電源、接
地配線のインダクタンス成分により信号線にリンギング
が生じるという課題があった。 【解決手段】 負荷容量４を外部電源を通して充電する
のではなく、半導体チップ内部にプリチャージされた第
１の電荷蓄積手段２０５から充電し、また上記負荷容量
４の電荷を外部接地を通して放電するのではなく、半導
体チップ内部にプリディスチャージされた第２の電荷蓄
積手段３０５へ放電するように構成したものである。
地配線のインダクタンス成分により信号線にリンギング
が生じるという課題があった。 【解決手段】 負荷容量４を外部電源を通して充電する
のではなく、半導体チップ内部にプリチャージされた第
１の電荷蓄積手段２０５から充電し、また上記負荷容量
４の電荷を外部接地を通して放電するのではなく、半導
体チップ内部にプリディスチャージされた第２の電荷蓄
積手段３０５へ放電するように構成したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＰＷＭＩ
Ｃの出力回路、この出力回路を用いたパルス幅変調回路
および半導体集積回路に関するものである。
Ｃの出力回路、この出力回路を用いたパルス幅変調回路
および半導体集積回路に関するものである。
【０００２】
【従来の技術】図１９は従来の出力回路を用いたパルス
幅変調回路のブロック図を示すもので、１は入力された
クロック信号に基づいて位相を異にする多種類の波形を
出力する波形生成回路、２は例えば８ビットのデータ信
号および２ビットの制御信号に基づいて上記波形生成回
路１からの波形を選択する波形選択回路、３は上記波形
選択回路２で選択された波形信号を入力信号とし、その
入力信号の極性変化によって、出力端ＯＵＴに接続され
た負荷容量４を充放電する出力回路である。
幅変調回路のブロック図を示すもので、１は入力された
クロック信号に基づいて位相を異にする多種類の波形を
出力する波形生成回路、２は例えば８ビットのデータ信
号および２ビットの制御信号に基づいて上記波形生成回
路１からの波形を選択する波形選択回路、３は上記波形
選択回路２で選択された波形信号を入力信号とし、その
入力信号の極性変化によって、出力端ＯＵＴに接続され
た負荷容量４を充放電する出力回路である。
【０００３】図２０は上記出力回路３の構成を示す回路
図であり、５はＰＭＯＳトランジスタＰ１とＮＭＯＳト
ランジスタＮ１とからなる半導体チップ、６は半導体チ
ップ５の電源パッド、７は半導体チップ５の接地パッ
ド、Ｌ１およびＲ１は電源パッド６と電源供給端Ｖｃｃ
間に接続されたリードフレームのインダクタンスおよび
抵抗、Ｌ２およびＲ２は接地パッド７と接地Ｇ間に接続
されたＰＣボードの配線のインダクタンスおよび抵抗、
８は出力端ＯＵＴを接続する出力パッド、９は半導体チ
ップ５の入力側に接続した反転回路（インバータ）であ
る。
図であり、５はＰＭＯＳトランジスタＰ１とＮＭＯＳト
ランジスタＮ１とからなる半導体チップ、６は半導体チ
ップ５の電源パッド、７は半導体チップ５の接地パッ
ド、Ｌ１およびＲ１は電源パッド６と電源供給端Ｖｃｃ
間に接続されたリードフレームのインダクタンスおよび
抵抗、Ｌ２およびＲ２は接地パッド７と接地Ｇ間に接続
されたＰＣボードの配線のインダクタンスおよび抵抗、
８は出力端ＯＵＴを接続する出力パッド、９は半導体チ
ップ５の入力側に接続した反転回路（インバータ）であ
る。
【０００４】次の動作について説明する。クロック信号
を入力する波形生成回路１からは図２１に示すように位
相を異にする多種類の波形信号が出力される。波形選択
回路２は入力される例えば８ビットのデータ信号と例え
ば２ビットの制御信号に基づいて、入力された波形信号
の中から１つの波形信号を選択して出力回路３に供給す
る。
を入力する波形生成回路１からは図２１に示すように位
相を異にする多種類の波形信号が出力される。波形選択
回路２は入力される例えば８ビットのデータ信号と例え
ば２ビットの制御信号に基づいて、入力された波形信号
の中から１つの波形信号を選択して出力回路３に供給す
る。
【０００５】出力回路３の半導体チップ５では、入力さ
れた波形信号の第１の極性（例えば立ち上がり極性）で
ＰＭＯＳトランジスタＰ１を導通し、ＮＭＯＳトランジ
スタＮ１を非導通とし、インダクタンスＬ１および抵抗
Ｒ１、電源パッド６、ＰＭＯＳトランジスタＰ１、出力
パッド８を介して負荷容量４を充電する。次いで、入力
波形の極性が反転して第１の極性と異なる第２の極性
（例えば立ち下がり極性）になると、ＰＭＯＳトランジ
スタＰ１を非導通、ＮＭＯＳトランジスタＮ１を導通と
し、出力パッド８、ＮＭＯＳトランジスタＮ１、抵抗Ｒ
２およびインダクタンスＬ２を介して負荷容量４の充電
電荷を放電する。
れた波形信号の第１の極性（例えば立ち上がり極性）で
ＰＭＯＳトランジスタＰ１を導通し、ＮＭＯＳトランジ
スタＮ１を非導通とし、インダクタンスＬ１および抵抗
Ｒ１、電源パッド６、ＰＭＯＳトランジスタＰ１、出力
パッド８を介して負荷容量４を充電する。次いで、入力
波形の極性が反転して第１の極性と異なる第２の極性
（例えば立ち下がり極性）になると、ＰＭＯＳトランジ
スタＰ１を非導通、ＮＭＯＳトランジスタＮ１を導通と
し、出力パッド８、ＮＭＯＳトランジスタＮ１、抵抗Ｒ
２およびインダクタンスＬ２を介して負荷容量４の充電
電荷を放電する。
【０００６】この場合、図２２に示すように、入力され
た波形信号ＩＮはインダクタンスＬ１、Ｌ２の成分によ
って同図ＯＵＴのようにリンギングを生じる。このリン
ギングの共振周波数をｆ０、インダクタンス成分をＬ、
負荷容量をＣとすると、 ｆ０＝１／２π√ＬＣ となる。また、リンギングのレベルをＱとし、ＰＭＯＳ
トランジスタＰ１およびＮＭＯＳトランジスタＮ１のオ
ン抵抗をＲとすると、 Ｑ＝２πｆ０・Ｌ／Ｒ となる。
た波形信号ＩＮはインダクタンスＬ１、Ｌ２の成分によ
って同図ＯＵＴのようにリンギングを生じる。このリン
ギングの共振周波数をｆ０、インダクタンス成分をＬ、
負荷容量をＣとすると、 ｆ０＝１／２π√ＬＣ となる。また、リンギングのレベルをＱとし、ＰＭＯＳ
トランジスタＰ１およびＮＭＯＳトランジスタＮ１のオ
ン抵抗をＲとすると、 Ｑ＝２πｆ０・Ｌ／Ｒ となる。
【０００７】
【発明が解決しようとする課題】従来の出力回路は以上
のように構成されているので、負荷容量４の充放電特性
を急峻にするために、半導体チップ５を構成するＰＭＯ
ＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の
電流駆動能力を大きくして高速化する場合、トランジス
タのオン抵抗Ｒは低下し、図２２に示すようにリンギン
グのレベルｌは増加する。このリンギングのレベル増加
は信号伝達においてノイズとなり、論理システムを誤動
作させる要因となるとともに、不要幅射の発生により、
他の機器を誤動作させる可能性があるという課題があっ
た。
のように構成されているので、負荷容量４の充放電特性
を急峻にするために、半導体チップ５を構成するＰＭＯ
ＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の
電流駆動能力を大きくして高速化する場合、トランジス
タのオン抵抗Ｒは低下し、図２２に示すようにリンギン
グのレベルｌは増加する。このリンギングのレベル増加
は信号伝達においてノイズとなり、論理システムを誤動
作させる要因となるとともに、不要幅射の発生により、
他の機器を誤動作させる可能性があるという課題があっ
た。
【０００８】このリンギングを抑制するためには、 （１）出力パッドに直列にダンピング抵抗を挿入するこ
とが考えられる。しかし、この構成は出力電流を減衰さ
せるため好ましくない。 （２）出力回路の入力波形に特定の傾きをもたせ、入力
波形の時間あたりの電流変化を小さくすることによっ
て、共振回路の振動レベルを小さくする構成（スルーレ
ートコントロール）が考えられる。しかし、この構成で
は出力信号も鈍ってしまい、高速化を図る上で好ましく
ない。
とが考えられる。しかし、この構成は出力電流を減衰さ
せるため好ましくない。 （２）出力回路の入力波形に特定の傾きをもたせ、入力
波形の時間あたりの電流変化を小さくすることによっ
て、共振回路の振動レベルを小さくする構成（スルーレ
ートコントロール）が考えられる。しかし、この構成で
は出力信号も鈍ってしまい、高速化を図る上で好ましく
ない。
【０００９】一方、リンギングは半導体チップ５のパッ
ド６、７に接続された電源接続線、接地接続線のインダ
クタンス成分に起因する。すなわち、負荷容量４ヘの充
電と放電をインダクタンス成分を有する半導体チップ外
の電源接続線、接地接続線を通して行うため必ずリンギ
ングが発生するという課題があった。
ド６、７に接続された電源接続線、接地接続線のインダ
クタンス成分に起因する。すなわち、負荷容量４ヘの充
電と放電をインダクタンス成分を有する半導体チップ外
の電源接続線、接地接続線を通して行うため必ずリンギ
ングが発生するという課題があった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、負荷容量ヘの充電と放電をインダ
クタンス成分を有する半導体チップの電源接続線、接地
接続線を通して行なわないようにして、リンギングを低
減した出力回路、この出力回路を用いたパルス幅変調回
路および半導体集積回路を得ることを目的する。
めになされたもので、負荷容量ヘの充電と放電をインダ
クタンス成分を有する半導体チップの電源接続線、接地
接続線を通して行なわないようにして、リンギングを低
減した出力回路、この出力回路を用いたパルス幅変調回
路および半導体集積回路を得ることを目的する。
【００１１】
【課題を解決するための手段】この発明に係る出力回路
は、入力信号の第１の極性信号に基づいて第１の出力ト
ランジスタの導通、非導通を制御するとともに該第１の
出力トランジスタの導通制御時に内蔵された第１の電荷
蓄積手段の充電電荷によって出力端の負荷容量を充電し
該第１の出力トランジスタの非導通制御時に該第１の電
荷蓄積手段の充電を行う出力充電制御回路と、前記入力
信号の第１の極性信号とは反転極性の第２の極性信号に
基づいて第２の出力トランジスタの導通、非導通を制御
するとともに該第２の出力トランジスタの導通制御時に
前記負荷容量の電荷を内蔵された第２の電荷蓄積手段に
放電し該第２の出力トランジスタの非導通制御時に該第
２の電荷蓄積手段の電荷を放電する出力放電制御回路と
を備えたものである。
は、入力信号の第１の極性信号に基づいて第１の出力ト
ランジスタの導通、非導通を制御するとともに該第１の
出力トランジスタの導通制御時に内蔵された第１の電荷
蓄積手段の充電電荷によって出力端の負荷容量を充電し
該第１の出力トランジスタの非導通制御時に該第１の電
荷蓄積手段の充電を行う出力充電制御回路と、前記入力
信号の第１の極性信号とは反転極性の第２の極性信号に
基づいて第２の出力トランジスタの導通、非導通を制御
するとともに該第２の出力トランジスタの導通制御時に
前記負荷容量の電荷を内蔵された第２の電荷蓄積手段に
放電し該第２の出力トランジスタの非導通制御時に該第
２の電荷蓄積手段の電荷を放電する出力放電制御回路と
を備えたものである。
【００１２】この発明に係る出力回路は、第１の電荷蓄
積手段の充電電荷とともに負荷容量を充電し、第２の電
荷蓄積手段とともに前記負荷容量の電荷を放電する充放
電回路を備えたものである。
積手段の充電電荷とともに負荷容量を充電し、第２の電
荷蓄積手段とともに前記負荷容量の電荷を放電する充放
電回路を備えたものである。
【００１３】この発明に係る出力回路は、入力信号の極
性反転に基づいて充放電回路の放電路と充電路の切り替
え時期に差を設ける貫通電流低減回路を備えたものであ
る。
性反転に基づいて充放電回路の放電路と充電路の切り替
え時期に差を設ける貫通電流低減回路を備えたものであ
る。
【００１４】この発明に係る出力回路は、第１の電荷蓄
積手段および第２の電荷蓄積手段としてＮＭＯＳトラン
ジスタのゲート容量を用いるものである。
積手段および第２の電荷蓄積手段としてＮＭＯＳトラン
ジスタのゲート容量を用いるものである。
【００１５】この発明に係る出力回路は、第１の電荷蓄
積手段および第２の電荷蓄積手段としてＰＭＯＳトラン
ジスタのゲート容量を用いるものである。
積手段および第２の電荷蓄積手段としてＰＭＯＳトラン
ジスタのゲート容量を用いるものである。
【００１６】この発明に係る出力回路は、入力信号の極
性反転に基づく充放電回路の動作時期を、出力充電制御
回路と出力放電制御回路の動作時期より遅らせる遅延回
路を備えたものである。
性反転に基づく充放電回路の動作時期を、出力充電制御
回路と出力放電制御回路の動作時期より遅らせる遅延回
路を備えたものである。
【００１７】この発明に係る出力回路は、電源接続端お
よび接地接続端間に接続された電荷蓄積手段と並列に電
荷蓄積手段を接続したものである。
よび接地接続端間に接続された電荷蓄積手段と並列に電
荷蓄積手段を接続したものである。
【００１８】この発明に係る出力回路は、入力信号の第
１の極性信号に基づいて第１の出力トランジスタの導
通、非導通を制御するとともに該第１の出力トランジス
タの導通制御時に内蔵された第１の電荷蓄積手段の充電
電荷によって負荷容量を充電し該第１の出力トランジス
タの非導通制御時に該第１の電荷蓄積手段の充電を行う
出力充電制御回路と、前記入力信号の第１の極性信号と
は反転極性の第２の極性信号に基づいて第２の出力トラ
ンジスタの導通、非導通を制御するとともに該第２の出
力トランジスタの導通制御時に前記負荷容量の電荷を内
蔵された第２の電荷蓄積手段に放電し該第２の出力トラ
ンジスタの非導通制御時に該第２の電荷蓄積手段の電荷
を放電する出力放電制御回路と、前記第１の電荷蓄積手
段の充電電荷とともに負荷容量を充電し、前記第２の電
荷蓄積手段とともに前記負荷容量の電荷を放電する充放
電回路と、前記入力信号の極性反転に基づいて前記充放
電回路の放電路と充電路の切り替え時期に差を設ける貫
通電流低減回路と、前記入力信号の極性反転に基づく前
記充放電回路の動作時期を、前記出力充電制御回路と出
力放電制御回路の動作時期より遅らせる遅延回路と、電
源接続端と接地接続端間に接続した前記充放電回路と並
列に接続した電荷蓄積手段とを備えたものである。
１の極性信号に基づいて第１の出力トランジスタの導
通、非導通を制御するとともに該第１の出力トランジス
タの導通制御時に内蔵された第１の電荷蓄積手段の充電
電荷によって負荷容量を充電し該第１の出力トランジス
タの非導通制御時に該第１の電荷蓄積手段の充電を行う
出力充電制御回路と、前記入力信号の第１の極性信号と
は反転極性の第２の極性信号に基づいて第２の出力トラ
ンジスタの導通、非導通を制御するとともに該第２の出
力トランジスタの導通制御時に前記負荷容量の電荷を内
蔵された第２の電荷蓄積手段に放電し該第２の出力トラ
ンジスタの非導通制御時に該第２の電荷蓄積手段の電荷
を放電する出力放電制御回路と、前記第１の電荷蓄積手
段の充電電荷とともに負荷容量を充電し、前記第２の電
荷蓄積手段とともに前記負荷容量の電荷を放電する充放
電回路と、前記入力信号の極性反転に基づいて前記充放
電回路の放電路と充電路の切り替え時期に差を設ける貫
通電流低減回路と、前記入力信号の極性反転に基づく前
記充放電回路の動作時期を、前記出力充電制御回路と出
力放電制御回路の動作時期より遅らせる遅延回路と、電
源接続端と接地接続端間に接続した前記充放電回路と並
列に接続した電荷蓄積手段とを備えたものである。
【００１９】この発明に係るパルス幅変調回路は、入力
されたクロック信号に基づいて位相を異にする多種類の
波形信号を出力する波形生成回路と、データ信号および
制御信号に基づいて前記波形生成回路から出力された波
形信号を選択する波形選択回路と、前記波形選択回路で
選択された波形信号を入力信号とする請求項１から請求
項８のうちのいずれか１項記載の出力回路とを備えたも
のである。
されたクロック信号に基づいて位相を異にする多種類の
波形信号を出力する波形生成回路と、データ信号および
制御信号に基づいて前記波形生成回路から出力された波
形信号を選択する波形選択回路と、前記波形選択回路で
選択された波形信号を入力信号とする請求項１から請求
項８のうちのいずれか１項記載の出力回路とを備えたも
のである。
【００２０】この発明に係る半導体集積回路は、請求項
１から請求項８のうちのいずれか１項記載の出力回路
と、この出力回路に設けた複数の電源パッドおよび複数
の接地パッドと、この複数の電源パッドおよび複数の接
地パッドと外部端子とをそれぞれ接続する複数のリード
線とを備えたものである。
１から請求項８のうちのいずれか１項記載の出力回路
と、この出力回路に設けた複数の電源パッドおよび複数
の接地パッドと、この複数の電源パッドおよび複数の接
地パッドと外部端子とをそれぞれ接続する複数のリード
線とを備えたものである。
【００２１】
【発明の実施の形態】以下、この発明を実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による出
力回路図を示すもので、１００は入力信号反転回路（イ
ンバータ）、２００は出力充電制御回路であり、入力信
号と前記入力信号反転回路の出力信号を入力とするＡＮ
Ｄ回路２０１、前記ＡＮＤ回路２０１の出力信号の極性
を反転する反転回路（インバータ）２０２を有する。２
０３はＰＭＯＳトランジスタであり、前記ＡＮＤ回路２
０１の出力端がゲートに接続され、ソースが電源パッド
６に接続され、ドレインが第１の電荷蓄積手段２０５に
接続されている。２０４は第１の出力トランジスタとし
てのＰＭＯＳトランジスタであり、前記反転回路２０２
の出力端がゲートに接続され、ソースが前記第１の電荷
蓄積手段２０５に接続され、ドレインが出力パッド８を
介して出力端ＯＵＴの負荷容量４に接続されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１による出
力回路図を示すもので、１００は入力信号反転回路（イ
ンバータ）、２００は出力充電制御回路であり、入力信
号と前記入力信号反転回路の出力信号を入力とするＡＮ
Ｄ回路２０１、前記ＡＮＤ回路２０１の出力信号の極性
を反転する反転回路（インバータ）２０２を有する。２
０３はＰＭＯＳトランジスタであり、前記ＡＮＤ回路２
０１の出力端がゲートに接続され、ソースが電源パッド
６に接続され、ドレインが第１の電荷蓄積手段２０５に
接続されている。２０４は第１の出力トランジスタとし
てのＰＭＯＳトランジスタであり、前記反転回路２０２
の出力端がゲートに接続され、ソースが前記第１の電荷
蓄積手段２０５に接続され、ドレインが出力パッド８を
介して出力端ＯＵＴの負荷容量４に接続されている。
【００２２】３００は出力放電制御回路であり、入力信
号と前記入力信号反転回路１００の出力信号を入力とす
るＯＲ回路３０１、前記ＯＲ回路３０１の出力信号の極
性を反転する反転回路３０２を有する。３０３は前記Ｏ
Ｒ回路３０１の出力端がゲートに接続され、ソースが接
地パッド７に接続され、ドレインが第２の電荷蓄積手段
３０５に接続されるＮＭＯＳトランジスタ、３０４は第
２の出力トランジスタとしてのＮＭＯＳトランジスタで
あり、前記反転回路３０２の出力端がゲートに接続さ
れ、ソースが前記第２の電荷蓄積手段３０５に接続さ
れ、ドレインが出力端ＯＵＴの負荷容量４に接続されて
いる。
号と前記入力信号反転回路１００の出力信号を入力とす
るＯＲ回路３０１、前記ＯＲ回路３０１の出力信号の極
性を反転する反転回路３０２を有する。３０３は前記Ｏ
Ｒ回路３０１の出力端がゲートに接続され、ソースが接
地パッド７に接続され、ドレインが第２の電荷蓄積手段
３０５に接続されるＮＭＯＳトランジスタ、３０４は第
２の出力トランジスタとしてのＮＭＯＳトランジスタで
あり、前記反転回路３０２の出力端がゲートに接続さ
れ、ソースが前記第２の電荷蓄積手段３０５に接続さ
れ、ドレインが出力端ＯＵＴの負荷容量４に接続されて
いる。
【００２３】Ｌ１は電源パッド６と電源電圧Ｖｃｃの供
給端子とを接続するリードフレームのインダクタンス成
分、Ｌ２は接地パッド７と接地とを接続するＰＣボード
配線のインダクタンス成分である。
給端子とを接続するリードフレームのインダクタンス成
分、Ｌ２は接地パッド７と接地とを接続するＰＣボード
配線のインダクタンス成分である。
【００２４】上記の第１の電荷蓄積手段２０５および第
２の電荷蓄積手段３０５としては、図示したようなコン
デンサでもよいが、ＰＭＯＳトランジスタのゲ−トＧと
基板間の電荷蓄積機能を利用する。すなわち、ＰＭＯＳ
トランジスタは図２に示すように、Ｐ型基板１０にｎ+
のソースＳとドレインＤを設け、この両者の中間にゲー
ト酸化膜１１を介してゲートＧを設けたもので、このゲ
ート酸化膜１１が電荷蓄積機能を有する。この場合、電
荷蓄積容量Ｃは、Ｃ＝εＳ／ｄで得られるので、ゲート
Ｇの面積Ｓを大きくするか、絶縁物であるゲート酸化膜
１１の厚みｄを薄くすることにより、希望する電荷蓄積
容量Ｃを容易に得ることができる。
２の電荷蓄積手段３０５としては、図示したようなコン
デンサでもよいが、ＰＭＯＳトランジスタのゲ−トＧと
基板間の電荷蓄積機能を利用する。すなわち、ＰＭＯＳ
トランジスタは図２に示すように、Ｐ型基板１０にｎ+
のソースＳとドレインＤを設け、この両者の中間にゲー
ト酸化膜１１を介してゲートＧを設けたもので、このゲ
ート酸化膜１１が電荷蓄積機能を有する。この場合、電
荷蓄積容量Ｃは、Ｃ＝εＳ／ｄで得られるので、ゲート
Ｇの面積Ｓを大きくするか、絶縁物であるゲート酸化膜
１１の厚みｄを薄くすることにより、希望する電荷蓄積
容量Ｃを容易に得ることができる。
【００２５】また、ＡＮＤ回路２０１、ＯＲ回路３０
１、反転回路１００、２０２、３０２もＭＯＳトランジ
スタの組み合わせで構成することにより、図１に示す出
力回路をすべてＭＯＳトランジスタで構成することがで
きる。
１、反転回路１００、２０２、３０２もＭＯＳトランジ
スタの組み合わせで構成することにより、図１に示す出
力回路をすべてＭＯＳトランジスタで構成することがで
きる。
【００２６】次に動作について説明する。まず、図３の
タイミング図に示すように、入力信号が“Ｌ”から
“Ｈ”に変化すると、入力信号反転回路１００の出力端
Ｂの出力信号は自己の有する遅延時間ｔ１後に“Ｈ”か
ら“Ｌ”に変化する。この結果、ＡＮＤ回路２０１の出
力端Ｃは上記遅延時間ｔ１の間“Ｈ”パルスを出力し、
ＰＭＯＳトランジスタ２０３を非導通とする。また、反
転回路２０２は“Ｈ”パルスを入力しての出力端Ｄに
“Ｌ”パルスを出力し、ＰＭＯＳトランジスタ２０４を
導通させる。このＰＭＯＳトランジスタ２０４の導通に
より、第１の電荷蓄積手段２０５の充電電荷によって、
負荷容量４を充電する。この結果、出力端子ＯＵＴは
“Ｈ”レベルまで上昇する。
タイミング図に示すように、入力信号が“Ｌ”から
“Ｈ”に変化すると、入力信号反転回路１００の出力端
Ｂの出力信号は自己の有する遅延時間ｔ１後に“Ｈ”か
ら“Ｌ”に変化する。この結果、ＡＮＤ回路２０１の出
力端Ｃは上記遅延時間ｔ１の間“Ｈ”パルスを出力し、
ＰＭＯＳトランジスタ２０３を非導通とする。また、反
転回路２０２は“Ｈ”パルスを入力しての出力端Ｄに
“Ｌ”パルスを出力し、ＰＭＯＳトランジスタ２０４を
導通させる。このＰＭＯＳトランジスタ２０４の導通に
より、第１の電荷蓄積手段２０５の充電電荷によって、
負荷容量４を充電する。この結果、出力端子ＯＵＴは
“Ｈ”レベルまで上昇する。
【００２７】そして、上記遅延時間ｔ１が経過して入力
信号反転回路１００の出力信号が“Ｌ”になると、ＡＮ
Ｄ回路２０１の出力信号が“Ｌ”となり、反転回路２０
２の出力信号が“Ｈ”となる。この結果、ＰＭＯＳトラ
ンジスタ２０３は導通し、ＰＭＯＳトランジスタ２０４
は非導通となる。このため、電源供給端子Ｖｃｃを通じ
て外部電源から第１の電荷蓄積手段２０５を充電（プリ
チャージ）する。
信号反転回路１００の出力信号が“Ｌ”になると、ＡＮ
Ｄ回路２０１の出力信号が“Ｌ”となり、反転回路２０
２の出力信号が“Ｈ”となる。この結果、ＰＭＯＳトラ
ンジスタ２０３は導通し、ＰＭＯＳトランジスタ２０４
は非導通となる。このため、電源供給端子Ｖｃｃを通じ
て外部電源から第１の電荷蓄積手段２０５を充電（プリ
チャージ）する。
【００２８】次に、入力信号が“Ｈ”から“Ｌ”に変化
すると、入力信号反転回路１００の遅延時間ｔ２の間、
反転回路３０２の出力信号は“Ｌ”から“Ｈ”に変化
し、ＮＭＯＳトランジスタ３０４を導通させ、第２の電
荷蓄積手段３０５へ負荷容量４の電荷が放電され、出力
端ＯＵＴの電位は“Ｌ”レベルまで下降する。一方、Ｏ
Ｒ回路３０１の出力信号である“Ｌ”パルスは、ＮＭＯ
Ｓトランジスタ３０３を非導通とし、第２の電荷蓄積手
段３０５と接地端との接続を切断する。
すると、入力信号反転回路１００の遅延時間ｔ２の間、
反転回路３０２の出力信号は“Ｌ”から“Ｈ”に変化
し、ＮＭＯＳトランジスタ３０４を導通させ、第２の電
荷蓄積手段３０５へ負荷容量４の電荷が放電され、出力
端ＯＵＴの電位は“Ｌ”レベルまで下降する。一方、Ｏ
Ｒ回路３０１の出力信号である“Ｌ”パルスは、ＮＭＯ
Ｓトランジスタ３０３を非導通とし、第２の電荷蓄積手
段３０５と接地端との接続を切断する。
【００２９】そして、上記遅延時間ｔ２が経過して入力
信号反転回路１００の出力信号が“Ｌ”になると、ＯＲ
回路３０１の出力信号が“Ｌ”となり、反転回路３０２
の出力信号が“Ｈ”となる。この結果、ＮＭＯＳトラン
ジスタ３０４を非導通とするとともに、ＮＭＯＳトラン
ジスタ３０３を導通させる。この結果、導通したＮＭＯ
Ｓトランジスタ３０３を通じて、第２の電荷蓄積手段３
０５に蓄積された電荷を接地端へ放電（プリディスチャ
ージ）する。
信号反転回路１００の出力信号が“Ｌ”になると、ＯＲ
回路３０１の出力信号が“Ｌ”となり、反転回路３０２
の出力信号が“Ｈ”となる。この結果、ＮＭＯＳトラン
ジスタ３０４を非導通とするとともに、ＮＭＯＳトラン
ジスタ３０３を導通させる。この結果、導通したＮＭＯ
Ｓトランジスタ３０３を通じて、第２の電荷蓄積手段３
０５に蓄積された電荷を接地端へ放電（プリディスチャ
ージ）する。
【００３０】以上のように、この実施の形態１によれ
ば、負荷容量４を外部電源を通して充電するのではな
く、半導体チップ内部にプリチャージされた第１の電荷
蓄積手段２０５から充電し、また上記負荷容量４の電荷
を外部接地を通して放電するのではなく、半導体チップ
内部にプリディスチャージされた第２の電荷蓄積手段３
０５へ放電するため、リンギングがほとんど発生しない
ものである。
ば、負荷容量４を外部電源を通して充電するのではな
く、半導体チップ内部にプリチャージされた第１の電荷
蓄積手段２０５から充電し、また上記負荷容量４の電荷
を外部接地を通して放電するのではなく、半導体チップ
内部にプリディスチャージされた第２の電荷蓄積手段３
０５へ放電するため、リンギングがほとんど発生しない
ものである。
【００３１】実施の形態２．図４はこの発明の実施の形
態２による出力回路を示すもので、前記図１に示した実
施の形態１の出力回路にさらに充放電回路４００を付加
したものである。この充放電回路４００はＰＭＯＳトラ
ンジスタ１２とＮＭＯＳトランジスタ１３とで構成され
ており、ＰＭＯＳトランジスタ１２はゲートＧが入力信
号反転回路１００の出力端に接続され、ソースＳが電源
パッド６を介して電源供給端子Ｖｃｃに接続され、ドレ
インＤが出力パッド８を介して出力端ＯＵＴに接続され
ている。また、ＮＭＯＳトランジスタ１３はゲートＧが
入力信号反転回路１００の出力端に接続され、ソースＳ
が接地パッド７を介して接地Ｇに接続され、ドレインＤ
が出力パッド８を介して出力端ＯＵＴに接続されてい
る。
態２による出力回路を示すもので、前記図１に示した実
施の形態１の出力回路にさらに充放電回路４００を付加
したものである。この充放電回路４００はＰＭＯＳトラ
ンジスタ１２とＮＭＯＳトランジスタ１３とで構成され
ており、ＰＭＯＳトランジスタ１２はゲートＧが入力信
号反転回路１００の出力端に接続され、ソースＳが電源
パッド６を介して電源供給端子Ｖｃｃに接続され、ドレ
インＤが出力パッド８を介して出力端ＯＵＴに接続され
ている。また、ＮＭＯＳトランジスタ１３はゲートＧが
入力信号反転回路１００の出力端に接続され、ソースＳ
が接地パッド７を介して接地Ｇに接続され、ドレインＤ
が出力パッド８を介して出力端ＯＵＴに接続されてい
る。
【００３２】上記ＰＭＯＳトランジスタ１２およびＮＭ
ＯＳトランジスタ１３の電流駆動能力Ｐ2 に対しＰＭＯ
Ｓトランジスタ２０４およびＮＭＯＳトランジスタ３０
４の電流駆動能力Ｐ1 の比は、Ｐ1 ＞Ｐ2 とし、この比
はＰＭＯＳトランジスタ１２およびＮＭＯＳトランジス
タ１３によるリンギングレベルと出力端子ＯＵＴが電源
電圧Ｖｃｃまで上昇する時間とのトレードオフで決ま
る。
ＯＳトランジスタ１３の電流駆動能力Ｐ2 に対しＰＭＯ
Ｓトランジスタ２０４およびＮＭＯＳトランジスタ３０
４の電流駆動能力Ｐ1 の比は、Ｐ1 ＞Ｐ2 とし、この比
はＰＭＯＳトランジスタ１２およびＮＭＯＳトランジス
タ１３によるリンギングレベルと出力端子ＯＵＴが電源
電圧Ｖｃｃまで上昇する時間とのトレードオフで決ま
る。
【００３３】次に動作について説明する。まず、前記図
３のタイミング図に示すように、入力信号が“Ｌ”から
“Ｈ”に変化すると、入力信号反転回路１００の出力端
Ｂの出力信号は自己の有する遅延時間ｔ１後に“Ｈ”か
ら“Ｌ”に変化する。この結果、ＡＮＤ回路２０１の出
力端Ｃは上記遅延時間ｔ１の間“Ｈ”パルスを出力し、
ＰＭＯＳトランジスタ２０３を非導通とする。また、反
転回路２０２は“Ｈ”パルスを入力して出力端Ｄに
“Ｌ”パルスを出力し、ＰＭＯＳトランジスタ２０４を
導通させる。このＰＭＯＳトランジスタ２０４の導通に
より、第１の電荷蓄積手段２０５の充電電荷によって、
負荷容量４を充電する。この結果、出力端子ＯＵＴは
“Ｈ”レベルまで上昇する。
３のタイミング図に示すように、入力信号が“Ｌ”から
“Ｈ”に変化すると、入力信号反転回路１００の出力端
Ｂの出力信号は自己の有する遅延時間ｔ１後に“Ｈ”か
ら“Ｌ”に変化する。この結果、ＡＮＤ回路２０１の出
力端Ｃは上記遅延時間ｔ１の間“Ｈ”パルスを出力し、
ＰＭＯＳトランジスタ２０３を非導通とする。また、反
転回路２０２は“Ｈ”パルスを入力して出力端Ｄに
“Ｌ”パルスを出力し、ＰＭＯＳトランジスタ２０４を
導通させる。このＰＭＯＳトランジスタ２０４の導通に
より、第１の電荷蓄積手段２０５の充電電荷によって、
負荷容量４を充電する。この結果、出力端子ＯＵＴは
“Ｈ”レベルまで上昇する。
【００３４】そして、上記遅延時間ｔ１が経過して入力
信号反転回路１００の出力信号が“Ｌ”になると、ＡＮ
Ｄ回路２０１の出力信号が“Ｌ”となり、反転回路２０
２の出力信号が“Ｈ”となる。この結果、ＰＭＯＳトラ
ンジスタ２０３は導通し、ＰＭＯＳトランジスタ２０４
は非導通となる。このため、電源供給端子Ｖｃｃを通じ
て外部電源から第１の電荷蓄積手段２０５を充電（プリ
チャージ）する。
信号反転回路１００の出力信号が“Ｌ”になると、ＡＮ
Ｄ回路２０１の出力信号が“Ｌ”となり、反転回路２０
２の出力信号が“Ｈ”となる。この結果、ＰＭＯＳトラ
ンジスタ２０３は導通し、ＰＭＯＳトランジスタ２０４
は非導通となる。このため、電源供給端子Ｖｃｃを通じ
て外部電源から第１の電荷蓄積手段２０５を充電（プリ
チャージ）する。
【００３５】しかし、負荷容量４の充電は第１の電荷蓄
積手段２０５の電荷で行うため、出力端ＯＵＴを完全に
電源電圧まで上昇させることができない。そこで、この
不足分を充放電回路４００によって行うもので、この充
放電回路４００の充電路を構成するＰＭＯＳトランジス
タ１２が上記ＰＭＯＳトランジスタ２０４と同時期に導
通し、該ＰＭＯＳトランジスタ１２を流れる電流で負荷
容量４を充電する。この結果、図５に点線で示すよう
に、出力端子ＯＵＴを最終的には電源電圧Ｖｃｃまで上
昇させることができる。
積手段２０５の電荷で行うため、出力端ＯＵＴを完全に
電源電圧まで上昇させることができない。そこで、この
不足分を充放電回路４００によって行うもので、この充
放電回路４００の充電路を構成するＰＭＯＳトランジス
タ１２が上記ＰＭＯＳトランジスタ２０４と同時期に導
通し、該ＰＭＯＳトランジスタ１２を流れる電流で負荷
容量４を充電する。この結果、図５に点線で示すよう
に、出力端子ＯＵＴを最終的には電源電圧Ｖｃｃまで上
昇させることができる。
【００３６】一方、入力信号が“Ｈ”の期間はＮＭＯＳ
トランジスタ３０３はＯＲ回路３０１の出力信号を受け
て導通しており、第２の電荷蓄積手段３０５に蓄積され
た電荷は接地へ放電（プリディスチャージ）されてい
る。
トランジスタ３０３はＯＲ回路３０１の出力信号を受け
て導通しており、第２の電荷蓄積手段３０５に蓄積され
た電荷は接地へ放電（プリディスチャージ）されてい
る。
【００３７】次に、入力信号が“Ｈ”から“Ｌ”に変化
すると、入力信号反転回路１００の遅延時間ｔ２の間、
反転回路３０２の出力は“Ｌ”から“Ｈ”に変化し、Ｎ
ＭＯＳトランジスタ３０４を導通させる。一方ＯＲ回路
３０１の出力は“Ｌ”パルスを出力し、ＮＭＯＳトラン
ジスタ３０３を非導通とするので、接地Ｇからの供給を
オフし外部接地との接続が切断される。この結果、上記
導通したＮＭＯＳトランジスタ３０４を通じて、第２の
電荷蓄積手段３０５へ負荷容量４から電荷が放電され、
出力端ＯＵＴの電位は下降する。
すると、入力信号反転回路１００の遅延時間ｔ２の間、
反転回路３０２の出力は“Ｌ”から“Ｈ”に変化し、Ｎ
ＭＯＳトランジスタ３０４を導通させる。一方ＯＲ回路
３０１の出力は“Ｌ”パルスを出力し、ＮＭＯＳトラン
ジスタ３０３を非導通とするので、接地Ｇからの供給を
オフし外部接地との接続が切断される。この結果、上記
導通したＮＭＯＳトランジスタ３０４を通じて、第２の
電荷蓄積手段３０５へ負荷容量４から電荷が放電され、
出力端ＯＵＴの電位は下降する。
【００３８】しかし、負荷容量４の放電は第２の電荷蓄
積手段３０５に行うため、出力端子ＯＵＴを完全に接地
電位まで下降させることができない。そこで、この残留
電荷を充放電回路４００を通じて放電するもので、この
充放電回路４００の放電路を構成するＮＭＯＳトランジ
スタ１３が上記ＮＭＯＳトランジスタ３０４と同時期に
導通し、該ＮＭＯＳトランジスタ１３を通じて負荷容量
４の電荷を放電する。この結果、図５に一点鎖線ａで示
すように、出力端ＯＵＴを接地電位まで下降させること
ができる。
積手段３０５に行うため、出力端子ＯＵＴを完全に接地
電位まで下降させることができない。そこで、この残留
電荷を充放電回路４００を通じて放電するもので、この
充放電回路４００の放電路を構成するＮＭＯＳトランジ
スタ１３が上記ＮＭＯＳトランジスタ３０４と同時期に
導通し、該ＮＭＯＳトランジスタ１３を通じて負荷容量
４の電荷を放電する。この結果、図５に一点鎖線ａで示
すように、出力端ＯＵＴを接地電位まで下降させること
ができる。
【００３９】以上のように、この実施の形態２によれ
ば、負荷容量４を外部電源を通して充電するのではな
く、半導体チップ内部にプリチャージされた第１の電荷
蓄積手段２０５から充電し、また上記負荷容量４の電荷
を外部接地を通して放電するのではなく、半導体チップ
内部にプリディスチャージされた第２の電荷蓄積手段３
０５へ放電するため、リンギングがほとんど発生させる
ことなく、しかも出力端ＯＵＴを電源電位Ｖｃｃまで上
昇させるとともに完全に接地電位まで下降させることが
できる。
ば、負荷容量４を外部電源を通して充電するのではな
く、半導体チップ内部にプリチャージされた第１の電荷
蓄積手段２０５から充電し、また上記負荷容量４の電荷
を外部接地を通して放電するのではなく、半導体チップ
内部にプリディスチャージされた第２の電荷蓄積手段３
０５へ放電するため、リンギングがほとんど発生させる
ことなく、しかも出力端ＯＵＴを電源電位Ｖｃｃまで上
昇させるとともに完全に接地電位まで下降させることが
できる。
【００４０】実施の形態３．図６はこの発明の実施の形
態３による出力回路を示すもので、前記図４に示した実
施の形態２の出力回路にさらに貫通電流低減回路（波形
成形回路）５００を付加したものである。この貫通電流
低減回路５００は反転回路１４〜１６で構成されてい
る。反転回路１４は入力信号反転回路１００の出力端に
接続されており、反転回路１５は反転回路１４の出力端
と充放電回路４００の充電路を構成するＰＭＯＳトラン
ジスタ１２のゲートＧ間に接続され、反転回路１６は反
転回路１４の出力端と充放電回路４００の放電路を構成
するＮＭＯＳトランジスタ１３のゲートＧ間に接続され
ている。
態３による出力回路を示すもので、前記図４に示した実
施の形態２の出力回路にさらに貫通電流低減回路（波形
成形回路）５００を付加したものである。この貫通電流
低減回路５００は反転回路１４〜１６で構成されてい
る。反転回路１４は入力信号反転回路１００の出力端に
接続されており、反転回路１５は反転回路１４の出力端
と充放電回路４００の充電路を構成するＰＭＯＳトラン
ジスタ１２のゲートＧ間に接続され、反転回路１６は反
転回路１４の出力端と充放電回路４００の放電路を構成
するＮＭＯＳトランジスタ１３のゲートＧ間に接続され
ている。
【００４１】上記反転回路１５、１６は図７に示すよう
に、それぞれＰＭＯＳトランジスタ１５ＰとＮＭＯＳト
ランジスタ１５Ｎ、ＰＭＯＳトランジスタ１６ＰとＮＭ
ＯＳトランジスタ１６Ｎで構成されている。この場合、
ＰＭＯＳトランジスタ１５Ｐの電流駆動能力はＮＭＯＳ
トランジスタ１５Ｎより大、ＰＭＯＳトランジスタ１６
Ｐの電流駆動能力はＮＭＯＳトランジスタ１６Ｎより小
となっている。
に、それぞれＰＭＯＳトランジスタ１５ＰとＮＭＯＳト
ランジスタ１５Ｎ、ＰＭＯＳトランジスタ１６ＰとＮＭ
ＯＳトランジスタ１６Ｎで構成されている。この場合、
ＰＭＯＳトランジスタ１５Ｐの電流駆動能力はＮＭＯＳ
トランジスタ１５Ｎより大、ＰＭＯＳトランジスタ１６
Ｐの電流駆動能力はＮＭＯＳトランジスタ１６Ｎより小
となっている。
【００４２】次に動作について説明する。出力端ＯＵＴ
の負荷容量４に対する充放電動作は前記実施の形態２と
同じであるから重複説明を省略するが、この充放電時、
充放電回路４００を構成するＰＭＯＳトランジスタ１２
とＮＭＯＳトランジスタ１３とが導通から非導通あるい
は、非導通から導通にスイッチングするときに、図８に
示すように同時にオンする期間ｔ0 があり、両トランジ
スタを通じて電源電圧Ｖｃｃの供給端子から接地Ｇに貫
通電流Ｉｃｃが流れ、リンギング増加の原因となる。
の負荷容量４に対する充放電動作は前記実施の形態２と
同じであるから重複説明を省略するが、この充放電時、
充放電回路４００を構成するＰＭＯＳトランジスタ１２
とＮＭＯＳトランジスタ１３とが導通から非導通あるい
は、非導通から導通にスイッチングするときに、図８に
示すように同時にオンする期間ｔ0 があり、両トランジ
スタを通じて電源電圧Ｖｃｃの供給端子から接地Ｇに貫
通電流Ｉｃｃが流れ、リンギング増加の原因となる。
【００４３】然るに、実施の形態３では、充放電回路４
００の入力側に貫通電流低減回路５００を設け、この貫
通電流低減回路５００を構成する反転回路１５、１６の
出力信号によって、ＰＭＯＳトランジスタ１２とＮＭＯ
Ｓトランジスタ１３が同時にオンする期間をなくし、貫
通電流Ｉｃｃの発生を防止したものである。
００の入力側に貫通電流低減回路５００を設け、この貫
通電流低減回路５００を構成する反転回路１５、１６の
出力信号によって、ＰＭＯＳトランジスタ１２とＮＭＯ
Ｓトランジスタ１３が同時にオンする期間をなくし、貫
通電流Ｉｃｃの発生を防止したものである。
【００４４】つまり、反転回路１５を構成するＰＭＯＳ
トランジスタ１５ＰとＮＭＯＳトランジスタ１５Ｎは、
ＰＭＯＳトランジスタ１５Ｐの電流駆動能力がＮＭＯＳ
トランジスタ１５Ｎより大、反転回路１６を構成するＰ
ＭＯＳトランジスタ１６ＰとＮＭＯＳトランジスタ１６
Ｎは、ＰＭＯＳトランジスタ１６Ｐの電流駆動能力がＮ
ＭＯＳトランジスタ１６Ｎより小となっているので、図
９に示すように、信号の立ち上げ時においては反転回路
１５の出力信号によってＰＭＯＳトランジスタ１２を迅
速に立ち上げ、反対に反転回路１６の出力信号によって
ＮＭＯＳトランジスタ１３を鈍速に立ち上げる。そし
て、信号の立ち下げ時においては反対に、ＮＭＯＳトラ
ンジスタ１３を迅速に立ち下げ、ＰＭＯＳトランジスタ
１２を鈍速に立ち下げる。
トランジスタ１５ＰとＮＭＯＳトランジスタ１５Ｎは、
ＰＭＯＳトランジスタ１５Ｐの電流駆動能力がＮＭＯＳ
トランジスタ１５Ｎより大、反転回路１６を構成するＰ
ＭＯＳトランジスタ１６ＰとＮＭＯＳトランジスタ１６
Ｎは、ＰＭＯＳトランジスタ１６Ｐの電流駆動能力がＮ
ＭＯＳトランジスタ１６Ｎより小となっているので、図
９に示すように、信号の立ち上げ時においては反転回路
１５の出力信号によってＰＭＯＳトランジスタ１２を迅
速に立ち上げ、反対に反転回路１６の出力信号によって
ＮＭＯＳトランジスタ１３を鈍速に立ち上げる。そし
て、信号の立ち下げ時においては反対に、ＮＭＯＳトラ
ンジスタ１３を迅速に立ち下げ、ＰＭＯＳトランジスタ
１２を鈍速に立ち下げる。
【００４５】この結果、ＰＭＯＳトランジスタ１２は図
９のＡのように、ＮＭＯＳトランジスタ１３は図９のＢ
のように作動する。このため、出力信号の立ち上がり時
にはＰＭＯＳトランジスタ１２がオンする時期より遅く
ＮＭＯＳトランジスタ１３がオンし、出力信号の立ち下
がり時にはＰＭＯＳトランジスタ１２がオフする時期よ
り早くＮＭＯＳトランジスタ１３がオフすることにな
り、両者が同時に導通しない期間Ｔが形成され、貫通電
流Ｉｃｃが流れることはない。
９のＡのように、ＮＭＯＳトランジスタ１３は図９のＢ
のように作動する。このため、出力信号の立ち上がり時
にはＰＭＯＳトランジスタ１２がオンする時期より遅く
ＮＭＯＳトランジスタ１３がオンし、出力信号の立ち下
がり時にはＰＭＯＳトランジスタ１２がオフする時期よ
り早くＮＭＯＳトランジスタ１３がオフすることにな
り、両者が同時に導通しない期間Ｔが形成され、貫通電
流Ｉｃｃが流れることはない。
【００４６】以上のように、この実施の形態３によれ
ば、充放電回路４００を構成するＰＭＯＳトランジスタ
１２とＮＭＯＳトランジスタ１３とを通じて流れる貫通
電流Ｉｃｃの発生を確実に防止することができる。
ば、充放電回路４００を構成するＰＭＯＳトランジスタ
１２とＮＭＯＳトランジスタ１３とを通じて流れる貫通
電流Ｉｃｃの発生を確実に防止することができる。
【００４７】実施の形態４．図１０はこの発明の実施の
形態４による出力回路の一部を示すもので、第１の電荷
蓄積手段２０５と第２の電荷蓄積手段３０５をＰＭＯＳ
トランジスタ２０５Ｐ、３０５Ｐとで構成したものであ
る。
形態４による出力回路の一部を示すもので、第１の電荷
蓄積手段２０５と第２の電荷蓄積手段３０５をＰＭＯＳ
トランジスタ２０５Ｐ、３０５Ｐとで構成したものであ
る。
【００４８】以上のように、この実施の形態４によれ
ば、電荷蓄積手段としてＰＭＯＳトランジスタにて構成
し、半導体チップ内部に大容量を集積可能とすることが
できる。
ば、電荷蓄積手段としてＰＭＯＳトランジスタにて構成
し、半導体チップ内部に大容量を集積可能とすることが
できる。
【００４９】実施の形態５．図１１はこの発明の実施の
形態５による出力回路の一部を示すもので、第１の電荷
蓄積手段２０５と第２の電荷蓄積手段３０５をＮＭＯＳ
トランジスタ２０５Ｎ、３０５Ｎとで構成したものであ
る。
形態５による出力回路の一部を示すもので、第１の電荷
蓄積手段２０５と第２の電荷蓄積手段３０５をＮＭＯＳ
トランジスタ２０５Ｎ、３０５Ｎとで構成したものであ
る。
【００５０】以上のように、この実施の形態５によれ
ば、電荷蓄積手段としてＮＭＯＳトランジスタにて構成
し、半導体チップ内部に大容量を集積可能とすることが
できる。
ば、電荷蓄積手段としてＮＭＯＳトランジスタにて構成
し、半導体チップ内部に大容量を集積可能とすることが
できる。
【００５１】実施の形態６．図１２は実施の形態６によ
る出力回路を示す回路図であり、前記実施の形態２によ
る出力回路の入力信号反転回路１００の出力端と充放電
回路４００との間に遅延回路６００を付加したものであ
る。
る出力回路を示す回路図であり、前記実施の形態２によ
る出力回路の入力信号反転回路１００の出力端と充放電
回路４００との間に遅延回路６００を付加したものであ
る。
【００５２】このような構成において、遅延回路６００
は、入力信号が“Ｈ”から“Ｌ”あるいは“Ｌ”から
“Ｈ”に変化する際、ＰＭＯＳトランジスタ２０４を通
じて負荷容量４の充電、あるいはＮＭＯＳトランジスタ
３０４を通じての負荷容量４の放電するタイミングと、
充放電回路４００から負荷容量４を充電あるいは放電す
るタイミングをずらしたものである。
は、入力信号が“Ｈ”から“Ｌ”あるいは“Ｌ”から
“Ｈ”に変化する際、ＰＭＯＳトランジスタ２０４を通
じて負荷容量４の充電、あるいはＮＭＯＳトランジスタ
３０４を通じての負荷容量４の放電するタイミングと、
充放電回路４００から負荷容量４を充電あるいは放電す
るタイミングをずらしたものである。
【００５３】つまり、入力信号のレベル変化によって、
初めにＰＭＯＳトランジスタ２０４、あるいはＮＭＯＳ
トランジスタ３０４が導通して負荷容量４の充電あるい
は放電を行った後、遅延回路６００の出力信号を受けて
充放電回路４００の充電路を構成するＰＭＯＳトランジ
スタ１２と放電路を構成するＮＭＯＳトランジスタ１３
が導通し、引き続いて負荷容量４の充電あるいは放電を
行うことを可能にしたものである。
初めにＰＭＯＳトランジスタ２０４、あるいはＮＭＯＳ
トランジスタ３０４が導通して負荷容量４の充電あるい
は放電を行った後、遅延回路６００の出力信号を受けて
充放電回路４００の充電路を構成するＰＭＯＳトランジ
スタ１２と放電路を構成するＮＭＯＳトランジスタ１３
が導通し、引き続いて負荷容量４の充電あるいは放電を
行うことを可能にしたものである。
【００５４】以上のように、この実施の形態６によれ
ば、入力信号レベルの変化時には充放電回路４００の充
電路を構成するＰＭＯＳトランジスタ１２と放電路を構
成するＮＭＯＳトランジスタ１３から充電あるいは放電
されることを防ぎ、まず、内蔵された第１の電荷蓄積手
段２０５、第２の電荷蓄積手段３０５から充電あるいは
放電されるので、遅延回路６００の遅延時間τ経過後、
遅延回路６００の出力受けて充放電回路４００の充電路
を構成するＰＭＯＳトランジスタ１２と放電路を構成す
るＮＭＯＳトランジスタ１３が導通し、引き続いて負荷
容量４の充電あるいは放電を行うことにより、図１３の
点線ｂに示すように、負荷容量４を充電および放電させ
ることができる。この結果、入力信号の電位変化の際に
インダクタンス成分を有する電源接続線、接地接続線を
通して、負荷容量４を充電あるいは放電することを確実
に防ぐことができる。
ば、入力信号レベルの変化時には充放電回路４００の充
電路を構成するＰＭＯＳトランジスタ１２と放電路を構
成するＮＭＯＳトランジスタ１３から充電あるいは放電
されることを防ぎ、まず、内蔵された第１の電荷蓄積手
段２０５、第２の電荷蓄積手段３０５から充電あるいは
放電されるので、遅延回路６００の遅延時間τ経過後、
遅延回路６００の出力受けて充放電回路４００の充電路
を構成するＰＭＯＳトランジスタ１２と放電路を構成す
るＮＭＯＳトランジスタ１３が導通し、引き続いて負荷
容量４の充電あるいは放電を行うことにより、図１３の
点線ｂに示すように、負荷容量４を充電および放電させ
ることができる。この結果、入力信号の電位変化の際に
インダクタンス成分を有する電源接続線、接地接続線を
通して、負荷容量４を充電あるいは放電することを確実
に防ぐことができる。
【００５５】実施の形態７．図１４はこの発明の実施の
形態７による出力回路の一部の構成を示す図であり、電
源供給端子Ｖｃｃと接地Ｇとの間に接続された前記実施
の形態２による出力回路の充放電回路４００と並列に電
荷蓄積手段としてＰＭＯＳトランジスタ２３を接続した
ものである。
形態７による出力回路の一部の構成を示す図であり、電
源供給端子Ｖｃｃと接地Ｇとの間に接続された前記実施
の形態２による出力回路の充放電回路４００と並列に電
荷蓄積手段としてＰＭＯＳトランジスタ２３を接続した
ものである。
【００５６】このような構成において、ＰＭＯＳトラン
ジスタ２３は、充放電回路４００を構成するのＰＭＯＳ
トランジスタ１２、あるいはＮＭＯＳトランジスタ１３
が“Ｈ”から“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッ
チングするときに発生するノイズを低減するバイパスコ
ンデンサとして機能する。
ジスタ２３は、充放電回路４００を構成するのＰＭＯＳ
トランジスタ１２、あるいはＮＭＯＳトランジスタ１３
が“Ｈ”から“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッ
チングするときに発生するノイズを低減するバイパスコ
ンデンサとして機能する。
【００５７】以上のように、この実施の形態７によれ
ば、このＰＭＯＳトランジスタ２３は半導体はチップ内
部に設けられているため、半導体リードフレームや、ワ
イヤ線等のモールド内部のインダクタンスによるノイズ
を低減するのに有効である。
ば、このＰＭＯＳトランジスタ２３は半導体はチップ内
部に設けられているため、半導体リードフレームや、ワ
イヤ線等のモールド内部のインダクタンスによるノイズ
を低減するのに有効である。
【００５８】実施の形態８．図１５はこの発明の実施の
形態８による出力回路の一部の構成を示す図であり、電
源供給端子Ｖｃｃと接地Ｇとの間に接続された前記実施
の形態２による出力回路の充放電回路４００と並列に電
荷蓄積手段としてＮＭＯＳトランジスタ２４を接続した
ものである。なお、他の構成および作用効果は前記実施
の形態７と同一であるから、重複説明を省略する。
形態８による出力回路の一部の構成を示す図であり、電
源供給端子Ｖｃｃと接地Ｇとの間に接続された前記実施
の形態２による出力回路の充放電回路４００と並列に電
荷蓄積手段としてＮＭＯＳトランジスタ２４を接続した
ものである。なお、他の構成および作用効果は前記実施
の形態７と同一であるから、重複説明を省略する。
【００５９】実施の形態９．図１６はこの発明の実施の
形態９による出力回路を示す回路図であり、前記実施の
形態１に出力回路に、実施の形態２の充放電回路４００
と、実施の形態３の貫通電流低減回路５００と、実施の
形態６の遅延回路６００と、実施の形態７または実施の
形態８のＰＭＯＳトランジスタ２３またはＮＭＯＳトラ
ンジスタ２４としての電荷蓄積手段を設けた構成であ
り、その各部の動作は各実施の形態で詳述したことと同
じであるので、重複説明は省略する。
形態９による出力回路を示す回路図であり、前記実施の
形態１に出力回路に、実施の形態２の充放電回路４００
と、実施の形態３の貫通電流低減回路５００と、実施の
形態６の遅延回路６００と、実施の形態７または実施の
形態８のＰＭＯＳトランジスタ２３またはＮＭＯＳトラ
ンジスタ２４としての電荷蓄積手段を設けた構成であ
り、その各部の動作は各実施の形態で詳述したことと同
じであるので、重複説明は省略する。
【００６０】以上のように、この実施の形態９によれ
ば、内蔵された第１の電荷蓄積手段２０５の電荷によっ
て負荷容量４を充電することにより、半導体リードフレ
ームや、ワイヤ線等のモールド内部のインダクタンスに
よるノイズを低減する。そして、充放電回路４００は、
負荷容量４を確実に電源電圧から接地電圧までレベル変
化させることができるとともに、その変化時、充放電回
路４００よりも早く第２の電荷蓄積手段３０５へ確実に
負荷容量４の電荷を放電する。
ば、内蔵された第１の電荷蓄積手段２０５の電荷によっ
て負荷容量４を充電することにより、半導体リードフレ
ームや、ワイヤ線等のモールド内部のインダクタンスに
よるノイズを低減する。そして、充放電回路４００は、
負荷容量４を確実に電源電圧から接地電圧までレベル変
化させることができるとともに、その変化時、充放電回
路４００よりも早く第２の電荷蓄積手段３０５へ確実に
負荷容量４の電荷を放電する。
【００６１】また、遅延回路６００は充放電回路４００
を構成するＰＭＯＳトランジスタ１２またはＮＭＯＳト
ランジスタ１３が“Ｈ”から“Ｌ”あるいは、“Ｌ”か
ら“Ｈ”にスイッチングするときに、この両トランジス
タが同時にオンする期間をなくして、貫通電流Ｉｃｃの
発生を防止してリンギング低減する。
を構成するＰＭＯＳトランジスタ１２またはＮＭＯＳト
ランジスタ１３が“Ｈ”から“Ｌ”あるいは、“Ｌ”か
ら“Ｈ”にスイッチングするときに、この両トランジス
タが同時にオンする期間をなくして、貫通電流Ｉｃｃの
発生を防止してリンギング低減する。
【００６２】また、電荷蓄積手段としてのＰＭＯＳトラ
ンジスタ２３またはＮＭＯＳトランジスタ２４は、充放
電回路４００のＰＭＯＳトランジスタ１２またはＮＭＯ
Ｓトランジスタ１３が“Ｈ”から“Ｌ”あるいは“Ｌ”
から“Ｈ”にスイッチングするときに発生するノイズを
低減する。
ンジスタ２３またはＮＭＯＳトランジスタ２４は、充放
電回路４００のＰＭＯＳトランジスタ１２またはＮＭＯ
Ｓトランジスタ１３が“Ｈ”から“Ｌ”あるいは“Ｌ”
から“Ｈ”にスイッチングするときに発生するノイズを
低減する。
【００６３】実施の形態１０．図１７はパルス幅変調回
路のブロック図を示すもので、３１は入力されたクロッ
ク信号に基づいて位相を異にする多種類の波形を出力す
る波形生成回路、３２はデータ信号および制御信号に基
づいて上記波形生成回路３１からの波形を選択する波形
選択回路、３３は上記波形選択回路３２で選択された波
形信号を入力信号とし、その入力信号の極性変化によっ
て負荷容量３４を充放電する出力回路である。この出力
回路３３は上記実施の形態１から実施の形態９のうちの
いずれかを用いる。
路のブロック図を示すもので、３１は入力されたクロッ
ク信号に基づいて位相を異にする多種類の波形を出力す
る波形生成回路、３２はデータ信号および制御信号に基
づいて上記波形生成回路３１からの波形を選択する波形
選択回路、３３は上記波形選択回路３２で選択された波
形信号を入力信号とし、その入力信号の極性変化によっ
て負荷容量３４を充放電する出力回路である。この出力
回路３３は上記実施の形態１から実施の形態９のうちの
いずれかを用いる。
【００６４】次の動作について説明する。クロック信号
を入力する波形生成回路３１からは前記図２１に示すよ
うに位相を異にする多種類の波形が出力される。波形選
択回路３２は入力される例えば８ビットのデータと２ビ
ットのコントロール信号に基づいて、入力された波形の
中から１つの波形を選択して出力回路３３に供給する。
を入力する波形生成回路３１からは前記図２１に示すよ
うに位相を異にする多種類の波形が出力される。波形選
択回路３２は入力される例えば８ビットのデータと２ビ
ットのコントロール信号に基づいて、入力された波形の
中から１つの波形を選択して出力回路３３に供給する。
【００６５】出力回路３３では、前記実施に形態１で詳
述したように、入力波形の第１の極性（例えば立ち上が
り極性）で第１の内蔵電荷蓄積手段の電荷によって出力
端子に接続された負荷容量３４を充電し、入力波形の極
性が反転して第１の極性と異なる第２の極性（例えば立
ち下がり極性）で上記負荷容量３４の電荷を第２の内蔵
電荷蓄積手段に放電する。
述したように、入力波形の第１の極性（例えば立ち上が
り極性）で第１の内蔵電荷蓄積手段の電荷によって出力
端子に接続された負荷容量３４を充電し、入力波形の極
性が反転して第１の極性と異なる第２の極性（例えば立
ち下がり極性）で上記負荷容量３４の電荷を第２の内蔵
電荷蓄積手段に放電する。
【００６６】以上のように、この実施の形態１０によれ
ば、リンギングの発生を低減した出力回路３３を用いた
ことにより、精度のよいパルス幅変調を行うパルス幅変
調回路を得ることができる。
ば、リンギングの発生を低減した出力回路３３を用いた
ことにより、精度のよいパルス幅変調を行うパルス幅変
調回路を得ることができる。
【００６７】実施の形態１１．図１８はこの発明の実施
の形態１１による半導体集積回路を示す構成図である。
図において、４０は半導体チップ、４１は半導体チップ
４０を装填したもモールド基板、４２ａ〜４２ｎ、４３
ａ〜４３ｎはモールド基板４１に設けた外部接続端子で
あり、外部接続端子４２ａ〜４２ｎはプリント基板（図
示せず）の電源供給端子Ｖｃｃに接続され、外部接続端
子４３ａ〜４３ｎはプリント基板の接地線に接続されて
いる。
の形態１１による半導体集積回路を示す構成図である。
図において、４０は半導体チップ、４１は半導体チップ
４０を装填したもモールド基板、４２ａ〜４２ｎ、４３
ａ〜４３ｎはモールド基板４１に設けた外部接続端子で
あり、外部接続端子４２ａ〜４２ｎはプリント基板（図
示せず）の電源供給端子Ｖｃｃに接続され、外部接続端
子４３ａ〜４３ｎはプリント基板の接地線に接続されて
いる。
【００６８】上記半導体チップ４０には前記実施の形態
１から実施の形態９のうちのいずれかの出力回路３３が
設けられており、この出力回路３３に接続した電源供給
線４４と接地線４５のそれぞれに複数の電源パッド４６
ａ〜４６ｎと接地パッド４７ａ〜４７ｎが設けられ、こ
れ等各パッドは半導体リードフレーム４８ａ〜４８ｎ，
４９ａ〜４９ｎを介して外部接続端子４２ａ〜４２ｎと
外部接続端子４３ａ〜４３ｎに接続されている。
１から実施の形態９のうちのいずれかの出力回路３３が
設けられており、この出力回路３３に接続した電源供給
線４４と接地線４５のそれぞれに複数の電源パッド４６
ａ〜４６ｎと接地パッド４７ａ〜４７ｎが設けられ、こ
れ等各パッドは半導体リードフレーム４８ａ〜４８ｎ，
４９ａ〜４９ｎを介して外部接続端子４２ａ〜４２ｎと
外部接続端子４３ａ〜４３ｎに接続されている。
【００６９】次に動作について説明する。出力回路３３
には複数の半導体リードフレーム４８ａ〜４８ｎを介し
て電源供給が行われるとともに、複数の半導体リードフ
レーム４９ａ〜４９ｎを介して接地されるため、１本の
半導体リードフレームによるインダクタンスの値より合
成インダクタンスの値を小さくすることができる。な
お、出力回路３３の動作は前記各実施の形態の場合と同
じであるから重複説明を省略する。
には複数の半導体リードフレーム４８ａ〜４８ｎを介し
て電源供給が行われるとともに、複数の半導体リードフ
レーム４９ａ〜４９ｎを介して接地されるため、１本の
半導体リードフレームによるインダクタンスの値より合
成インダクタンスの値を小さくすることができる。な
お、出力回路３３の動作は前記各実施の形態の場合と同
じであるから重複説明を省略する。
【００７０】以上のように、この実施の形態１１によれ
ば、出力回路の電源パッド／接地パッドに繋がる半導体
リードフレームを複数設たことにより、外部電源から出
力回路の電源接続パッド／接地接続パッドまでの合成イ
ンダクタンスの値を小さくすることができ、リンギング
の発生を低減することを可能とすることができる。
ば、出力回路の電源パッド／接地パッドに繋がる半導体
リードフレームを複数設たことにより、外部電源から出
力回路の電源接続パッド／接地接続パッドまでの合成イ
ンダクタンスの値を小さくすることができ、リンギング
の発生を低減することを可能とすることができる。
【００７１】
【発明の効果】以上のようにこの発明によれば、負荷容
量を外部電源を通して充電するのではなく、半導体チッ
プ内部のプリチャージされた第１の電荷蓄積手段から充
電し、また上記負荷容量の電荷を外部接地を通して放電
するのではなく、半導体チップ内部のプリディスチャー
ジされた第２の電荷蓄積手段へ放電するように構成した
ので、リンギングがほとんど発生しないという効果があ
る。
量を外部電源を通して充電するのではなく、半導体チッ
プ内部のプリチャージされた第１の電荷蓄積手段から充
電し、また上記負荷容量の電荷を外部接地を通して放電
するのではなく、半導体チップ内部のプリディスチャー
ジされた第２の電荷蓄積手段へ放電するように構成した
ので、リンギングがほとんど発生しないという効果があ
る。
【００７２】この発明によれば、充放電回路によって、
出力端子を電源電圧Ｖｃｃまで上昇させるとともに完全
に接地電圧まで下降させることができるように構成した
ので、出力端に接続された装置を確実に動作あるいは停
止させることができるという効果がある。
出力端子を電源電圧Ｖｃｃまで上昇させるとともに完全
に接地電圧まで下降させることができるように構成した
ので、出力端に接続された装置を確実に動作あるいは停
止させることができるという効果がある。
【００７３】この発明によれば、充放電回路を構成する
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを通じ
て流れる貫通電流の発生を確実に防止することができる
ように構成したので、この貫通電流の発生によって生じ
るリンギングの発生を防止することができるという効果
がある。
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを通じ
て流れる貫通電流の発生を確実に防止することができる
ように構成したので、この貫通電流の発生によって生じ
るリンギングの発生を防止することができるという効果
がある。
【００７４】この発明によれば、電荷蓄積手段としてＰ
ＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構
成したので、半導体チップ内部に大容量を集積可能とす
ることができる効果がある。
ＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構
成したので、半導体チップ内部に大容量を集積可能とす
ることができる効果がある。
【００７５】この発明によれば、負荷容量に対し、初め
に充放電回路から充電あるいは放電されないように構成
したので、出力端ＯＵＴをインダクタンス成分を有する
電源接続線、接地接続線を通して充電あるいは放電され
ることを確実に防ぐことができ、リンギングの発生を防
止することができるという効果がある。
に充放電回路から充電あるいは放電されないように構成
したので、出力端ＯＵＴをインダクタンス成分を有する
電源接続線、接地接続線を通して充電あるいは放電され
ることを確実に防ぐことができ、リンギングの発生を防
止することができるという効果がある。
【００７６】この発明によれば、電源供給端子と接地間
に接続した充放電回路と並列に電荷蓄積手段を接続構成
したので、上記充放電回路を構成するのＰＭＯＳトラン
ジスタ、あるいはＮＭＯＳトランジスタが“Ｈ”から
“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッチングすると
きに発生するノイズを低減することができるという効果
がある。
に接続した充放電回路と並列に電荷蓄積手段を接続構成
したので、上記充放電回路を構成するのＰＭＯＳトラン
ジスタ、あるいはＮＭＯＳトランジスタが“Ｈ”から
“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッチングすると
きに発生するノイズを低減することができるという効果
がある。
【００７７】この発明によれば、負荷容量を外部電源を
通して充電・放電するのではなく、半導体チップ内部の
電荷蓄積手段によって行う出力充電制御回路および出力
放電制御回路と、前記負荷容量の充放電を補助する充放
電回路と、この充放電回路の貫通電流低減回路と、上記
負荷容量に対する充放電を上記充放電回路を上記電荷蓄
積手段より遅らせる遅延回路と、上記充放電回路の電源
側と接地側間に接続した電荷蓄積手段とを有し、上記電
源側と接地側の接続線を複数に構成したので、高速で大
電流を流す場合でも、インダクタンス成分によるリンギ
ング発生を確実に低減することができるという効果があ
る。
通して充電・放電するのではなく、半導体チップ内部の
電荷蓄積手段によって行う出力充電制御回路および出力
放電制御回路と、前記負荷容量の充放電を補助する充放
電回路と、この充放電回路の貫通電流低減回路と、上記
負荷容量に対する充放電を上記充放電回路を上記電荷蓄
積手段より遅らせる遅延回路と、上記充放電回路の電源
側と接地側間に接続した電荷蓄積手段とを有し、上記電
源側と接地側の接続線を複数に構成したので、高速で大
電流を流す場合でも、インダクタンス成分によるリンギ
ング発生を確実に低減することができるという効果があ
る。
【００７８】この発明によれば、リンギングの発生を低
減した出力回路を有する構成としたので、精度のよいパ
ルス幅変調を行うパルス幅変調回路を得ることができる
という効果がある。
減した出力回路を有する構成としたので、精度のよいパ
ルス幅変調を行うパルス幅変調回路を得ることができる
という効果がある。
【００７９】この発明によれば、出力回路の電源パッド
／接地パッドに繋がる半導体リードフレームを複数設た
ことにより、外部電源から出力回路の電源パッド／接地
パッドまでの合成インダクタンスの値を小さくすること
ができ、リンギングの発生を低減した半導体集積回路を
得ることができる効果がある。
／接地パッドに繋がる半導体リードフレームを複数設た
ことにより、外部電源から出力回路の電源パッド／接地
パッドまでの合成インダクタンスの値を小さくすること
ができ、リンギングの発生を低減した半導体集積回路を
得ることができる効果がある。
【図１】 この発明の実施の形態１による出力回路図で
ある。
ある。
【図２】 電荷蓄積手段としての機能を説明するＰＭＯ
Ｓトランジスタの構成図である。
Ｓトランジスタの構成図である。
【図３】 実施の形態１による出力回路の動作を説明す
るタイミング図である。
るタイミング図である。
【図４】 この発明の実施の形態２による出力回路図で
ある。
ある。
【図５】 負荷容量の充放電状態の説明図である。
【図６】 この発明の実施の形態３による出力回路図で
ある。
ある。
【図７】 充放電回路と貫通低減回路との関係を示す回
路図である。
路図である。
【図８】 充放電回路に流れる貫通電流の説明図であ
る。
る。
【図９】 図７の充放電回路の動作説明図である。
【図１０】 電荷蓄積手段としてＰＭＯＳトランジスタ
を用いたこの発明の実施の形態４の回路図である。
を用いたこの発明の実施の形態４の回路図である。
【図１１】 電荷蓄積手段としてＮＭＯＳトランジスタ
を用いたこの発明の実施の形態５の回路図である。
を用いたこの発明の実施の形態５の回路図である。
【図１２】 この発明の実施の形態６による出力回路図
である。
である。
【図１３】 実施の形態６による出力回路の動作を説明
するタイミング図である。
するタイミング図である。
【図１４】 充放電回路と並列に電荷蓄積手段としてＰ
ＭＯＳトランジスタを接続したこの発明の実施の形態７
の回路図である。
ＭＯＳトランジスタを接続したこの発明の実施の形態７
の回路図である。
【図１５】 充放電回路と並列に電荷蓄積手段としてＮ
ＭＯＳトランジスタを接続したこの発明の実施の形態８
の回路図である。
ＭＯＳトランジスタを接続したこの発明の実施の形態８
の回路図である。
【図１６】 この発明の実施の形態９による出力回路図
である。
である。
【図１７】 この発明の実施の形態１０によるパルス幅
変調回路のブロック図である。
変調回路のブロック図である。
【図１８】 この発明の実施の形態１１による半導体集
積回路の構成図である。
積回路の構成図である。
【図１９】 従来のパルス幅変調回路のブロック図であ
る。
る。
【図２０】 従来の出力回路を示す回路図である。
【図２１】 パルス幅変調回路の波形生成回路から出力
される波形信号を示す図である。
される波形信号を示す図である。
【図２２】 従来の出力回路から出力される信号波形図
である。
である。
４，３４ 負荷容量、２３ ＰＭＯＳトランジスタ（電
荷蓄積手段）、２４ＮＭＯＳトランジスタ（電荷蓄積手
段）、３１ 波形生成回路、３２ 波形選択回路、３３
出力回路、４６ａ〜４６ｎ 電源パッド、４７ａ〜４
７ｎ 接地パッド、４８ａ〜４８ｎ，４９ａ〜４９ｎ
半導体リードフレーム（リード線）、２００ 出力充電
制御回路、２０４ ＰＭＯＳトランジスタ（第１の出力
トランジスタ）、２０５ 第１の電荷蓄積手段、２０５
Ｎ，３０５Ｎ ＮＭＯＳトランジスタ、２０５Ｐ，３０
５Ｐ ＰＭＯＳトランジスタ、３００ 出力放電制御回
路、３０４ ＮＭＯＳトランジスタ（第２の出力トラン
ジスタ）、３０５ 第２の電荷蓄積手段、４００ 充放
電回路、５００ 貫通電流低減回路、６００ 遅延回
路。
荷蓄積手段）、２４ＮＭＯＳトランジスタ（電荷蓄積手
段）、３１ 波形生成回路、３２ 波形選択回路、３３
出力回路、４６ａ〜４６ｎ 電源パッド、４７ａ〜４
７ｎ 接地パッド、４８ａ〜４８ｎ，４９ａ〜４９ｎ
半導体リードフレーム（リード線）、２００ 出力充電
制御回路、２０４ ＰＭＯＳトランジスタ（第１の出力
トランジスタ）、２０５ 第１の電荷蓄積手段、２０５
Ｎ，３０５Ｎ ＮＭＯＳトランジスタ、２０５Ｐ，３０
５Ｐ ＰＭＯＳトランジスタ、３００ 出力放電制御回
路、３０４ ＮＭＯＳトランジスタ（第２の出力トラン
ジスタ）、３０５ 第２の電荷蓄積手段、４００ 充放
電回路、５００ 貫通電流低減回路、６００ 遅延回
路。
Claims (10)
- 【請求項１】 入力信号の第１の極性信号に基づいて第
１の出力トランジスタの導通、非導通を制御するととも
に該第１の出力トランジスタの導通制御時に内蔵された
第１の電荷蓄積手段の充電電荷によって出力端の負荷容
量を充電し該第１の出力トランジスタの非導通制御時に
該第１の電荷蓄積手段の充電を行う出力充電制御回路
と、前記入力信号の第１の極性信号とは反転極性の第２
の極性信号に基づいて第２の出力トランジスタの導通、
非導通を制御するとともに該第２の出力トランジスタの
導通制御時に前記負荷容量の電荷を内蔵された第２の電
荷蓄積手段に放電し該第２の出力トランジスタの非導通
制御時に該第２の電荷蓄積手段の電荷を放電する出力放
電制御回路とを備えた出力回路。 - 【請求項２】 第１の電荷蓄積手段の充電電荷とともに
負荷容量を充電し、第２の電荷蓄積手段とともに前記負
荷容量の電荷を放電する充放電回路を備えたことを特徴
とする請求項１記載の出力回路。 - 【請求項３】 入力信号の極性反転に基づいて充放電回
路の放電路と充電路の切り替え時期に差を設ける貫通電
流低減回路を備えた請求項２記載の出力回路。 - 【請求項４】 第１の電荷蓄積手段および第２の電荷蓄
積手段としてＮＭＯＳトランジスタのゲート容量を用い
ることを特徴とする請求項１または請求項２記載の出力
回路。 - 【請求項５】 第１の電荷蓄積手段および第２の電荷蓄
積手段としてＰＭＯＳトランジスタのゲート容量を用い
ることを特徴とする請求項１または請求項２記載の出力
回路。 - 【請求項６】 入力信号の極性反転に基づく充放電回路
の動作時期を、出力充電制御回路と出力放電制御回路の
動作時期より遅らせる遅延回路を備えたことを特徴とす
る請求項２記載の出力回路。 - 【請求項７】 電源接続端と接地接続端間に接続した充
放電回路と並列に電荷蓄積手段を接続したことを特徴と
する請求項２記載の出力回路。 - 【請求項８】 入力信号の第１の極性信号に基づいて第
１の出力トランジスタの導通、非導通を制御するととも
に該第１の出力トランジスタの導通制御時に内蔵された
第１の電荷蓄積手段の充電電荷によって出力端の負荷容
量を充電し該第１の出力トランジスタの非導通制御時に
該第１の電荷蓄積手段の充電を行う出力充電制御回路
と、前記入力信号の第１の極性信号とは反転極性の第２
の極性信号に基づいて第２の出力トランジスタの導通、
非導通を制御するとともに該第２の出力トランジスタの
導通制御時に前記負荷容量の電荷を内蔵された第２の電
荷蓄積手段に放電し該第２の出力トランジスタの非導通
制御時に該第２の電荷蓄積手段の電荷を放電する出力放
電制御回路と、前記第１の電荷蓄積手段の充電電荷とと
もに負荷容量を充電し、前記第２の電荷蓄積手段ととも
に前記負荷容量の電荷を放電する充放電回路と、前記入
力信号の極性反転に基づいて前記充放電回路の放電路と
充電路の切り替え時期に差を設ける貫通電流低減回路
と、前記入力信号の極性反転に基づく前記充放電回路の
動作時期を、前記出力充電制御回路と出力放電制御回路
の動作時期より遅らせる遅延回路と、電源接続端と接地
接続端間に接続した前記充放電回路と並列に接続した電
荷蓄積手段とを備えた出力回路。 - 【請求項９】 入力されたクロック信号に基づいて位相
を異にする多種類の波形信号を出力する波形生成回路
と、データ信号および制御信号に基づいて前記波形生成
回路から出力された波形信号を選択する波形選択回路
と、前記波形選択回路で選択された波形信号を入力信号
とする請求項１から請求項８のうちのいずれか１項記載
の出力回路とを備えたパルス幅変調回路。 - 【請求項１０】 請求項１から請求項８のうちのいずれ
か１項記載の出力回路と、この出力回路に設けた複数の
電源パッドおよび複数の接地パッドと、この複数の電源
パッドおよび複数の接地パッドと外部端子とをそれぞれ
接続する複数のリード線とを備えた半導体集積回路。
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